JPH06314249A

JPH06314249A - データ転送装置

Info

Publication number: JPH06314249A
Application number: JP10387393A
Authority: JP
Inventors: Yasuyuki Yamamoto; 靖之山本; Toshiya Ishibashi; 俊哉石橋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-04-30
Filing date: 1993-04-30
Publication date: 1994-11-08

Abstract

(57)【要約】【目的】装置全体の処理速度を向上させる。【構成】ＣＰＵ２、周辺デバイス４乃至６には、優先
度が割り当てられている。そして、例えば周辺デバイス
５および６からＤＭＡ要求が出力され、さらにその後、
ＣＰＵ２からＤＭＡＣ１に対してバス権の要求がなされ
た場合には、ＤＭＡＣ１において、周辺デバイス５のＤ
ＭＡ要求、周辺デバイス６のＤＭＡ要求、およびＣＰＵ
２のバス権要求に対する処理が、その優先度の高い順に
行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばコンピュータシ
ステムなどに用いられるＤＭＡＣ（Direct Memory Acce
ss Controller）などのデータ転送装置に関する。

【０００２】

【従来の技術】ＣＰＵからバスを使用する権利（以下、
バス権という）を獲得し、ＣＰＵに代わってデバイス間
のデータ転送の制御を行う、従来のＤＭＡＣにおいて
は、複数のデバイスからＤＭＡの要求（以下、ＤＭＡ要
求という）があった場合、すべてのＤＭＡ要求のうち、
優先順位の高いＤＭＡ要求から順次実行するようになさ
れている。

【０００３】さらに、このようなＤＭＡＣでは、ある１
つのデバイスによるＤＭＡの独占状態を避けるために、
あるデバイスに対するＤＭＡを実行した後には、そのデ
バイスのＤＭＡ要求の優先順位を下げるようになされて
いる。

【０００４】

【発明が解決しようとする課題】ところで、近年、いわ
ゆるマルチメディア化によって、コンピュータシステム
に接続されるデバイスが増加し、これによりデバイスど
うしの間でデータを転送させるための、ＤＭＡＣによる
バス占有時間が増加してきている。

【０００５】ＤＭＡＣが、バスを占有している間は、Ｃ
ＰＵはバスにアクセスすることができず、従ってＤＭＡ
Ｃの長時間のバスの占有により、装置全体の処理速度が
低下する課題があった。

【０００６】そこで、ＣＰＵがバスにアクセスする必要
が生じた場合、即座に、あるいは現在実行中のＤＭＡの
終了後に、残っているＤＭＡ要求を保持して、バス権を
ＣＰＵに返すＤＭＡＣがある。

【０００７】しかしながら、この場合、ＣＰＵの処理よ
りも先に行う必要のあるＤＭＡがあっても、バス権がＣ
ＰＵに返されるため、やはり装置全体の処理速度が低下
する課題があった。

【０００８】本発明は、このような状況に鑑みてなされ
たものであり、装置全体の処理速度を向上させるもので
ある。

【０００９】

【課題を解決するための手段】請求項１に記載のデータ
転送装置は、例えば周辺デバイス４乃至６やメモリ３な
どのデバイスからのデータ転送要求に応じて、例えばＣ
ＰＵ２などの中央演算処理装置からバス権を獲得し、周
辺デバイス４乃至６やメモリ３によるデータの転送を制
御するデータ転送装置において、周辺デバイス４乃至６
やメモリ３の優先度、およびＣＰＵ２の優先度を記述し
た優先度テーブルを記憶している記憶手段としての優先
度テーブル記憶部１１を備え、周辺デバイス４乃至６や
メモリ３のうちの複数のデバイスからデータ転送要求の
あったときには、周辺デバイス４乃至６やメモリ３の優
先度順に、データの転送を制御し、ＣＰＵ２からバス権
を獲得している最中に、ＣＰＵ２からバス権の要求があ
った場合には、ＣＰＵ２の優先度が、いまデータ転送要
求をしている周辺デバイス４乃至６やメモリ３の優先度
より高いときのみ、ＣＰＵ２にバス権を返すことを特徴
とする。

【００１０】請求項２に記載のデータ転送装置は、優先
度テーブルが、書き換え可能であることを特徴とする。

【００１１】請求項３に記載のデータ転送装置は、優先
度テーブルに記述された周辺デバイス４乃至６やメモリ
３の優先度、およびＣＰＵ２の優先度は、ラウンドロビ
ン方式で書き換えられることを特徴とする。

【００１２】

【作用】請求項１に記載のデータ転送装置においては、
周辺デバイス４乃至６やメモリ３のうちの複数からデー
タ転送要求のあったときには、周辺デバイス４乃至６や
メモリ３の優先度順に、データの転送を制御し、ＣＰＵ
２からバス権を獲得している最中に、ＣＰＵ２からバス
権の要求があった場合には、ＣＰＵ２の優先度が、いま
データ転送要求をしている周辺デバイス４乃至６やメモ
リ３の優先度より高いときのみ、ＣＰＵ２にバス権を返
す。従って、いまされているＣＰＵ２のバス権の要求、
および周辺デバイス４乃至６やメモリ３のデータ転送要
求のうち、最も優先度の高いものにバス権が与えられる
ので、優先度の高い順に要求が処理され、その結果、装
置全体の処理速度を向上させることができる。

【００１３】請求項２に記載のデータ転送装置において
は、優先度テーブルが、書き換え可能であるので、例え
ば緊急な要求が生じたときに、優先度テーブルを書き換
えるようにすることによって、その要求を最優先で処理
するようにすることができる。従って、装置全体の処理
速度を、さらに向上させることができる。

【００１４】請求項３に記載のデータ転送装置において
は、優先度テーブルに記述された周辺デバイス４乃至６
やメモリ３の優先度、およびＣＰＵ２の優先度は、ラウ
ンドロビン方式で書き換えられるので、周辺デバイス４
乃至６やメモリ３およびＣＰＵ２のうちの１つの要求だ
けが処理されて装置全体の処理速度が低下することが防
止される。

【００１５】

【実施例】図１は、本発明のデータ転送装置を適用した
コンピュータシステムの一実施例の構成を示すブロック
図である。ＤＭＡＣ（Direct Memory Access Controlle
r）１は、例えば３つのＤＭＡチャネルを有し、図２に
示すように、優先度テーブル記憶部１１、優先順位判定
ブロック１２、転送仕様テーブル記憶部１３、転送管理
レジスタテーブル１４、制御回路１５、データバスバッ
ファ１６、およびアドレスバスバッファ１７から構成さ
れ、周辺デバイス４乃至６からデータ転送要求（以下、
ＤＭＡ要求という）を受信し、ＣＰＵ２からバス権を獲
得して、ＣＰＵ２の代わりに、周辺デバイス４乃至６
と、メモリ３との間におけるデータの転送（ＤＭＡ）を
制御する。

【００１６】即ち、優先度テーブル記憶部１１は、周辺
デバイス４乃至６のＤＭＡ要求の優先度、およびＣＰＵ
２のバス権要求の優先度が記述された、例えば図３に示
すような優先度テーブルを記憶している。

【００１７】ここで、図３の優先度テーブルは、ＤＭＡ
Ｃ１の３つのチャネル０乃至２に周辺デバイス４乃至６
がそれぞれ割り当てられているとともに、周辺デバイス
４乃至６（チャネル０乃至２）またはＣＰＵ２に、１，
３，０、または２の優先度がそれぞれ割り当てられてい
ることを示している。

【００１８】なお、本実施例においては、優先度は、そ
の値が小さいほど、高いものとする。

【００１９】優先順位判定ブロック１２（図２）は、周
辺デバイス４乃至６のいずれか１つからＤＭＡ要求を受
信した場合（ＤＭＡ要求がＬレベルからＨレベルにされ
た場合）、ＣＰＵ２に対し、バス権を獲得するための制
御信号（以下、ＢＵＳ要求という）を出力し（ＢＵＳ要
求をＬレベルからＨレベルにし）、その後、ＣＰＵ２か
らバス権の獲得に対する許可信号（以下、ＢＵＳ要求Ｏ
Ｋという）を受信すると（ＢＵＳ要求ＯＫがＬレベルか
らＨレベルにされると）、ＤＭＡ要求をした周辺デバイ
スに対し、ＣＰＵ２からバス権を獲得したことを示す制
御信号（以下、ＤＭＡ−ＯＫという）を出力する（ＤＭ
Ａ−ＯＫをＬレベルからＨレベルにする）。

【００２０】さらに、優先順位判定ブロック１２は、周
辺デバイス４乃至６のうちの複数からＤＭＡ要求を受信
した場合、まず上述のようにしてバス権を獲得する。そ
して、優先度テーブル記憶部１１に記憶された優先度テ
ーブルを参照し、ＤＭＡ要求を出力した周辺デバイスの
うち、優先度の最も高いものにＤＭＡ−ＯＫを出力す
る。

【００２１】また、優先順位判定ブロック１２は、ＤＭ
ＡＣ１がバス権を獲得している最中に、ＣＰＵ２からの
ＢＵＳ要求ＯＫが取り下げられた場合（ＢＵＳ要求ＯＫ
がＨレベルからＬレベルにされた場合）、優先度テーブ
ル記憶部１１に記憶された優先度テーブルを参照し、Ｃ
ＰＵ２の優先度が、いまＤＭＡ要求を出力している周辺
デバイスの優先度より高いときのみ、ＣＰＵ２に対する
ＢＵＳ要求および周辺デバイスに対するＤＭＡ−ＯＫを
下げ（ＢＵＳ要求およびＤＭＡ−ＯＫをＨレベルからＬ
レベルにし）、ＣＰＵ２にバス権を返す。

【００２２】さらに、優先順位判定ブロック１２は、い
まＤＭＡを制御しているチャネルのチャネル番号を転送
仕様テーブル記憶部１３および制御回路１５に出力す
る。

【００２３】転送仕様テーブル記憶部１３は、３つのＤ
ＭＡチャネルの転送仕様が記述された、例えば図４に示
すような転送仕様テーブルを記憶しており、優先順位判
定ブロック１２からＤＭＡを行うチャネル番号を受信す
ると、そのチャネル番号の転送仕様を転送管理レジスタ
テーブル記憶部１４に出力する。

【００２４】ここで、図４の転送仕様テーブルは、周辺
デバイス４乃至６に割り当てられたチャンネル０乃至２
におけるデータの転送方向が、それぞれメモリ３から周
辺デバイス４、周辺デバイス５からメモリ３、または周
辺デバイス６からメモリ３であり、各チャネル０乃至２
において使用されるメモリ３の先頭アドレスが、それぞ
れ１００Ｈ，２００Ｈ、または３００Ｈであることを示
しているとともに、各チャネル０乃至２において１回の
ＤＭＡ要求に対し、６４バイト、３２バイト、または２
０バイトのデータがそれぞれ転送されることを示してい
る。

【００２５】転送管理レジスタテーブル記憶部１４は、
ＤＭＡのときに必要な情報としての、データの転送方
向、メモリ３に対してデータを読み書きするアドレス、
転送するデータの残りの数（以下、残りワード数とい
う）が記述された転送管理レジスタテーブル（図５）を
記憶する。

【００２６】制御回路１５は、図示せぬクロック発生回
路からのクロックに同期して動作し、転送管理レジスタ
テーブル記憶部１４に記憶された転送管理レジスタテー
ブルを参照して、優先順位判定ブロック１２から出力さ
れたチャネル番号のＤＭＡの制御を行う。さらに、制御
回路１５は、ＤＭＡ時のバス制御信号（例えばＲ／Ｗ
（リード／ライト）信号など）を出力するとともに、ア
ドレスなどの同期制御を行う。

【００２７】データバスバッファ１６は、バス（データ
バス）上のデータをラッチし、優先度テーブル記憶部１
１または制御回路１５に出力するとともに、優先度テー
ブル記憶部１１および制御回路１５からのデータをラッ
チし、バス（データバス）上に出力する。

【００２８】アドレスバスバッファ１７は、転送管理レ
ジスタテーブル記憶部１４より出力されるアドレスをラ
ッチし、バス（アドレスバス）上に出力する。

【００２９】図１に戻り、ＣＰＵ２は、メモリ３に記憶
されたシステムプログラムに基づいて動作し、同じくメ
モリ３に記憶されているアプリケーションプログラムに
したがって所定の処理を実行する。さらに、ＣＰＵ２
は、ＤＭＡＣ１からＢＵＳ要求があった場合、バス権を
放棄することができる状態であるときには、ＢＵＳ要求
ＯＫをＤＭＡＣ１に出力し、バス権をＤＭＡＣ１に与え
る。また、ＣＰＵ２は、ＤＭＡＣ１にバス権がある場
合、自身がバスにアクセスする必要が生じたときには、
ＢＵＳ要求ＯＫを取り下げ、ＤＭＡＣ１に対し、バス権
を返すように要求する。

【００３０】メモリ３には、例えばシステムプログラム
やアプリケーションプログラムが記憶されている。さら
に、メモリ３は、装置の動作上必要なデータを記憶す
る。なお、本実施例においては、メモリ３のアドレス空
間１００Ｈ乃至１３ＦＨの６４バイト、２００Ｈ乃至２
１ＦＨの３２バイト、または３００Ｈ乃至３１３Ｈの２
０バイトが、周辺デバイス４乃至６それぞれとメモリ３
との間のデータ転送用の領域とされている。

【００３１】周辺デバイス４乃至６は、例えば画像処理
ボードや音声処理ボードなどの所定の処理を行うボード
などで、データ転送の必要性が生じると、ＤＭＡＣ１に
対し、ＤＭＡ要求を出力するようになされている。

【００３２】なお、図１においては、デバイス４乃至６
とメモリ３とを区別しているが、本明細書中において、
デバイスという場合には、周辺デバイス４乃至６などの
周辺デバイスだけでなく、メモリ３のようなメモリを含
むものとする。

【００３３】次に、その動作について説明する。まず、
ＣＰＵ２により、自身または周辺デバイス４乃至６（Ｄ
ＭＡのチャネル０乃至２）の優先度が、例えばその処理
の重要性に基づいて、それぞれ２，１，３、または０と
設定され、バス（データバス）およびＤＭＡＣ１（図
２）のデータバスバッファ１６を介して優先度テーブル
記憶部１１に記憶された優先度テーブル（図３）に記述
される。

【００３４】そして、例えば周辺デバイス４乃至６のう
ちの、例えば周辺デバイス４のみからＤＭＡ要求がＤＭ
ＡＣ１に対して出力された場合には、ＤＭＡＣ１の優先
順位判定ブロック１２により受信され、ＣＰＵ２に対
し、ＢＵＳ要求が出力される。

【００３５】ＣＰＵ２（図１）は、ＤＭＡＣ１（優先順
位判定ブロック１２）からのＢＵＳ要求を受信すると、
バスへのアクセスの必要がないときには、ＢＵＳ要求Ｏ
Ｋ信号をＤＭＡＣ１（優先順位判定ブロック１２）に出
力し、バス権をＤＭＡＣ１に与える。

【００３６】優先順位判定ブロック１２（図２）は、Ｃ
ＰＵ２からのＢＵＳ要求ＯＫを受信すると、ＤＭＡ要求
した周辺デバイス４に割り当てられたチャネル番号０を
転送仕様テーブル記憶部１３に出力し、そこに記憶され
た転送仕様テーブル（図４）のうちの、チャネル番号０
の転送仕様、即ちメモリ３のアドレス１００Ｈからの６
４バイトのデータを周辺デバイス４に順次転送するとい
う情報（仕様）を転送管理レジスタテーブル記憶部１４
に出力させる。

【００３７】転送管理レジスタテーブル記憶部１４は、
転送仕様テーブル記憶部１３からのチャネル番号０の転
送仕様を、図５（ａ）に示すような転送管理レジスタテ
ーブルに記述して記憶する。

【００３８】即ち、この場合、転送管理レジスタテーブ
ル（図５（ａ））には、転送方向がメモリ３から周辺デ
バイス４、メモリ３に対してデータを読み書きするアド
レス（以下、現在のアドレスという）が１００Ｈ、残り
ワード数が６４バイトという情報が記述される。

【００３９】その後、優先順位判定ブロック１２から周
辺デバイス４に対してＤＭＡ−ＯＫが出力される。そし
て、制御回路１５において、転送管理レジスタテーブル
記憶部１４の転送管理レジスタテーブル（図５（ａ））
が参照され、ＤＭＡが開始される。

【００４０】即ち、この場合、データの転送方向がメモ
リ３から周辺デバイス４であるから、制御回路１５にお
いて、まずメモリ３に対し、バス（制御バス）を介して
リード信号が出力されるとともに、転送管理レジスタテ
ーブル記憶部１４に記憶されたメモリ３のアドレス１０
０Ｈ（図５（ａ））がアドレスバスバッファ１７および
バス（アドレスバス）を介してメモリ３に出力される。

【００４１】これにより、メモリ３（図１）からは、ア
ドレス１００Ｈに記憶されたデータがバス（データバ
ス）上に出力される。

【００４２】すると、制御回路１５（図２）において、
ライト信号が、バス（制御バス）を介して周辺デバイス
４に出力され、このライト信号のタイミングで、周辺デ
バイス４により、メモリ３からバス（データバス）上に
出力されたアドレス１００Ｈのデータがラッチされる。
即ち、メモリ３のアドレス１００Ｈのデータが、周辺デ
バイス４に転送される。

【００４３】１バイト（ワード）のデータの転送が終了
すると、制御回路１５において、転送管理レジスタテー
ブル記憶部１４の転送管理レジスタテーブル（図５）に
記述されたメモリ３の現在のアドレスが１だけインクリ
メントされるとともに、残りワード数が１だけデクリメ
ントされる。

【００４４】さらに、制御回路１５において、転送管理
レジスタテーブル記憶部１４の転送管理レジスタテーブ
ルに記述された残りワード数が参照される。

【００４５】そして、残りワード数が０でない場合、制
御回路１５は、再び転送管理レジスタテーブル記憶部１
４の転送管理レジスタテーブルを参照し、ＤＭＡを行
う。

【００４６】即ち、上述のようにして１バイトのデータ
が転送された後においては、転送管理レジスタテーブル
の現在のアドレスには１０１Ｈが、残りワード数には６
３バイトが記述されているので、制御回路１５は、上述
した場合と同様にして、メモリ３のアドレス１０１Ｈか
ら周辺デバイス４へのデータの転送を制御する。

【００４７】ここで、図５（ｂ）に、メモリ３から周辺
デバイス４への２バイトのデータの転送が終了したとき
の転送管理レジスタテーブルを示す。

【００４８】一方、転送管理レジスタテーブル記憶部１
４の転送管理レジスタテーブルに記述された残りワード
数が０になった場合、即ちメモリ３のアドレス１００Ｈ
乃至１３ＦＨの６４バイトのデータの、周辺デバイス４
への転送が終了した場合、周辺デバイス４からＤＭＡＣ
１（優先順位判定ブロック１２）に出力されていたＤＭ
Ａ要求が取り下げられる。

【００４９】すると、優先順位判定ブロック１２におい
て、周辺デバイス４に出力されていたＤＭＡ−ＯＫが停
止され、以上の間に、周辺デバイス５または６からＤＭ
Ａ要求が出力されていなければ、ＣＰＵ２に出力してい
たＢＵＳ要求が停止され、これによりＤＭＡＣ１は、バ
ス権を放棄する。

【００５０】ＤＭＡＣ１がバス権を放棄すると、ＣＰＵ
２は、ＤＭＡＣ１に出力していたＢＵＳ要求ＯＫを停止
し、バス権を獲得する。

【００５１】次に、上述したメモリ３と周辺デバイス４
との間のＤＭＡを行っている最中に、周辺デバイス５お
よび６からＤＭＡ要求が出力され、さらにＣＰＵ２から
ＤＭＡＣ１に対するＢＵＳ要求ＯＫが停止されてバス権
の要求がなされた場合には、メモリ３と周辺デバイス４
との間のＤＭＡが終了した後に、優先順位判定ブロック
１２において、優先度テーブル記憶部１１の優先度テー
ブル（図３）に記述された、周辺デバイス５および６の
優先度、並びにＣＰＵ２の優先度が参照される。

【００５２】そして、優先順位判定ブロック１２は、優
先度がそれぞれ３，０，２の周辺デバイス５，６，ＣＰ
Ｕ２のうち、最も優先度の高い（優先度０の）周辺デバ
イス６のＤＭＡ要求に対する処理を、最初に行う。

【００５３】即ち、この場合、ＤＭＡＣ１は、ＣＰＵ２
からバス権の要求があったにも関わらず、ＣＰＵ２にバ
ス権を返さず、ＣＰＵ２の優先度より高い優先度の周辺
デバイス６のＤＭＡ要求に対する処理を行う。

【００５４】従って、この場合、優先順位判定ブロック
１２は、周辺デバイス６に割り当てられたチャネル番号
２を転送仕様テーブル記憶部１３に出力し、そこに記憶
された転送仕様テーブル（図４）のうちの、チャネル番
号２の転送仕様、即ち周辺デバイス６からの２０バイト
のデータを、メモリ３のアドレス３００Ｈ乃至３１３Ｈ
へ順次転送するという情報（仕様）を転送管理レジスタ
テーブル記憶部１４に出力させる。

【００５５】転送管理レジスタテーブル記憶部１４は、
転送仕様テーブル記憶部１３からのチャネル番号２の転
送仕様を、転送管理レジスタテーブルに記述して記憶す
る。

【００５６】その後、優先順位判定ブロック１２から周
辺デバイス６に対してＤＭＡ−ＯＫが出力される。そし
て、制御回路１５において、転送管理レジスタテーブル
記憶部１４の転送管理レジスタテーブルが参照され、Ｄ
ＭＡが開始される。

【００５７】即ち、この場合、データの転送方向が周辺
デバイス６からメモリ３であるから、制御回路１５にお
いて、まず周辺デバイス６に対し、バス（制御バス）を
介してリード信号が出力される。

【００５８】これにより、周辺デバイス６から、１バイ
トのデータがバス（データバス）上に出力される。

【００５９】すると、制御回路１５において、ライト信
号が、バス（制御バス）を介してメモリ３に出力される
とともに、転送管理レジスタテーブル記憶部１４に記憶
されたメモリ３のアドレス３００Ｈがアドレスバスバッ
ファ１７およびバス（アドレスバス）を介してメモリ３
に出力される。

【００６０】これにより、周辺デバイス６からバス（デ
ータバス）上に出力された１バイトのデータが、メモリ
３のアドレス３００Ｈに書き込まれる。即ち、周辺デバ
イス６からの１バイトのデータが、メモリ３のアドレス
３００Ｈに転送される。

【００６１】以上のようにして、１バイト（ワード）の
データの転送が終了すると、制御回路１５において、転
送管理レジスタテーブル記憶部１４の転送管理レジスタ
テーブルに記述されたメモリ３のアドレスが１だけイン
クリメントされるとともに、残りワード数が１だけデク
リメントされる。

【００６２】さらに、制御回路１５において、転送管理
レジスタテーブル記憶部１４の転送管理レジスタテーブ
ルに記述された残りワード数が参照される。

【００６３】そして、残りワード数が０でない場合、制
御回路１５は、再び転送管理レジスタテーブル記憶部１
４の転送管理レジスタテーブルを参照し、ＤＭＡを行
う。

【００６４】即ち、上述したようにして１バイトのデー
タが転送された後においては、転送管理レジスタテーブ
ルの現在のアドレスには３０１Ｈが、残りワード数には
１９バイトが記述されているので、制御回路１５は、上
述した場合と同様にして、周辺デバイス６からメモリ３
のアドレス３０１Ｈへのデータの転送を制御する。

【００６５】一方、転送管理レジスタテーブル記憶部１
４の転送管理レジスタテーブルに記述された残りワード
数が０になった場合、即ち周辺デバイス６からの２０バ
イトのデータの、メモリ３のアドレス３００Ｈ乃至３１
３Ｈへの転送が終了した場合、周辺デバイス６からＤＭ
ＡＣ１（優先順位判定ブロック１２）に出力されていた
ＤＭＡ要求が取り下げられる。

【００６６】すると、優先順位判定ブロック１２におい
て、周辺デバイス６に出力されていたＤＭＡ−ＯＫが停
止される。

【００６７】周辺デバイス６のＤＭＡ要求に対する処理
の後、優先順位判定ブロック１２は、優先度テーブル記
憶部１１の優先度テーブル（図３）に記述された優先度
に基づいて、残る２つの周辺デバイス５の要求、および
ＣＰＵ２のバス権要求のいずれかに対する処理を行う。

【００６８】即ち、この場合、優先順位判定ブロック１
２は、優先度がそれぞれ３，２の周辺デバイス５，ＣＰ
Ｕ２のうち、最も優先度の高い（優先度２の）ＣＰＵ２
のバス権要求に対する処理を行う。

【００６９】従って、この場合、優先順位判定ブロック
１２は、周辺デバイス５からのＤＭＡ要求を待たせたま
ま、ＣＰＵ２に出力していたＢＵＳ要求を停止してバス
権を放棄し、これによりＣＰＵ２にバス権を獲得させ
る。

【００７０】そして、バス権を獲得したＣＰＵ２は、所
定の処理を実行する。

【００７１】その後、優先順位判定ブロック１２は、所
定のウエイト時間だけおいて、周辺デバイス５からのＤ
ＭＡ要求に対する処理を行うために、ＣＰＵ２にＢＵＳ
要求を出力する。

【００７２】ＣＰＵ２は、自身の処理が終了し、バス権
を放棄することができる状態であれば、ＢＵＳ要求ＯＫ
をＤＭＡＣ１（優先順位判定ブロック１２）に出力す
る。

【００７３】そして、ＤＭＡＣ１において、ＣＰＵ２か
らＢＵＳ要求ＯＫが受信されると、上述した周辺デバイ
ス４または６における場合と同様にして、待たせてあっ
た周辺デバイス５のＤＭＡ要求に対する処理が行われ
る。

【００７４】以上のように、周辺デバイス４乃至６およ
びＣＰＵ２の優先度に基づいて、ＤＭＡ処理だけでな
く、ＣＰＵ２の処理も考慮して、処理の順番が決定され
るので、装置全体の処理速度を向上させることができ
る。

【００７５】なお、上述の場合、周辺デバイス５，６に
対するＤＭＡ処理、およびＣＰＵ２の処理のうち、例え
ばＣＰＵ２の処理を最優先に実行させるようにしたいと
きには、優先度テーブル記憶部１１の優先度テーブル
（図３）に記述されたＣＰＵ２の優先度を、最高優先度
としての０としておくようにすれば良い。

【００７６】次に、図６のフローチャートを参照して、
ＤＭＡＣ１の動作についてさらに説明する。まず最初
に、ステップＳ１において、周辺デバイス４乃至６のう
ちの少なくとも１つからＤＭＡ要求が出力されているか
否かが判定される。ステップＳ１において、ＤＭＡ要求
が出力されていないと判定された場合、再びステップＳ
１に戻る。

【００７７】また、ステップＳ１において、ＤＭＡ要求
が出力されていると判定された場合、ステップＳ２に進
み、ＣＰＵ２にＢＵＳ要求が出力され、ステップＳ３に
進む。ステップＳ３において、ＣＰＵ２からＢＵＳ要求
ＯＫが出力されるまでのウエイト時間がおかれる。

【００７８】そして、ＣＰＵ２からＢＵＳ要求ＯＫが出
力されると、即ちＣＰＵ２からバス権を獲得すると、ス
テップＳ４に進み、ＤＭＡ要求が、周辺デバイス４乃至
６のうちの複数から出力されているか否かが判定され
る。

【００７９】ステップＳ４において、複数のＤＭＡ要求
が出力されていると判定された場合、ステップＳ５に進
み、優先度テーブル記憶部１１に記憶された優先度テー
ブルが参照される。

【００８０】そして、ステップＳ６に進み、ＤＭＡ要求
を出力している周辺デバイスのうち、最も優先度の高い
周辺デバイス（ＤＭＡ要求）が選択（選定）され、ステ
ップＳ７に進む。

【００８１】一方、ステップＳ４において、ＤＭＡ要求
が１つだけであると判定された場合、ステップＳ５およ
びＳ６をスキップして、ステップＳ７に進み、ステップ
Ｓ３の段階でＣＰＵ２から出力されたＢＵＳ要求ＯＫが
まだ出力されているか否かが判定される。

【００８２】ステップＳ７において、ＣＰＵ２からＢＵ
Ｓ要求ＯＫが出力されていると判定された場合、ステッ
プＳ８に進み、ＤＭＡ要求が複数あったときにはステッ
プＳ６で選択された方のＤＭＡ処理（優先度より高いＤ
ＭＡ処理）が、ＤＭＡ要求が１つであったときにはその
ＤＭＡ処理が実行される。

【００８３】そして、そのＤＭＡ処理が終了すると、ス
テップＳ９に進み、まだＤＭＡ要求があるか否かが判定
される。ステップＳ９において、ＤＭＡ要求があると判
定された場合、ステップＳ４に戻り、再びステップＳ４
からの処理を繰り返す。

【００８４】また、ステップＳ９において、ＤＭＡ要求
がないと判定された場合、ステップＳ１０に進み、ＣＰ
Ｕ２に対するＢＵＳ要求が取り下げられ、これによりバ
ス権がＣＰＵ２に返される。

【００８５】その後、ステップＳ１に戻り、再びステッ
プＳ１からの処理を繰り返す。

【００８６】一方、ステップＳ７において、ＣＰＵ２か
らＢＵＳ要求ＯＫが出力されていないと判定された場
合、即ちＣＰＵ２からバス権の要求がなされている場
合、ステップＳ１１に進み、優先度テーブル記憶部１１
に記憶された優先度テーブルが参照される。

【００８７】そして、ステップＳ１２に進み、ＣＰＵ２
の優先度が、ＤＭＡ要求が複数あったときにはステップ
Ｓ６で選択された方のＤＭＡ処理（優先度より高いＤＭ
Ａ処理）の優先度、ＤＭＡ要求が１つであったときには
そのＤＭＡ処理の優先度より高いか否かが判定される。

【００８８】ステップＳ１２において、ＣＰＵ２の優先
度が、ＤＭＡ処理の優先度より高くないと判定された場
合、即ちＤＭＡ処理の優先度が、ＣＰＵ２の優先度より
高い場合、ステップＳ８に進み、以下上述したときと同
様の処理が行われる。

【００８９】また、ステップＳ１２において、ＣＰＵ２
の優先度が、ＤＭＡ処理の優先度より高いと判定された
場合、ステップＳ１３に進み、ＣＰＵ２に対するＢＵＳ
要求が取り下げられ、これによりバス権がＣＰＵ２に返
される。

【００９０】その後、ステップＳ１４において、ＤＭＡ
Ｃ１がバス権を放棄したことを、ＣＰＵ２が認識するた
めのウエイト時間がおかれ、ステップＳ２に戻り、再び
ステップＳ２からの処理を繰り返す。

【００９１】以上のように、優先度テーブル記憶部１１
の優先度テーブルに記述された優先度に基づいて、バス
権の授受を行うようにしたので、ＤＭＡＣ１が行うＤＭ
Ａ処理それぞれによるバスの占有時間、およびＣＰＵ２
の処理によるバスの占有時間の割合が最適化され、ま
た、最優先に行うべき処理を最優先で行うことができ
る。その結果、装置全体の処理速度を向上させることが
できる。

【００９２】なお、優先度テーブル記憶部１１の優先度
テーブルに記述された優先度は、ＣＰＵ２によって書き
換え可能となされている。従って、緊急なＤＭＡ処理、
あるいはＣＰＵ２の処理が生じた場合、ＣＰＵ２によっ
て、その処理に対する優先度を、最も高い優先度に書き
換えるようにすることができ、これにより、緊急なＤＭ
Ａ処理、あるいはＣＰＵ２の処理を待たすことなく、即
座に実行することができる。その結果、装置全体の処理
速度を、さらに向上させることが可能となる。

【００９３】また、優先度テーブル記憶部１１の優先度
テーブルに記述された優先度は、ＣＰＵ２によって、ラ
ウンドロビン方式で書き換えるようにすることができ
る。

【００９４】即ち、例えば図３の優先度テーブルに示す
ように、ＣＰＵ２および周辺デバイス４乃至６の優先度
が高い順に、周辺デバイス６→周辺デバイス４→ＣＰＵ２→周辺デバ
イス５と設定されていた場合、周辺デバイス４のＤＭＡ要求、
ＣＰＵ２のバス権要求、周辺デバイス６のＤＭＡ要求の
順で、処理要求があったときには、優先度テーブルを、周辺デバイス６→周辺デバイス４→ＣＰＵ２→周辺デバ
イス５ ↓ （周辺デバイス４のＤＭＡ処理の実行） ↓ 周辺デバイス６→ＣＰＵ２→周辺デバイス５→周辺デバ
イス４ ↓ （ＣＰＵ２の処理の実行） ↓ 周辺デバイス６→周辺デバイス５→周辺デバイス４→Ｃ
ＰＵ２ ↓ （周辺デバイス６のＤＭＡ処理の実行） ↓ 周辺デバイス５→周辺デバイス４→ＣＰＵ２→周辺デバ
イス６のように書き換えるようにすることができる。

【００９５】この場合、同一の周辺デバイスのＤＭＡ処
理が連続して行われることや、ＣＰＵ２のバス占有時間
が長時間化することを防止することができる。

【００９６】また、本実施例においては、周辺デバイス
４のＤＭＡ処理を行っている最中に、周辺デバイス５お
よび６からＤＭＡ要求、ＣＰＵ２からバス権の要求がな
された場合には、周辺デバイス４のＤＭＡ処理が終了し
た後に、周辺デバイス５，６からのＤＭＡ要求、または
ＣＰＵ２からのバス権の要求に対する処理を行うように
したが、例えば周辺デバイス４の優先度が、周辺デバイ
ス５，６、またはＣＰＵ２の優先度より低ければ、即座
に周辺デバイス４のＤＭＡ処理を中断させ、周辺デバイ
ス５，６からのＤＭＡ要求、またはＣＰＵ２からのバス
権の要求に対する処理を行うようにすることができる。

【００９７】さらに、本実施例では、説明を簡単にする
ために、メモリ３と、周辺デバイス４乃至６との間のＤ
ＭＡについて説明したが、例えばメモリ３の内部や、周
辺デバイスどうしの間においても、同様にしてＤＭＡを
行うようにすることができる。また、メモリ３の他にメ
モリを設け、そのメモリとメモリ３との間でＤＭＡを行
うようにすることも可能である。

【００９８】

【発明の効果】請求項１に記載のデータ転送装置によれ
ば、複数のデバイスからデータ転送要求のあったときに
は、複数のデバイスの優先度順に、データの転送を制御
し、中央演算処理装置からバス権を獲得している最中
に、中央演算処理装置からバス権の要求があった場合に
は、中央演算処理装置の優先度が、いまデータ転送要求
をしているデバイスの優先度より高いときのみ、中央演
算処理装置にバス権を返す。従って、いまされている中
央演算処理装置のバス権の要求、および複数のデバイス
のデータ転送要求のうち、最も優先度の高いものにバス
権が与えられるので、優先度の高い順に要求が処理さ
れ、その結果、装置全体の処理速度を向上させることが
できる。

【００９９】請求項２に記載のデータ転送装置によれ
ば、優先度テーブルが、書き換え可能であるので、例え
ば緊急な要求が生じたときに、優先度テーブルを書き換
えることによって、その要求を最優先で処理するように
することができる。従って、装置全体の処理速度を、さ
らに向上させることができる。

【０１００】請求項３に記載のデータ転送装置によれ
ば、優先度テーブルに記述されたデバイスの優先度、お
よび中央演算処理装置の優先度は、ラウンドロビン方式
で書き換えられるので、デバイスまたは中央演算処理装
置のバス権の占有時間が長くなることによる装置全体の
処理速度の低下を防止することができる。

【図面の簡単な説明】

【図１】本発明を適用したコンピュータシステムの一実
施例の構成を示すブロック図である。

【図２】図１の実施例のＤＭＡＣ１のより詳細なブロッ
ク図である。

【図３】図２の優先度テーブル記憶部１１に記憶された
優先度テーブルを示す図である。

【図４】図２の転送仕様テーブル記憶部１３に記憶され
た転送仕様を示す図である。

【図５】図２の転送管理レジスタテーブル記憶部１４に
記憶された転送管理レジスタテーブルを示す図である。

【図６】図１の実施例のＤＭＡＣ１の動作を説明するフ
ローチャートである。

【符号の説明】

１ＤＭＡＣ２ＣＰＵ３メモリ４乃至６周辺デバイス１１優先度テーブル記憶部１２優先順位判定ブロック１３転送仕様テーブル記憶部１４転送管理レジスタテーブル記憶部１５制御回路１６データバスバッファ１７アドレスバスバッファ

Claims

【特許請求の範囲】

【請求項１】デバイスからのデータ転送要求に応じ
て、中央演算処理装置からバス権を獲得し、前記デバイ
スによるデータの転送を制御するデータ転送装置におい
て、前記デバイスの優先度、および前記中央演算処理装置の
優先度を記述した優先度テーブルを記憶している記憶手
段を備え、複数のデバイスからデータ転送要求のあったときには、
前記複数のデバイスの優先度順に、データの転送を制御
し、前記中央演算処理装置からバス権を獲得している最中
に、前記中央演算処理装置からバス権の要求があった場
合には、前記中央演算処理装置の優先度が、いま前記デ
ータ転送要求をしているデバイスの優先度より高いとき
のみ、前記中央演算処理装置にバス権を返すことを特徴
とするデータ転送装置。
【請求項２】前記優先度テーブルは、書き換え可能で
あることを特徴とする請求項１に記載のデータ転送装
置。
【請求項３】前記優先度テーブルに記述された前記デ
バイスの優先度、および前記中央演算処理装置の優先度
は、ラウンドロビン方式で書き換えられることを特徴と
する請求項１に記載のデータ転送装置。