JPH02222058A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、単一の共有メモリを有するマルチプロセッ
サシステムに関するものである。

〔従来の技術〕

第７図は例えば特開昭５２−１０３９３５号に示された
従来のマルチプロセッサシステムを示すブロック図であ
り、図において１ａ〜１Ｃは演算処理装置、２ａ〜２Ｃ
及び３ａ〜３Ｃはそれぞれ該演算処理装置１ａ〜１Ｃに
対応して設けられた読出し専用メモリ（以下ＲＯＭとい
う）及び書込み読出し一メモリ（以下ＲＡＭという）で
ある。４は前記演算処理装置１ａ〜１Ｃが共用すること
ができるブロックを有する共有メモリ、５ａ〜５Ｃはそ
れぞれ前記演算処理装置１ａ〜１Ｃが共有メモリ４を利
用したい時に出力する共有メモリ要求信号を受ける受付
制御回路で、この受付制御回路５ａ〜５Ｃはそれぞれア
ンドゲート態様で構成され、その条件が成立したことに
よって各信号を導出する。６はこの各受付制御回路５２
〜５ＣＶｃ共有メモリ許可信号をサイクリックに発する
走査回路で、この走査回路６は図示しないクロックによ
ってシフトされるリングカウンタで構成される。

また７ａ〜７Ｃは各演算処理装置１ａ〜１Ｃに対応して
設けられ、該演算処理装置１ａ〜１Ｃが共有メモリ４を
利用する時に、所定のデータを格納するデータレジスタ
、８３〜８Ｃはこのデータレジスタ７ａ〜７Ｃに格納さ
れたデータを共有メモリ４のどこのブロックに入力させ
るかを指定するためのアドレス信号を格納するアドレス
レジスタである。１０８〜１０Ｃはアドレス信号をアド
レスレジスタ８ａ〜８ＣＫ送るためのアドレスバス、１
１２〜１１Ｃはデータをデータレジスタ７ａ〜７Ｃに送
るためのデータバスである。

また、前記受付制御回路５ａ〜５Ｃ、データレジスタ７
ａ〜７Ｃ及びアドレスレジスタ８８〜８Ｃで入出力ボー
トを構成している。

次に動作について説明する。まず、どの演算処理装置１
３〜１Ｃとも共有メモリ４に対してアクセスしない場合
について説明する。この場合、走査回路６は高速でサイ
クリックな共有メモリ許可信号を受付制御回路５ａ〜５
ｃに送っている。しかし、各演算処理装置１ａ〜１Ｃは
、該各演算処理装置１ａ〜１ｃにそれぞれ対応して設け
られたＲＯＭ２ａ〜２Ｃ及びＲＡ　Ｍ　３　ａ　〜３　
Ｃに存在すルテータを、アドレスバス１０ａ〜１０Ｃ及
びデータバス１１２〜１１Ｃを介して利用して、所定の
演算処理を実行している。

従って、演算処理装置１ａ〜１Ｃは共有メモリ４を利用
する必要はなく、受付制御回路５ａ〜５Ｃに共有メモリ
要求信号を出力することなく、走査回路６−は上述した
サイクリックな共有メモリ許可信号の発生を継続するの
みである。

次に複数の演算処理装置１ａ〜１Ｃが共有メモリ４をア
クセスする場合について説明する。例えば演算処理装置
１ｂがＲＯＭ２ｂ　、ＲＡＭ３ｂを利用して演算処理を
実行して（・る途中で、共有メモリ４に書込みたい事態
が発生したときに、演算処理装置１Ｃにも同時に共有メ
モリ４に書込みたい事態が生じたとする。この場合、そ
れぞれの演算処理装置１ｂ、ＩＣが独立にそれぞれ対応
する受付制御回路５ｂ及び５Ｃに共有メモリ要求信号を
発し、また同時に、データレジスタ７ｂ及び７Ｃとアド
レスレジスタ８ｂ及び８Ｃとにそれぞれデータバス１１
ｂ及び１１Ｃと、アドレスバス１０ｂ及び１０Ｃを介し
てデータ信号とアドレス信号とを送出する。

とのよ５Ｋｔ、て演算処理装置１ｂ及び１Ｃから送出さ
れたデータ信号とアドレス信号は、それぞれ独立に、デ
ータレジスタ７ｂ及びＩＣとアドレスレジスタ８ｂ及び
８Ｃに保持され、走査回路６からの受付制御回路５ｂ及
び５Ｃに共有メモリ許可信号が入力するのを待つ。そし
て各受付制御回路５ｂ及び５Ｃのうち走査回路６から発
せられる共有メモリ許可信号が先に入力されたいずれか
一方の受付制御回路、例えば５ｂが前記共有メモリ許可
信号を保持し、走査回路６におけるサイクリックな動作
を阻止させる。さらに受付制御回路５ｂは、演算処理装
置１ｂからの共有メモリ要求信号および走査回路６から
の共有メモリ許可信号が入力したことを条件に演算処理
装置１ｂに共有メモリ４のアクセス権を与え、データレ
ジスタ７ｂ及びアドレスレジスタ８ｂにアクセス許可信
号を送出する。このアクセス許可信号を受けたデータレ
ジスタ７ｂ及びアドレスレジスタ８ｂは、上述のごとく
保持していたデータ信号及びアドレス信号を共有メモリ
４に入力させて書込み動作を行わせる。その後書込み動
作が完了すると、受付制御回路５ｂは演算処理装置１ｂ
及び走査回路６に書込み完了を示すアクセス終了信号を
送出する。走査回路６はこのアクセス終了信号により、
受付制御回路ｓ−ｂに阻止されていた共有メモリ許可信
号のサイクリックな動作を再開させ、各演算処理装置１
８〜１Ｃから再度共有メモリ要求信号が送出されるのを
待つ。前述のごとく、演算処理装置１Ｃが既に該共有メ
モリ要求信号を送出しているため、演算処理装置１ｂが
共有メモリ４に書込みを行ったのと同様の手順で演算処
理装置１Ｃが続いて共有メモリ４に書込みを行う。

以上、書込みについて説明を行ったが、読込みはついて
も同様の手厘で共有メモリ４にアクセスを行う。

〔発明が解決しようとする課題〕

従来のマルチプロセッサシステムは、以上のように構成
されているので、演算処理装置１ａ〜１Ｃのいずれかが
、他の演算処理装置１８〜１Ｃよりも優先して共有メモ
リ４をアクセスする必要が生じたとしても、既にいくつ
かのアクセス待ちをしている演算処理装置１３〜１Ｃが
ある場合には、各演算処理装置１３〜１Ｃの受付制御回
路５３〜５Ｃに対して共有メモリ許可信号がサイクリッ
クに出力されるため、必ずしも他の演算処理装置１８〜
１Ｃに対して優先してアクセス権が与えられる保証がな
いなどの問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、共有メモリの優先度に応じたアクセスを可
能とし、このことにより共有メモリを効率よくアクセス
できるマルチプロセッサシステムを得ることを目的とす
る。

〔課題を解決するための手段〕

この発明に係るマルチプロセッサシステムは、共有メモ
リ要求信号を発行した演算処理装置に対応する受付制御
回路に対して、当該共有メモリ要求信号に付加された優
先度に従って共有メモリ許可信号を与える制御装置を有
するアービタ装置を付加したものである。

〔作　用〕

この発明におゆるアービタ装置は、演算処理装置より優
先度の付加された共有メモリ要求信号を受けると、その
共有メモリ要求信号に付加された優先度に従って、その
時点で最も優先度の高い共有メモリー要求信号を送出し
た演算処理装置に対応付けられた受付制御回路に、走査
回路の発生する共有メモリ許可信号を与える。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、２８〜２ＣはＲＯＭ、３ａ〜３ＣはＲＡＭ
、４は共有メモリ、５　ａ　〜５　ｃは受付制御回路、
６は走査回路、７ａ〜７Ｃはデータレジスタ、８ａ〜８
Ｃはアドレスレジスタ、１１３〜１１１Ｃはデータバス
、１０ａ　〜１０ｃはアドレスバスであり、第７図に同
一符号を付した従来のそれらと同一、あるいは相当部分
であるため詳細な説明は省略する。

また、９ａ〜９Ｃは、洛々が発行する共有メモリ要求信
号に優先度が付加されている点で従来のものとは異なる
演算処理装置である。１２は現在共有メモリ４をアクセ
ス中の前記演算処理装置９ａ〜９Ｃのアクセス範囲を記
憶するとともに任意に指定された前記演算処理装置９ａ
〜９Ｃの共有メモリ４のアクセス予定範囲を読込み、読
込んだアクセス予定範囲のアドレスと前記−時記憶した
アクセス範囲のアドレスとを比較するアドレス比較回路
であり、１３は前記演算処理装置９ａ〜９Ｃから送出さ
れた優先度付きの共有メモリ要求信号を読込み、走査回
路６からサイクリックに送出された共有メモリ許可信号
を、必要に応じて前記アドレス比較回路１２の比較結果
を考慮し、該当する前記演算処理装置９ａ〜９Ｃに対応
付けられた受付制御回路５ａ〜５Ｃに割合てる制御を行
うとともに、共有メモリ４のアクセスが行われている間
は走査回路６に対して前記共有メモリ許可信号の発行を
阻止させる制御装置である。１４はこれらアドレス比較
回路１２および制御装置１３からなるアービタ装置であ
る。

次に動作について説明する。

例えば、ある１つの演算処理装置９ａが演算処理中に共
有メモリ４に書込みする必要が生じたとする。演算処理
装置９ａは、共有メモリ４をアクセスの緊急度に応じて
優先度を決め、受付制御回路５ａと、アービタ装置１４
内の制御装置１３に対して、−前記優先度を付加した共
肩メモリ要求信号を発行するとともに、アドレスバス１
０ａを介してアドレスレジスタ８ａに共有メモリ４のア
クセス範囲を、またデータバス１１ａを介してデータレ
ジスタ７ａに書込みデータを送出する。前記優先度の付
加方法としては、共肩メモリ要求信号の長さや一定時間
内に発行する短い信号の回数などで行うか、優先変態に
信号線を設けることにより実現させる。

次に受付制御回路５ａはアービタ装置１４を介して入力
される走査回路、６からの共有メモリ許可信号を待ち、
共有メモリ許可信号を入力してから共有メモリ４のアク
セス完了までの動作は、アービタ装置１４内の制御装置
１３から、強制中断を強いられない場合に限り、第７図
に示す従来例で説明したものと同じである。

一方、共有メモリ要求信号を入力したアービタ装置１４
は、現在共有メモリ４をいずれかの演算処理装置９３〜
９Ｃがアクセス中である場合と、いずれの演算処理装置
９ａ〜９Ｃも共有メモリ４をアクセスしていない場合の
２つのケースに対してそれぞれ次の動作を行う。

まず、共有メモリ要求信号を入力した時点でいずれの演
算処理装置９８〜９Ｃも共有メモリ４をアクセスしてい
ない場合について説明する。アービタ装置１４内の制御
装置１３は入力された共有メモリ要求信号に付加された
優先度をもとにして、既に共有メモリ許可信号を待って
いる全ての演算処理装置９３〜９Ｃに対して、走査回路
６から送出される共有メモリ許可信号が、優先度の高い
顆に与えられるように、循環形式の管理テーブルを用い
て制御を行う。

第２図は前記管理テーブルの構成を示すものであり、ヘ
ッダと各演算処理装置９ａ〜９Ｃに割合てられた領域か
ら成る。ヘッダ部分にまず最初にアクセス許可を与える
演算処理装置９ａ〜９Ｃに割合てられたテーブルへのポ
インタが格納されており、いずれの演算処理装置９８〜
９Ｃからも共有メモリ４へのアクセス要求がない場合は
該ポインタはヘッダ自身を指しているものとする。ヘッ
ダに続く各演算処理装置９ａ〜９Ｃ用に与えられた領域
においても、次にアクセス許可が与えられる演算処理装
置９ａ〜９Ｃに割合てられた領域へのポインタが格納さ
れる。もし次にアクセス許可を与えられるべき演算処理
装置９ａ〜９Ｃが存在しない場合は、該ポインタはヘッ
ダを指すものとする。

ここで、演算処理装置９ａが共有メモリ要求信号を制御
装置１３に入力したとき、演算処理装置９ｂと演算処理
装置９Ｃからの共有メモリ要求信号が、既に制御装置１
３に入力されており、各演算処理装置９３〜９Ｃの共有
メモリ要求信号に付加された優先度が演算処理装置９ｂ
≧演算処理装置９ａ＞演算処理装置９Ｃであった場合の
管理テーブルの状態は第３図（ａｔに示すようになる。

すなわち、ヘッダのポインタは演算処理装置９ｂを指し
、走査回路６から共有メモリ許可信号が入力されると、
制御装置１３はその共有メモリ許可信号を演算処理装置
９ｂの受付制御回路５ｂに対して与える。次いで、第３
図（ｂ）に示すように、演算処理装置９ｂの次に共有メ
モリ４のアクセス許可が与えられる演算処理装置９ａに
割合てられた領域へのポインタの内容をヘッダのポイン
タに格納し、次に演算処理装置９ａに共有メモリ４のア
クセス権が与えられるように管理テーブルを更新すると
ともに、走査回路６に対して、共有メモリ許可信号を発
行することを停止させる。

演算処理装置９ｂが共有メモリ４のアクセスを完了する
と受付制御回路５ｂは、演算処理装置９ｂ及び制御装置
１３にアクセス完了の信号を送出する。これに応じて制
御装置１３は走査回路６にサイクリックな共有メモリ許
可信号の発行動作を再開させる。

このように発行が再開された共有メモリ許可信号を受け
て、制御装置１３は次に同様にして演算処理装置９ａの
受付制御回路５ａに共有メモリ許可信号を送出し、前述
と同様の動作を繰り返す。

このようにして管理テーブルは以降第３図（ｂｌ〜（ｄ
ｌに示すように変化してゆく。

ここで、第３図（ｃｌに示す状態で再び演算処理装置９
ｂが最も優先度を高くして共有メモリ要求信号の発行を
行った場合、その管理テーブルの状態は第４図（ｂｌの
ようになる。第４図（ａｌは第３図（ｂｌと同一の状態
である。こめように、制御装置１３は演算処理装置９ａ
〜９Ｃからの共有メモリ要求信号が入力された時点で、
その共有メモリ要求信号に付加された優先度をもとに、
瞬時にして管理テーブルを更新する。

なお、優先度が同じものに対しては、入力頴に従うもの
とする。

次にアービタ装置１４に、例えば演算処理装置９ａより
共有メモリ要求信号の入力があった時点で、例えば演算
処理装置９ｂが共有メモリ４をアクセスしている場合に
ついて、第５図に示すフローチャートに従って説明する
。

アービタ装置１４内の制御装置１３は、共有メモリ要求
信号の入力があった演算処理装置９ａの優先度と、現在
共有メモリ４をアクセスしている演算処理装置９ｂの優
先度を比較する（ステップＳＴＩ　）。ここで、現在共
有メモリ４をアクセスしている演算処理装置９ｂの優先
度は、制御装置１３が共有メモリ許可信号を送出した時
点で、制御装置１３が一時的に保存するものである。現
在共有メモリ４をアクセス中の演算処理装置９ｂの優先
度の方が高いか又は同じであるときには、前述の場合と
同様に、当該演算処理装置９ａの発行した共有メモリ要
求信号に付加された優先度をもって管理テーブルの内容
を更新する（ステップ５Ｔ２）。

また、ステップＳＴ１による判定の結果、現在共有メモ
リ４をアクセス中の演算処理装置９ｂの優先度の方が小
さな場合には、制御装置１３はアドレス比較回路１２に
起動をかけ、現在共有メモリ４をアクセス中の演算処理
装置９ｂのアクセス範囲と、共有メモリ要求信号を発行
した演算処理装置９ａがアクセスを予定しているアクセ
ス予定範囲に重複があるか否かを調べ（ステップ５Ｔ３
）、その結果一部でも重複が認められた場合には、現在
アクセス中の演算処理装置９ｂの共有メモリ４へのアク
セスをそのまま継続させて、共有メモリ要求信号を発行
した演算処理装置９ａを前述の場合と同様に管理テーブ
ルに登録する（ステップ５Ｔ２）。

一方、アクセス範囲に全く重複が認められなかった場合
には、制御装置１３は、現在共有メモリ４をアクセスし
ている演算処理装置９ｂの受付制御回路５ｂに対して中
断信号を送出する。中断信号を受けた受付制御回路５ｂ
は、後に共有メモリ４のアクセス許可を受けた時点で現
在の演算の続きが実行できるように、その瞬間までの共
有メモリ４のアクセス状態を一時保存して共有メモリ４
のアクセスを中断する（ステップ５Ｔ４）。

このようにして演算処理装置９ｂによる共有メモリ４の
アクセスが中断されると制御装置１３は前記共有メモリ
要求信号を発行した演算処理装置９ａを最優先で共有メ
モリ４をアクセスできる状態にするとともに、それまで
共有メモリ４をアクセスしていた演算処理装置９ｂを２
番目に共有メモリ４をアクセスできる状態になるように
管理テーブルの内容を更新する（ステップ５Ｔ５）。共
有メモリ４へのアクセスが終了して演算処理装置９ａよ
りアクセス終了信号が送られてくると、制御装置１３は
走査回路６にサイクリックな動作を再開させ（ステップ
ＳＴ６　）、当該走査回路６による共有メモリ許可信号
の発行を待つ。制御装置１３は共有メモリ許可信号が入
力されると、管理テーブルに登録されている最優先の優
先度を有する演算処理装置９ｂの受付制御回路５ａＫ共
有メモリ許可信号を送出し、中断していた共有メモリ４
へのアクセスを再開させる。

以上のようにして、たとえ共有メモリ４がアクセス中で
ある状態においても、優先度の高い演算処理装置９３〜
９Ｃに優先的に共有メモリ４のアクセス権を与えること
が可能となる。

なお、上記実施例では、アドレス比較回路１２によって
、現在アクセス中の演算処理装置９ａ〜９Ｃで使用され
ている共有メモリ４のアクセス範囲と、それより高い優
先度が付加された共有メモリ要求信号を発行した演算処
理装置９ａ〜９Ｃによる共有メモリ４のアクセス予定範
囲とを比較して、現在実行中の共有メモリ４のアクセス
を中断するか否かの判定を行うものを示したが、実際に
はアクセス予定範囲が未定の場合も存在するため、現在
アクセス中の演算処理装置９３〜９Ｃによる演算処理を
優先させ、共有メモリ４のアクセス待ちをしている演算
処理装置９ａ〜９Ｃに対してのみ、前述の優先度による
共有メモリ４のアクセス権の割り当て制御を行うように
してもよい。七の場合、第６図に示すように、アービタ
装置１４にはアドレス比較回路１２が不要となる。

〔発明の効果〕

以上のようにこの発明によれば、演算処理装置の発行す
る共有メモリ要求信号に優先度を付加するとともに簡易
なアービタ装置を設け、その時点で最も優先度の高い共
有メモリ要求信号を発行した演算処理装置の受付制御回
路に共有メモリ許可信号を与えるように構成したので、
従来のマルチプロセッサシステムの構成を大きく変更す
ることなく、各演算処理装置が必要に応じて容易に共有
メモリを優先的にアクセスすることが可能となって、効
率よく共有メモリのアクセスができ、システム全体のス
ループットを向上させることができるなどの効果がある
。

【図面の簡単な説明】

第１図はこの発明の一実施例によるマルチプロセッサシ
ステムを示すブロック図、第２図はその管理テーブルの
構成を示す説明図、第３図および第４図はその管理テー
ブルの運用状態を示す説明図、第５図はこの実施例の制
御装置の動作を示すフローチャート、第６図はこの発明
の他の実施例を示すブロック図、第７図は従来のマルチ
プロセッサシステムを示すブロック図である。 ４は共有メモリ、５ａ〜５Ｃは受付制御回路、６は走査
回路、９ａ〜９Ｃは演算処理装置、１３は制御装置、１
４はアービタ装置。 なお、図中、同一符号は同一　又は相当部分を示す。 特許出願人　　　三菱電機株式会社 （外２名） 第２図 円 第 図

Claims (1)

【特許請求の範囲】
1. 各種演算処理を実行する複数の演算処理装置と、前記各
   演算処理装置によって共通に使用されるブロックを有す
   る共有メモリと、前記各演算処理装置の前記共有メモリ
   へのアクセスを制御するための共有メモリ許可信号を発
   生させる走査回路と、前記各演算処理装置にそれぞれ対
   応して設けられ、対応する前記演算処理装置が前記共有
   メモリを利用したい時に発行する共有メモリ要求信号と
   前記共有メモリ許可信号とが入力されたことを条件に、
   対応する前記演算処理装置に前記共有メモリへのアクセ
   ス権を与える受付制御回路と、前記共有メモリ要求信号
   に付加された優先度に応じて、前記共有メモリ要求信号
   を発行した前記演算処理装置に対応する前記受付制御回
   路に、前記走査回路の発生する前記共有メモリ許可信号
   を与える制御装置を含むアービタ装置とを備えたマルチ
   プロセッサシステム。