JPH01265355A - マルチ・プロセッサ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マルチ・プロセッサ・システムに関し、特
に複数の演算処理装置による共有メモリへのアクセス方
式に関するものである。

〔従来の技術〕

第３図は例えば特開昭５２−１０３９３５号公報に示さ
れた従来のマルチ・プロセッサ・システムを示すブロッ
クであり、図において、１ａ〜１ｃはそれぞれ各種演算
を実行するための演算処理装置、２ａ〜２ｃ、３ａ〜３
ｃはそれぞれ前記演算処理装置１ａ〜１ｃに対応して設
けられたメモリ、４は前記演算処理装置１ａ〜１ｃが共
用できる領域を有する共有メモリ、５ａ〜５ｃはそれぞ
れ前記演算処理装置１ａ〜１ｃが前記共有メモリ４を使
用したい時に出力する共有メモリ要求信号を受ける受付
制御回路、６は前記各受付制御回路５ａ〜５Ｃにサイク
リックに共有メモリ許可信号を送る走査回路である。ま
た、７ａ〜７ｃは前記各演算処理装置１ａ〜１ｃ対応に
設けられて、演算処理装置１ａ〜１ｃが共有メモリ４を
利用する時に所定のデータを格納するデータレジスタ、
８ａ〜８Ｃは前記演算処理装置１ａ〜１ｃに対応して設
けられた、演算処理装置１ａ〜１ｃが共有メモリ４を使
用する時、データの書込みアドレスもしくは読取アドレ
スを格納するアドレスレジスタ、１０ａ〜１０ｃは各演
算処理部１ａ〜１ｃを対応するデータレジスタ７ａ〜７
ｃに接続するデータ・バス、ｌｌａ〜ｌｌｃは各演算処
理部１ａ〜１ｃを対応するアドレスレジスタ８ａ〜８Ｃ
に接続スるアドレス・バス、１２ａ〜１２ｃは各演算処
理装置１３〜１ｃからの共有メモリ要求信号を対応する
受付制御回路５ａ〜５ｃへ伝送する共有メモリ要求信号
線、１３ａ〜１３ｃは走査回路６からの共有メモリ許可
信号を各受付制御回路５ａ〜５ｃへ伝送する共有メモリ
許可信号線である。

次に動作について説明する。

２個の演算処理装置１ｂ、ｌｃが共有メモリ４に対して
、同時に書込みアクセスした場合について説明する。こ
の場合、演算処理装置１ｂ、ｌｃは受付制御回路５ｂ、
５ｃに、共有メモリ要求信号線１２ｂ、１２ｃを介して
共有メモリ要求信号を送り、また同時に、データレジス
タ７ｂ、７ｃとアドレスレジスタ３ｂ、３ｃにそれぞれ
データ・バス１０ｂ、１０ｃとアドレス・バスｌｌｂと
ｌＩＣを介してデータアドレス信号とを入力する。

走査回路６はサイクリックな動作をして、各受付制御回
路５３〜５Ｃに対して共存メモリ許可信号線１３ａ〜１
３Ｃを介して共有メモリ許可信号を送っており、前記共
有メモリ要求信号を受けた受付制御回路５ｂ、５ｃのう
ち、この走査回路６からの共有メモリ許可信号が先に入
力された受付制御回路、例えば受付制御回路５ｂは、前
記共有メモリ許可信号を保持して走査回路６のサイクリ
ックな動作を停止させる。

つづいて、この受付制御回路５ｂは、データレジスタ７
ｂとアドレスレジスタ８ｂにアクセス許可信号を送る。

アクセス許可信号を受けたデータレジスタ７ｂとアドレ
スレジスタ８ｂは、保持していたデータとアドレス信号
を共有メモリ４へ送り、そのデータをアドレス信号で指
定されたアドレスに書込む。

共有メモリ４への書込みを終了すると、受付制御回路５
ｂは、演算処理装置１ｂと走査回路６に書込終了信号を
送る。書込終了信号を受けた走査回路６はサイクリック
な動作を開始し、受付制御回路５Ｃが共有メモリ許可信
号を受ける。受付制御回路５Ｃは同じように動作してデ
ータレジスタ７Ｃのデータをアドレスレジスタ８ｃのア
ドレス信号に従って共有メモリ４に書込む。書込みが終
了すると、走査回路６はサイクリックな動作を再開し、
演算処理装置１ａ〜１ｃが共有メモリ要求信号を送出す
るのを待つ。

〔発明が解決しようとする課題〕

従来のマルチ・プロセッサ・システムは以上のように構
成されているので、走査回路６はサイクリックな動作を
行なうものであり、従って、ある演算処理装置１ａ〜１
ｃが共有メモリ４のアクセスを終了したのち、続けてそ
の共有メモリ４をアクセスしたい場合、その演算処理装
置１ａ〜ＩＣは走査回路６により共有メモリ許可信号が
再び送られるまで待たねばならないという問題点があっ
た。

この発明は上記のような問題点を解消するためになされ
たもので、ある演算処理装置が続けて共有メモリをアク
セスするときに共有メモリ許可信号が送られてくるまで
の待ち時間を短縮するとともに、同時に共有メモリ要求
信号を出した演算処理装置相互の優先順位を判断できる
マルチ・プロセッサ・システムを得ることを目的とする
。

〔課題を解決するための手段〕

この発明に係るマルチ・プロセッサ・システムは、複数
の演算処理装置が同時に発生する共有メモリ要求信号を
受けると、当該共有メモリ要求信号を発生させた演算処
理装置中の１つをそれらに予め付与された優先順位に従
って選択し、選択された演算処理装置に共有メモリ許可
信号を送出する優先度決定回路を設けたものである。

〔作用〕

この発明における優先度決定回路は、共有メモリ要求信
号を受けると、それに対応してその演算処理装置に共有
メモリ許可信号を送り、複数の演算処理装置から同時に
共有メモリ要求信号が送られてきた場合には、それら各
演算処理装置相互の優先順位を判定して優先順位の最も
高い演算処理装置を選択し、その演算処理装置に共有メ
モリ許可信号を送出する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１８〜ＩＣは演算処理装置、２ａ〜２ｃ、
３ａ〜３ｃはメモリ、４は共有メモリ、１０ａ　〜１０
ｃはデータ・バス、１１２〜１１Ｃはアドレス・バス、
１２ａ〜１２ｃは共有メモリ要求信号線、１３ａ〜１３
ｂは共有メモリ許可信号線であり、第３図に同一符号を
付した従来のそれらと同一、あるいは相当部分であるた
め詳細な説明は省略する。また、９は各演算処理装置１
ａ〜ｌｂのいずれかが共有メモリ４をアクセスするとき
に発生する共有メモリ要求信号を受けると、当該演算処
理装置に対して共有メモリ４の使用を許可する共有メモ
リ許可信号を送出し、複数の演算処理装置から同時に共
有メモリ要求信号が発生した場合、予め演算処理装置１
ａ〜ｌｂの各々に付与されている優先順位に基づいて、
共有メモリ要求信号を発生させた演算処理装置中の１つ
を選択し、その演算処理装置に共有メモリ許可信号を送
出する優先度決定回路である。

また、第２図はこの優先度決定回路９の詳細を示す理論
回路図であり、図において、２０ａ〜２０Ｃは共有メモ
リ要求信号線１２ａ〜１２ｃより送られてくる共有メモ
リ要求信号の入力を制御するフリップ・フロップ、２１
ｂ、２１Ｃおよび２２ｂ、２２ｃは各演算処理装置１ａ
−１ｃに対して優先順位を設定し、共有メモリ許可信号
を共有メモリ許可信号線１３ａ〜１３ｃへ送出するアン
ドゲートおよびインバータ、２３ａ〜２３ｃは共有メモ
リ許可信号線１３　ａ〜１３ｃに共有メモリ許可信号が
送出されている間、前記フリップ・フロップ２０ａ〜２
０ｃへのクロック信号を無効にするオアゲートである。

次に、動作について説明する。

第１図において、演算処理装置１ａ〜１ｃのいずれか例
えば演算処理装置１ｃが共有メモリ４へのアクセスを要
求する場合には、演算処理装置１ｃは共有メモリ要求信
号線１２ｃにて優先度決定回路９に共有メモリ要求信号
を送る。

ここで、他の演算処理装置１ａ〜１ｃが共有メモリ４へ
のアクセスを要求していない場合には、優先度決定回路
９は共有メモリ許可信号線１３ｃより共有メモリ要求信
号を出している演算処理装置ＩＣに対して共有メモリ許
可信号を送る。

ところが、他の演算処理装置１ａ、ｌｂも共有メモリ４
へのアクセスを要求している場合には、優先度決定回路
９は共有メモリ要求信号を出している各演算処理装置１
ａ〜１ｃの中で最も優先順位の高い演算処理装置１ａを
選択し、その演算処理装置１ａに共有メモリ許可信号を
送る。

即ち、第２図において、全ての演算処理装置１３〜ＩＣ
が共有メモリ４へのアクセスを要求していない場合には
、優先度決定回路９に共有メモリ要求信号が送られてこ
ないので、共有メモリ要求信号線１２ａ〜１２ｃは全て
ローレベル（無意）となっている。

従って、共有メモリ許可信号線１３ａは、共有メモリ要
求信号線１２ａのローレベルによってフリップフロップ
２０ａの出力がローレベルとなるため、やはりローレベ
ルである。また、共有メモリ許可信号線１３ｂは、共有
メモリ要求信号１２ｂのローレベルによってフリップフ
ロップ２０ｂの出力がローレベルとなるため、アンドゲ
ート２１ｂの出力がローレベルとなり、やはりローレベ
ルである。同様にして、共有メモリ要求信号線１２Ｃの
ローレベルによってフリップフロップ２０ｃの出力がロ
ーレベルとなるため、アンドゲート２１Ｃの出力がロー
レベルとなり、共有メモリ許可信号線１３ｃもやはりロ
ーレベルである。このように、どの演算処理装置１ａ〜
１ｃも共有メモリ４へのアクセスを要求していない場合
には、共有メモリ許可信号が優先度決定回路９のどの共
有メモリ許可信号線１３ａ〜１３ｃからも演算処理装置
１　ａ　＝　１　ｃへ送られていない。

また、全ての共有メモリ許可信号線１３ａ〜１３Ｃがロ
ーレベルであるので、オアゲート２３ａ〜２３Ｃではク
ロック信号がそのままフリップフロップ２０ａ〜２０ｃ
のクロック端子に入力されている。そのため、クロック
端子にクロック信号が入力されている各フリップ・フロ
ップ２０ａ〜２０Ｃは、共有メモリ要求信号線１２ａ〜
１２ｃからの共有メモリ要求信号を保留することなく、
優先度決定回路９は共有メモリ要求信号の受は付けが可
能な状態にある。

次に、演算処理装置１ｃのみが共有メモリ４へのアクセ
スを要求した場合には、演算処理装置ＩＣから優先度決
定回路９へ共有メモリ要求信号が送られて、共有メモリ
要求信号′ａ１２ｃはハイレベル（有意）となる。

この時、共有メモリ許可信号線１３ａ、１３ｂは、前述
の通りローレベルのままである。ところが、アンドゲー
ト２２ｃのフリップ・フロップ２０ａ、　　２Ｑｂから
の入力には、共有メモリ要求信号１２ａ、１２ｂがロー
レベルなので、インバータ２２ｂ、２２ｃによって反転
されたハイレベルの信号が入力され、フリップ・フロッ
プ２０ｃからの入力にも、共有メモリ要求信号線１２Ｃ
がハイレベルであるためハイレベルの信号が入力される
。

従って、アンドゲート２１ｃの出力がハイレベルとなる
ため、共有メモリ許可信号線１３ｃはハイレベルとなる
。これにより、共有メモリ許可信号が優先度決定回路９
から演算処理装置１ｃに送られる。

また、共有メモリ許可信号線１３Ｃがハイレベルである
ため、オアゲート２３ａ、２３ｂには、ハイレベルの信
号が入力されるので、このオアゲート２３ａ、２３ｂの
出力はクロック信号に関係なくハイレベルのままとなる
。このため、フリップ・フロップ２０ａ、２０ｂはクロ
ック端子がハイレベルに固定されるため、共有メモリ要
求信号によって共有メモリ要求信号線１２ａあるいは１
２ｂがハイレベルになっても、その信号はフリップ・フ
ロップ２０ａ、２０ｂで保留され、優先度決定回路９は
その共有メモリ要求信号を受は付けない。

このようにして共有メモリ許可信号が与えられた演算処
理装置１ｃは、共有メモリ４ヘデータ・バス１０ｃおよ
びアドレス・バスｌｌｃにてデータとアドレス信号を送
って、そのデータをアドレス信号の指定するアドレスに
書込み、あるいは、アドレス・バスｌｌｃにてアドレス
信号を送り、共有メモリ４の該当アドレスのデータをデ
ータ・バス１０ｃに読出す。このような共有メモリ４へ
のアクセス中に、より優先順位の高い演算処理装置１ａ
もしくは１ｂが共有メモリ４へのアクセスを要求してき
ても、前記演算処理装置１ｃは共存メモリ４へのアクセ
スをａｍする。

つまり、ある演算処理装置が共有メモリ４をアクセスし
ている間は、より優先度の高い他の演算処理装置が共有
メモリ４を要求しても、その演算処理装置から出された
共有メモリ要求信号を優先度決定回路９が受は付けを保
留するので、共有メモリ４をアクセス中の演算処理装置
がそのまま共有メモリ４のアクセスを続ける。そして、
前記演算処理装置が共有メモリ４のアクセスを終了した
時点で、優先度決定回路９が保留していた共有メモリ要
求信号を受は付ける。

次に、全ての演算処理装置１ａ〜ＩＣが同時に共有メモ
リ４へのアクセスを要求した場合は、全ての演算処理装
置１ａ〜ＩＣから優先度決定回路９へ共有メモリ要求信
号が送られて、全ての共有メモリ要求信号線がハイレベ
ルとなる。

この時、共有メモリ許可信号線１３ａは、共有メモリ要
求信号ＦｆＩＡ１２　ａのハイレベルによってフリップ
フロップ２０ａの出力がハイレベルとなるためハイレベ
ルとなる。また、共有メモリ許可信号線１３ｂ、１３ｃ
は、フリップフロップ２０ａの出力がハイレベルとなる
ため、アンドゲート２１ｂ、２１ｃにはインバータ２２
ｂで反転されたローレベルの信号が入力され、その出力
がローレベルとなるのでＬｏｗである。このことにより
、優先度決定回路９は、最も優先順位の高い演算処理装
置１ａにのみ共有メモリ許可信号を送る。

また、共有メモリ許可信号線１３ａによって演算処理装
置１ａに共有メモリ許可信号を送っている間は、前述の
演算処理装置ＩＣがアクセス要求した場合と同様にして
、優先度決定回路９は共有メモリ要求信号の受は付けを
保留する。

なお、上記実施例では、優先度の低い演算処理装置でも
共有メモリをアクセス中であれば、優先順位の高い演算
処理装置が共有メモリ要求信号を出しても、その信号を
優先度決定回路は受は付けないものについて説明したが
、優先度決定回路内のフリップ・フロップを除くことに
より、優先順位の低い演算処理装置が共有メモリをアク
セス中であっても、優先順位の高い演算処理装置が共有
メモリ要求信号を発生すると、即座に優先順位の低い演
算処理装置へ共有メモリ許可信号を送るのをやめ、優先
順位の高い演算処理装置に共有メモリ許可信号を送って
、それにアクセス権を与えるようにしてもよく、よりリ
アルタイム性の高いシステムを組むことが可能となる。

〔発明の効果〕

以上のようにこの発明によれば、複数の演算処理装置か
ら同時に共有メモリ要求信号を受けた場合、優先順位の
最も高い演算処理装置を選択してその演算処理装置に共
有メモリ許可信号を送出するように構成したので、続け
て共有メモリをアクセスするような場合の待ち時間が短
縮され、効率のよいシステムが構築できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるマルチ・プロセッサ
・システムを示すブロック図、第２図はその優先度決定
回路の詳細を示す理論回路図、第３図は従来のマルチ・
プロセッサ・システムを示すブロック図である。 １ａ−１ｃは演算処理装置、４は共有メモリ、９は優先
度決定回路。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 各種演算処理を実行する複数の演算処理装置と、前記各
   演算処理装置が共用できる領域を有する共有メモリを備
   えたマルチ・プロセッサ・システムにおいて、前記各演
   算処理装置が前記共有メモリをアクセスするときに発生
   する共有メモリ要求信号を受けると、その演算処理装置
   に対して前記共有メモリの使用を許可する共有メモリ許
   可信号を送出し、複数の前記演算処理装置から同時に前
   記共有メモリ要求信号が発生した場合、予め前記各演算
   処理装置の各々に付与されている優先順位に従って、前
   記共有メモリ要求信号を発生させた前記演算処理装置中
   の１つを選択し、その演算処理装置に前記共有メモリ許
   可信号を送出する優先度決定回路を設けたことを特徴と
   するマルチ・プロセッサ・システム。