JPH0460257B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、計算機システムの入出力を制御する
チヤネル系における、チヤネル処理装置からチヤ
ネル制御装置へ処理を要求する場合の、制御方式
に関する。

比較的大型の計算機システムにおける、チヤネ
ル系を構成する一方式として、チヤネル装置、チ
ヤネル処理装置及びチヤネル制御装置からなる、
３段構成がとられる。

一般に、チヤネル処理装置からチヤネル制御装
置に発せられる処理要求は、同時に動作している
多数のチヤネル装置から発生する処理要求である
ので、それらの処理要求の輻輳を効率よく制御す
ることが要求される。

〔従来の技術と発明が解決しようとする問題点〕

第２図は、チヤネル系を中心にして、計算機シ
ステムの一構成例を示すブロツク図である。

中央処理装置（CPU）１とチヤネル制御装置
（以下において、CHCという）２は、主記憶制御
装置（MCU）３を介して、主記憶装置（MSU）
４に接続している。

CHC２は中央処理装置１の入出力命令実行を
受けて、チヤネル系を制御する。

チヤネル系は、CHC２に１以上のチヤネル処
理装置（以下において、CHEという）５を接続
し、各CHE５が１以上のチヤネル装置６を制御
するように構成され、各種の入出力装置は、各チ
ヤネル装置６に接続される。

各チヤネル装置６は、接続する入出力装置との
間の入出力動作を、それぞれ独立に実行し、その
結果としてCHC２に対する処理要求を発生させ
る。

CHE５は、チヤネル装置６から、CHC２への
処理要求が発生すると、所要のデータをバツフア
７に書き込み、CHC２による処理を待つ。

CHC２は、例えばマイクロプロセツサによる、
マイクロプログラム制御方式の制御装置であつ
て、中央処理装置１、チヤネル装置６等の処理要
求及び内部的に発生する要求を、適当なスケジユ
ールによつて、順次処理するように構成されてい
る。

CHC２は、チヤネル装置６の処理要求を処理
するために、適当な処理時間長に設定した処理の
区切ごとに、バツフア７を監視し、処理要求デー
タが書き込まれていれば、そのデータを処理し、
処理を終われば、該当のCHE５へ、処理完了を
通知する。

バツフア７は複数のチヤネル装置６の処理要求
に共用されるが、前の処理要求がCHC２によつ
て処理されるまで、次の処理要求を、同じバツフ
ア７に書き込むことはできない。

従つて、CHE５は、所要のバツフア７がCHC
２によつて解放されるのを待つて、次の処理要求
を書き込むように制御しなければならず、このた
めにCHE５の動作効率を低下させるという問題
があつた。

この問題を解決するために、バツフア７にチヤ
ネルごとの専用領域を置くようにすることが考え
られる。

しかし、バツフア７には複数のCHEを接続す
る必要があり、このような複数のアクセス元を持
つ構成で、バツフア７の容量が大きくなると、ア
クセスを高速に維持することが困難になるとい
う、別の問題を生じる。

〔問題点を解決するための手段〕 前記の問題点は、チヤネル制御装置、及び該チ
ヤネル制御装置と接続し、１以上のチヤネル装置
を制御する、１以上のチヤネル処理装置を有する
計算機システムの、該チヤネル処理装置からチヤ
ネル制御装置への処理要求に際し、１以上の第１
バツフアと、第２バツフアとを設け、各第１バツ
フアは、各所定の１以上の該チヤネル処理装置に
対応し、該チヤネル制御装置と当該１以上のチヤ
ネル処理装置からアクセスされ、第２バツフア
は、該チヤネル制御装置のみからアクセスされ、
該チヤネル処理装置は、上記チヤネル制御装置が
処理するデータを第１バツフアに書き込んで、割
り込み要求を発行し、該チヤネル制御装置は、該
割り込み要求を受け付けた場合には、直ちに上記
データを、該第１バツフアから第２バツフアへ転
送して、該第１バツフアを解放し、その後、該第
２バツフア上で該データを処理するように構成さ
れた本発明のチヤネル制御方式によつて解決され
る。

〔作用〕

即ち、チヤネル装置からCHCへの処理要求を、
CHEは従来と同様にバツフア（これを第１バツ
フアとする）に書き込むが、更にCHEからCHC
へ割り込み要求を発する。

CHCは、第２のバツフアを内部に持つものと
し、上記割り込み要求を受け付けると、直ちに第
１バツフアに書き込まれている処理要求データ
を、第２バツフアに転送し、転送を完了すれば、
第１バツフアを、新たな書き込みに対して使用可
能の状態として、解放する。

CHCは、その後第２バツフア上のデータにつ
いて、要求の処理を実行するが、これは処理の緊
急度に応じて、上記転送処理に引き続いて処理し
てもよいし、他の優先すべき処理を終わった後
に、改めて処理を開始してもよい。

そのようにCHC内の処理スケジユールの自由
度を維持し、且つ第１バツフアの占有を短時間に
おさえることを可能にするためには、例えば第２
バツフアには、各チヤネル装置ごとの割り当て領
域を設けて、処理要求データを保存できるように
するのがよい。

以上により、CHEは、殆ど待ち合わせに会う
ことなく、チヤネル装置の処理要求をバツフアに
書き込むことができるようになり、処理効率が改
善される。又、CHCにおける処理スケジユール
の自由度が増大するので、CHCの処理効率も改
善できる可能性がある。

なお、第２バツフアは、チヤネル装置ごとの領
域を設ければ、比較的大容量になるが、このバツ
フアにはCHCのみがアクセスするので、アクセ
スを高速に維持することが比較的容易であり、前
記の多アクセス元の問題は生じない。

〔実施例〕

第１図は本発明の一実施例構成を示すブロツク
図である。図において、第２図と同じ構成部分
は、同一符号を付して示す。

本発明により、CHC２には、第２バツフアと
してバツフア１０を設ける。

チヤネル装置６から処理要求が発生すると、そ
のチヤネル装置６を接続するCHE５は、従来と
同様に、バツフア７に処理要求データを書き込
み、次いで割り込み要求線１１に割り込み要求信
号を発する。

CHC２は割り込み要求を受け付けると、バツ
フア７を検査し、有効な処理要求データが書き込
まれていれば、そのデータを読み出して、バツフ
ア１０の所定チヤネル装置領域へ書き込み、バツ
フア７には、有効データの無い、空き状態の表示
を設定する。

又、例えばバツフア１０上に各チヤネル装置６
ごとに１ビツトのフラグビツトを設け、上記処理
要求のチヤネル装置６に対応するフラグビツト
を、‘1'にセツトして、割り込み処理を終わる。

以上により、バツフア７は、処理要求データを
バツフア１０に転送する短時間のみ占有された
後、解放され、新たな処理要求データの書き込み
に使用可能になる。

CHC２は、上記のようにして割り込み処理を
終わると、適当な優先制御に従つて、優先度順に
処理を進め、チヤネル装置６の処理要求を扱う優
先順位になると、バツフア１０のフラグビツトを
検査し、フラグビツトが‘1'であれば、‘0'にリ
セツトした後、バツフア１０上にある、該当チヤ
ネル装置からの処理要求データを処理する。

〔発明の効果〕

以上の説明から明らかなように本発明によれ
ば、計算機のチヤネル系において、CHE及び
CHCの処理効率改善により、入出力処理性能を
向上するという、著しい工業的効果がある。

【図面の簡単な説明】

第１図は本発明一実施例構成のブロツク図、第
２図は従来の一構成例ブロツク図である。 図において、１は中央処理装置（CPU）、２は
チヤネル制御装置（CHC）、３は主記憶制御装置
（MCU）、４は主記憶装置（MSU）、５はチヤネ
ル処理装置（CHE）、６はチヤネル装置、７，１
０はバツフア、１１は割り込み要求線を示す。

Claims (1)

1. 【特許請求の範囲】 １ チヤネル制御装置、及び該チヤネル制御装置
   と接続し、１以上のチヤネル装置を制御する、１
   以上のチヤネル処理装置を有する計算機システム
   の、該チヤネル処理装置からチヤネル制御装置へ
   の処理要求に際し、 １以上の第１バツフアと、第２バツフアとを設
   け、 各第１バツフアは、各所定の１以上の該チヤネ
   ル処理装置に対応し、該チヤネル制御装置と当該
   １以上のチヤネル処理装置からアクセスされ、 第２バツフアは、該チヤネル制御装置のみから
   アクセスされ、 該チヤネル処理装置は、上記チヤネル制御装置
   が処理するデータを第１バツフアに書き込んで、
   割り込み要求を発行し、 該チヤネル制御装置は、該割り込み要求を受け
   付けた場合には、直ちに上記データを、該第１バ
   ツフアから第２バツフアへ転送して、該第１バツ
   フアを解放し、その後、該第２バツフア上で該デ
   ータを処理するように構成されていることを特徴
   とするチヤネル制御方式。