JPH10293742A - データ転送方法及び装置 - Google Patents
データ転送方法及び装置Info
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- JPH10293742A JPH10293742A JP10198897A JP10198897A JPH10293742A JP H10293742 A JPH10293742 A JP H10293742A JP 10198897 A JP10198897 A JP 10198897A JP 10198897 A JP10198897 A JP 10198897A JP H10293742 A JPH10293742 A JP H10293742A
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- dma
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Abstract
(57)【要約】
【課題】 異なるバス間でＤＭＡ転送を効率よく行う。
【解決手段】 第１のバス１１と第２のバス１２とは、
ＦＩＦＯ等のバッファメモリを有するバス中継器１３を
介して接続され、各バス１１、１２にはそれぞれＤＭＡ
（ダイレクトメモリアクセス）コントローラ２２、２７
が接続される。バス中継器１３は各ＤＭＡコントローラ
２２、２７にＤＭＡ要求を出すことができる。ＤＭＡコ
ントローラ２２は、バス１１上のデバイス２３やメモリ
２４からのデータをバス中継器１３内のバッファメモリ
にＤＭＡ転送し、ＤＭＡコントローラ２７はバス中継器
１３内のバッファメモリからバス１２上のデバイス２８
やメモリ２９にＤＭＡ転送する。同様に、ＤＭＡコント
ローラ２７、２２によりバス１２上のデータをバス中継
器１３内のバッファメモリを介してバス１１上にＤＭＡ
転送する。
ＦＩＦＯ等のバッファメモリを有するバス中継器１３を
介して接続され、各バス１１、１２にはそれぞれＤＭＡ
（ダイレクトメモリアクセス）コントローラ２２、２７
が接続される。バス中継器１３は各ＤＭＡコントローラ
２２、２７にＤＭＡ要求を出すことができる。ＤＭＡコ
ントローラ２２は、バス１１上のデバイス２３やメモリ
２４からのデータをバス中継器１３内のバッファメモリ
にＤＭＡ転送し、ＤＭＡコントローラ２７はバス中継器
１３内のバッファメモリからバス１２上のデバイス２８
やメモリ２９にＤＭＡ転送する。同様に、ＤＭＡコント
ローラ２７、２２によりバス１２上のデータをバス中継
器１３内のバッファメモリを介してバス１１上にＤＭＡ
転送する。
Description
【０００１】
【発明の属する技術分野】本発明は、２つの異なるバス
にそれぞれ接続されたデバイスやメモリの間でデータを
転送するためのデータ転送方法及び装置に関する。
にそれぞれ接続されたデバイスやメモリの間でデータを
転送するためのデータ転送方法及び装置に関する。
【０００２】
【従来の技術】従来において、メインバスとサブバスの
ような異なるバスをゲートウェイ等のバス中継器を介し
て接続し、メインバスに設けられたＤＭＡ（ダイレクト
メモリアクセス）コントローラによりこれらのバス間で
データのＤＭＡ転送を行うものが知られている。
ような異なるバスをゲートウェイ等のバス中継器を介し
て接続し、メインバスに設けられたＤＭＡ（ダイレクト
メモリアクセス）コントローラによりこれらのバス間で
データのＤＭＡ転送を行うものが知られている。
【０００３】例えば、図６に示すような構成において、
メインバス１０１とサブバス１０２とはそれぞれバスゲ
ートウェイ等のバス中継器１０３に接続されている。メ
インバス１０１には、ＣＰＵや各種インターフェース等
のデバイス１０４、ＤＭＡコントローラ（ＤＭＡＣ）１
０５が接続され、サブバス１０２には、デバイス１０
６、ＲＯＭ等のメモリ１０７が接続される。
メインバス１０１とサブバス１０２とはそれぞれバスゲ
ートウェイ等のバス中継器１０３に接続されている。メ
インバス１０１には、ＣＰＵや各種インターフェース等
のデバイス１０４、ＤＭＡコントローラ（ＤＭＡＣ）１
０５が接続され、サブバス１０２には、デバイス１０
６、ＲＯＭ等のメモリ１０７が接続される。
【０００４】この図６の例では、メインバス１０１上の
ＤＭＡコントローラ１０５がバス中継器１０３を介して
サブバス１０２も制御することにより、例えばデバイス
１０４とデバイス１０６との間のＤＭＡ転送を実現して
いる。このように、異なるバス１０１、１０２間であっ
ても、それぞれのバスのアクセス時間が同じ程度であれ
ば、無駄な待ち時間がなく、効率の良いデータ転送を行
うことができる。
ＤＭＡコントローラ１０５がバス中継器１０３を介して
サブバス１０２も制御することにより、例えばデバイス
１０４とデバイス１０６との間のＤＭＡ転送を実現して
いる。このように、異なるバス１０１、１０２間であっ
ても、それぞれのバスのアクセス時間が同じ程度であれ
ば、無駄な待ち時間がなく、効率の良いデータ転送を行
うことができる。
【０００５】
【発明が解決しようとする課題】ところで、１つのシス
テム内で異なるバスが共存する場合には、バス幅やデー
タアクセス速度が異なることが多く、例えば図６の例で
は、メインバス１０１が３２ビット幅で高速、サブバス
１０２が１６ビット幅で低速となっている。
テム内で異なるバスが共存する場合には、バス幅やデー
タアクセス速度が異なることが多く、例えば図６の例で
は、メインバス１０１が３２ビット幅で高速、サブバス
１０２が１６ビット幅で低速となっている。
【０００６】このように、バス幅やデータアクセス速度
が異なるバス間でＤＭＡ転送を行わせる場合には、高速
のバス、例えば図６のメインバス１０１上で無駄な待ち
時間を生じさせてしまうという欠点がある。
が異なるバス間でＤＭＡ転送を行わせる場合には、高速
のバス、例えば図６のメインバス１０１上で無駄な待ち
時間を生じさせてしまうという欠点がある。
【０００７】本発明は、このような実情に鑑みてなされ
たものであり、異なる２つのバス間でのデータ転送が、
無駄な待ち時間なく、効率よく行えるようなデータ転送
方法及び装置の提供を目的とする。
たものであり、異なる２つのバス間でのデータ転送が、
無駄な待ち時間なく、効率よく行えるようなデータ転送
方法及び装置の提供を目的とする。
【０００８】
【課題を解決するための手段】本発明は、上述した課題
を解決するために、互いに異なる第１のバスと第２のバ
ストの間をバッファメモリを介して接続し、第１のバス
に第１のＤＭＡ（ダイレクトメモリアクセス）制御手段
を、第２のバスに第２のＤＭＡ制御手段をそれぞれ接続
し、これらの第１、第２のＤＭＡ制御手段により、第１
のバスに接続されたメモリやデバイス等の回路手段と第
２のバスに接続されたメモリやデバイス等の回路手段と
の間のＤＭＡ転送を、上記バッファメモリを介して行わ
せることを特徴とする。
を解決するために、互いに異なる第１のバスと第２のバ
ストの間をバッファメモリを介して接続し、第１のバス
に第１のＤＭＡ（ダイレクトメモリアクセス）制御手段
を、第２のバスに第２のＤＭＡ制御手段をそれぞれ接続
し、これらの第１、第２のＤＭＡ制御手段により、第１
のバスに接続されたメモリやデバイス等の回路手段と第
２のバスに接続されたメモリやデバイス等の回路手段と
の間のＤＭＡ転送を、上記バッファメモリを介して行わ
せることを特徴とする。
【０００９】上記バッファメモリは、このバッファメモ
リのアクセス動作を制御するバッファ制御手段と共にバ
ス中継手段を構成し、このバッファ制御手段は、各バス
上の上記第１、第２のＤＭＡ制御手段に対してＤＭＡ要
求（DREQ）を出す機能を有することが挙げられる。
リのアクセス動作を制御するバッファ制御手段と共にバ
ス中継手段を構成し、このバッファ制御手段は、各バス
上の上記第１、第２のＤＭＡ制御手段に対してＤＭＡ要
求（DREQ）を出す機能を有することが挙げられる。
【００１０】また、上記第１、第２のＤＭＡ制御手段
は、上記バス中継手段のバッファメモリにアクセスする
複数のアクセスチャネルを管理する機能を有することが
好ましく、上記バッファ制御手段は、上記バッファメモ
リにアクセスする複数のＤＭＡチャネルを管理する機能
を有し、これらのＤＭＡチャネルに対応する複数種類の
ＤＭＡ要求を上記第１、第２のＤＭＡ制御手段に対して
出すことが好ましい。
は、上記バス中継手段のバッファメモリにアクセスする
複数のアクセスチャネルを管理する機能を有することが
好ましく、上記バッファ制御手段は、上記バッファメモ
リにアクセスする複数のＤＭＡチャネルを管理する機能
を有し、これらのＤＭＡチャネルに対応する複数種類の
ＤＭＡ要求を上記第１、第２のＤＭＡ制御手段に対して
出すことが好ましい。
【００１１】第１、第２のバス上の各ＤＭＡ制御手段に
より、各バス上のメモリやデバイスとバス中継手段のバ
ッファメモリとの間でＤＭＡ転送することにより、この
バッファメモリを介して、異なるバス上の各メモリやデ
バイスの間でのＤＭＡ転送が行える。
より、各バス上のメモリやデバイスとバス中継手段のバ
ッファメモリとの間でＤＭＡ転送することにより、この
バッファメモリを介して、異なるバス上の各メモリやデ
バイスの間でのＤＭＡ転送が行える。
【００１２】
【発明の実施の形態】以下、本発明に係る実施の形態に
ついて、図面を参照しながら説明する。図１は、本発明
に係る実施の形態となるデータ転送方法が適用されるシ
ステム構成をを示すブロック図である。
ついて、図面を参照しながら説明する。図１は、本発明
に係る実施の形態となるデータ転送方法が適用されるシ
ステム構成をを示すブロック図である。
【００１３】この図１において、第１のバス１１及び第
２のバス１２は、ＦＩＦＯ等のバッファメモリを用いて
成るバス中継器１３にそれぞれ接続され、このバス中継
器１３を介してバス１１、１２間で互いにデータの転送
を行うことができる。第１のバス１１には、ＣＰＵ２
１、ＤＭＡ（ダイレクトメモリアクセス）コントローラ
（ＤＭＡＣ）２２、デバイス２３、メモリ２４等が接続
されており、第２のバス１２には、ＣＰＵ２６、ＤＭＡ
コントローラ２７、デバイス２８、メモリ２９等が接続
されている。
２のバス１２は、ＦＩＦＯ等のバッファメモリを用いて
成るバス中継器１３にそれぞれ接続され、このバス中継
器１３を介してバス１１、１２間で互いにデータの転送
を行うことができる。第１のバス１１には、ＣＰＵ２
１、ＤＭＡ（ダイレクトメモリアクセス）コントローラ
（ＤＭＡＣ）２２、デバイス２３、メモリ２４等が接続
されており、第２のバス１２には、ＣＰＵ２６、ＤＭＡ
コントローラ２７、デバイス２８、メモリ２９等が接続
されている。
【００１４】デバイス２３はＤＭＡコントローラ２２に
対して、デバイス２８はＤＭＡコントローラ２７に対し
て、それぞれＤＭＡ要求を出すことができる。これらの
デバイス２３，２８としては、例えば、画像や音声のエ
ンコーダ、デコーダ、グラフィック処理のためのグラフ
ィックエンジン、画像処理や音声処理ＩＣ等、あるい
は、それぞれのインターフェースを介してのハードディ
スク装置、光磁気ディスク装置、フロッピィディスク装
置、ＣＤ−ＲＯＭ装置等の周辺機器を挙げることができ
る。バス中継器１３は、ＤＭＡコントローラ２２、２７
に対してそれぞれＤＭＡ要求を出すことができる。これ
らのＤＭＡ要求は、複数のＤＭＡチャネルの内のどのＤ
ＭＡチャネルかを指定することができる。
対して、デバイス２８はＤＭＡコントローラ２７に対し
て、それぞれＤＭＡ要求を出すことができる。これらの
デバイス２３，２８としては、例えば、画像や音声のエ
ンコーダ、デコーダ、グラフィック処理のためのグラフ
ィックエンジン、画像処理や音声処理ＩＣ等、あるい
は、それぞれのインターフェースを介してのハードディ
スク装置、光磁気ディスク装置、フロッピィディスク装
置、ＣＤ−ＲＯＭ装置等の周辺機器を挙げることができ
る。バス中継器１３は、ＤＭＡコントローラ２２、２７
に対してそれぞれＤＭＡ要求を出すことができる。これ
らのＤＭＡ要求は、複数のＤＭＡチャネルの内のどのＤ
ＭＡチャネルかを指定することができる。
【００１５】このような図１のシステムに用いられるバ
ス中継器１３の構成の一例を図２に示す。この図２にお
いて、上記図１の第１のバス１１はデータバス１１ａと
アドレス・制御バス１１ｂとに分けて、上記第２のバス
１２はデータバス１２ｂとアドレス・制御バス１２ｂと
に分けて示されている。バス中継器１３内には、第１の
バス１１のデータバス１１ａに接続される内部バス３１
と、第２のバス１２のデータバス１２ａに接続される内
部バス３２とが設けられ、これらの内部バス３１，３２
には、ＦＩＦＯ（First In First Out：先入れ先出し）
メモリ３３と、バッファ制御ユニット３４とがそれぞれ
接続されている。バッファ制御ユニット３４は、第１の
バス１１のアドレス・制御バス１１ｂ、及び第２のバス
１２のアドレス・制御バス１２ｂとも接続されている。
また、バッファ制御ユニット３４には、上記図１のＤＭ
Ａコントローラ２２，２７との間でＤＭＡ要求（DREQ）
やチャネル指定等を行うための制御信号ラインが接続さ
れている。
ス中継器１３の構成の一例を図２に示す。この図２にお
いて、上記図１の第１のバス１１はデータバス１１ａと
アドレス・制御バス１１ｂとに分けて、上記第２のバス
１２はデータバス１２ｂとアドレス・制御バス１２ｂと
に分けて示されている。バス中継器１３内には、第１の
バス１１のデータバス１１ａに接続される内部バス３１
と、第２のバス１２のデータバス１２ａに接続される内
部バス３２とが設けられ、これらの内部バス３１，３２
には、ＦＩＦＯ（First In First Out：先入れ先出し）
メモリ３３と、バッファ制御ユニット３４とがそれぞれ
接続されている。バッファ制御ユニット３４は、第１の
バス１１のアドレス・制御バス１１ｂ、及び第２のバス
１２のアドレス・制御バス１２ｂとも接続されている。
また、バッファ制御ユニット３４には、上記図１のＤＭ
Ａコントローラ２２，２７との間でＤＭＡ要求（DREQ）
やチャネル指定等を行うための制御信号ラインが接続さ
れている。
【００１６】この図２に示すバス中継器１３において、
ＦＩＦＯメモリ３３は、バッファの役割を果たすメモリ
であり、バッファ制御ユニット３４によって、アクセス
されるバス１１，１２、すなわちこれらに接続された内
部バス３１，３２に対してデータの入出力を制御され
る。バッファ制御ユニット３４は、ＦＩＦＯメモリ３３
のバスアクセス動作を制御すると共に、各バス１１，１
２のＤＭＡコントローラ２２，２７に対してＤＭＡ要求
（DREQ）を出し、その応答（ＤＭＡアクノリッジ：DAC
K）を受け取る。このＤＭＡ要求は、複数のＤＭＡチャ
ネルの１つを指定して出すことができる。ＤＭＡコント
ローラ２２，２７からのＤＭＡチャネル選択情報もこの
バッファ制御ユニット３４に送られる。
ＦＩＦＯメモリ３３は、バッファの役割を果たすメモリ
であり、バッファ制御ユニット３４によって、アクセス
されるバス１１，１２、すなわちこれらに接続された内
部バス３１，３２に対してデータの入出力を制御され
る。バッファ制御ユニット３４は、ＦＩＦＯメモリ３３
のバスアクセス動作を制御すると共に、各バス１１，１
２のＤＭＡコントローラ２２，２７に対してＤＭＡ要求
（DREQ）を出し、その応答（ＤＭＡアクノリッジ：DAC
K）を受け取る。このＤＭＡ要求は、複数のＤＭＡチャ
ネルの１つを指定して出すことができる。ＤＭＡコント
ローラ２２，２７からのＤＭＡチャネル選択情報もこの
バッファ制御ユニット３４に送られる。
【００１７】ところで、第１のバス１１と第２のバス１
２との間で、バス中継器１３を介してＤＭＡ転送を行う
場合には、ＤＭＡコントローラ２２及び２７のＤＭＡの
設定（例えばデータサイズ等）が矛盾なく対応している
必要がある。ＣＰＵ２１はＤＭＡコントローラ２２に対
して、またＣＰＵ２６はＤＭＡコントローラ２７に対し
て、それぞれのバス上のＤＭＡの設定を行う。
２との間で、バス中継器１３を介してＤＭＡ転送を行う
場合には、ＤＭＡコントローラ２２及び２７のＤＭＡの
設定（例えばデータサイズ等）が矛盾なく対応している
必要がある。ＣＰＵ２１はＤＭＡコントローラ２２に対
して、またＣＰＵ２６はＤＭＡコントローラ２７に対し
て、それぞれのバス上のＤＭＡの設定を行う。
【００１８】例えば、第１のバス１１のメモリ２４から
第２のバス１２のメモリ２８にＤＭＡによるデータ転送
を行う場合、第１のバス１１のＤＭＡコントローラ２２
にはメモリ２４からバス中継器１３へのＤＭＡについ
て、また第２のバス１２のＤＭＡコントローラ２７には
バス中継器１３からメモリ２９へのＤＭＡについて、そ
れぞれ同じデータサイズ（データ量）で対応するＤＭＡ
チャネルとなるように設定されることが必要である。こ
れらの設定がされた後の処理手順は、図３のようにな
る。
第２のバス１２のメモリ２８にＤＭＡによるデータ転送
を行う場合、第１のバス１１のＤＭＡコントローラ２２
にはメモリ２４からバス中継器１３へのＤＭＡについ
て、また第２のバス１２のＤＭＡコントローラ２７には
バス中継器１３からメモリ２９へのＤＭＡについて、そ
れぞれ同じデータサイズ（データ量）で対応するＤＭＡ
チャネルとなるように設定されることが必要である。こ
れらの設定がされた後の処理手順は、図３のようにな
る。
【００１９】この図３において、最初のステップＳ６１
で、バス中継器１３からＤＭＡコントローラ（ＤＭＡ
Ｃ）２２に対してＤＭＡ要求（DREQ）を行う。次のステ
ップＳ６２で、ＤＭＡコントローラ２２はＣＰＵ２１に
バス１１の使用権の要求（BREQ）を行ってバス使用権を
もらい、メモリ２４からバス中継器１３へのＤＭＡ転送
を行う。次のステップＳ６３では、バス中継器１３はＤ
ＭＡコントローラ２７に対してＤＭＡ要求（DREQ）を行
う。次のステップＳ６４では、ＤＭＡコントローラ２７
はＣＰＵ２６にバス１２の使用権の要求（BREQ）を行っ
てバス使用権をもらい、バス中継器１３からメモリ２９
へのＤＭＡ転送を行う。
で、バス中継器１３からＤＭＡコントローラ（ＤＭＡ
Ｃ）２２に対してＤＭＡ要求（DREQ）を行う。次のステ
ップＳ６２で、ＤＭＡコントローラ２２はＣＰＵ２１に
バス１１の使用権の要求（BREQ）を行ってバス使用権を
もらい、メモリ２４からバス中継器１３へのＤＭＡ転送
を行う。次のステップＳ６３では、バス中継器１３はＤ
ＭＡコントローラ２７に対してＤＭＡ要求（DREQ）を行
う。次のステップＳ６４では、ＤＭＡコントローラ２７
はＣＰＵ２６にバス１２の使用権の要求（BREQ）を行っ
てバス使用権をもらい、バス中継器１３からメモリ２９
へのＤＭＡ転送を行う。
【００２０】また、第２のバス１２上のデバイス２８か
ら第１のバス１１上のデバイス２３にデータをＤＭＡ転
送する場合には、ＤＭＡコントローラ２７にはデバイス
２８からバス中継器１３へのＤＭＡについて、またＤＭ
Ａコントローラ２２にはバス中継器１３からデバイス２
３へのＤＭＡについて、それぞれ同じデータサイズで対
応するＤＭＡチャネルとなるように設定されることが必
要である。これらの設定がされた後の処理手順は、図４
のようになる。
ら第１のバス１１上のデバイス２３にデータをＤＭＡ転
送する場合には、ＤＭＡコントローラ２７にはデバイス
２８からバス中継器１３へのＤＭＡについて、またＤＭ
Ａコントローラ２２にはバス中継器１３からデバイス２
３へのＤＭＡについて、それぞれ同じデータサイズで対
応するＤＭＡチャネルとなるように設定されることが必
要である。これらの設定がされた後の処理手順は、図４
のようになる。
【００２１】この図４の最初のステップＳ７１におい
て、第２のバス１２上のデバイス２８はＤＭＡコントロ
ーラ（ＤＭＡＣ）２７に対してＤＭＡ要求（DREQ）を行
う。次のステップＳ７２で、バス中継器１３はＤＭＡコ
ントローラ２７に対してＤＭＡ要求（DREQ）を行う。ス
テップＳ７３で、ＤＭＡコントローラ２７は、デバイス
２８及びバス中継器１３からの各ＤＭＡ要求を受けたこ
とに応じて、ＣＰＵ２６にバス１２の使用権の要求（BR
EQ）を行ってバス使用権をもらい、デバイス２８からバ
ス中継器１３へのＤＭＡ転送を行う。このとき、ＣＰＵ
２６がバス要求（BREQ）に応じてバスを開放したときの
応答をＤＭＡコントローラ２７に返し、ＤＭＡコントロ
ーラ２７はＤＭＡアクノリッジ（DACK）をバス中継器１
３等に返すことは、通常のＤＭＡ転送と同様である。次
のステップＳ７４で、バス中継器１３が第１のバス１１
上のＤＭＡコントローラ２２に対してＤＭＡ要求（DRE
Q）を行い、ステップＳ７５で、デバイス２３がＤＭＡ
コントローラ２２に対してＤＭＡ要求（DREQ）を行う。
次のステップＳ７６で、ＤＭＡコントローラ２２は、デ
バイス２３及びバス中継器１３からの各ＤＭＡ要求を受
けたことに応じて、ＣＰＵ２１にバス１１の使用権の要
求（BREQ）を行ってバス使用権をもらい、バス中継器１
３からデバイス２３へのＤＭＡ転送を行う。
て、第２のバス１２上のデバイス２８はＤＭＡコントロ
ーラ（ＤＭＡＣ）２７に対してＤＭＡ要求（DREQ）を行
う。次のステップＳ７２で、バス中継器１３はＤＭＡコ
ントローラ２７に対してＤＭＡ要求（DREQ）を行う。ス
テップＳ７３で、ＤＭＡコントローラ２７は、デバイス
２８及びバス中継器１３からの各ＤＭＡ要求を受けたこ
とに応じて、ＣＰＵ２６にバス１２の使用権の要求（BR
EQ）を行ってバス使用権をもらい、デバイス２８からバ
ス中継器１３へのＤＭＡ転送を行う。このとき、ＣＰＵ
２６がバス要求（BREQ）に応じてバスを開放したときの
応答をＤＭＡコントローラ２７に返し、ＤＭＡコントロ
ーラ２７はＤＭＡアクノリッジ（DACK）をバス中継器１
３等に返すことは、通常のＤＭＡ転送と同様である。次
のステップＳ７４で、バス中継器１３が第１のバス１１
上のＤＭＡコントローラ２２に対してＤＭＡ要求（DRE
Q）を行い、ステップＳ７５で、デバイス２３がＤＭＡ
コントローラ２２に対してＤＭＡ要求（DREQ）を行う。
次のステップＳ７６で、ＤＭＡコントローラ２２は、デ
バイス２３及びバス中継器１３からの各ＤＭＡ要求を受
けたことに応じて、ＣＰＵ２１にバス１１の使用権の要
求（BREQ）を行ってバス使用権をもらい、バス中継器１
３からデバイス２３へのＤＭＡ転送を行う。
【００２２】ここで、バス中継器１３のＦＩＦＯ等のメ
モリ容量は有限なので、それを超える大きさのデータを
転送する場合には、ＤＭＡコントローラ２２、２７に分
割転送の設定をして、上記ステップＳ６１からＳ６４ま
で、あるいはステップＳ７１からＳ７６までを繰り返せ
ばよい。この分割転送の際の１回の転送単位（ブロッ
ク）は、バス中継器１３のメモリ容量によって決まる。
モリ容量は有限なので、それを超える大きさのデータを
転送する場合には、ＤＭＡコントローラ２２、２７に分
割転送の設定をして、上記ステップＳ６１からＳ６４ま
で、あるいはステップＳ７１からＳ７６までを繰り返せ
ばよい。この分割転送の際の１回の転送単位（ブロッ
ク）は、バス中継器１３のメモリ容量によって決まる。
【００２３】ところで、一まとまりのＤＭＡ転送が終わ
ってから次のＤＭＡ転送を設定する場合には、単にバス
中継器が介在するのみでよいが、例えば上記図３に示す
ＤＭＡ転送と上記図４に示すＤＭＡ転送との両方を設定
しておき、条件が整ったものから、あるいは優先順位が
高いものから順次転送処理し、転送が行われたものに対
する次の処理を始める、というような効率のよいタスク
管理を行う場合には、バス中継器１３に複数のＤＭＡチ
ャネルを管理する機能を備えることが必要となる。
ってから次のＤＭＡ転送を設定する場合には、単にバス
中継器が介在するのみでよいが、例えば上記図３に示す
ＤＭＡ転送と上記図４に示すＤＭＡ転送との両方を設定
しておき、条件が整ったものから、あるいは優先順位が
高いものから順次転送処理し、転送が行われたものに対
する次の処理を始める、というような効率のよいタスク
管理を行う場合には、バス中継器１３に複数のＤＭＡチ
ャネルを管理する機能を備えることが必要となる。
【００２４】以下、例えば３チャネルのＤＭＡチャネル
管理機能を有するバス中継器１３を用いたＤＭＡ転送処
理について説明する。この場合の設定の一例を次の表１
に示す。この表１における各チャネルの優先順位は、Ch
２が優先、Ch１，Ch３が同等とする。この表１中の開始
アドレスの“０ｘ”は１６進数を表す。
管理機能を有するバス中継器１３を用いたＤＭＡ転送処
理について説明する。この場合の設定の一例を次の表１
に示す。この表１における各チャネルの優先順位は、Ch
２が優先、Ch１，Ch３が同等とする。この表１中の開始
アドレスの“０ｘ”は１６進数を表す。
【００２５】
【表１】
【００２６】この表１に示す設定の終了時の初期状態と
して、例えばデバイス２３、デバイス２８が共にＤＭＡ
要求を出しているものとする。このとき、バス中継器１
３はどのチャネルからでもＤＭＡ転送を始められること
から、先ず優先度の高い２番のチャネルCh２を選び、第
２のバス１２のＤＭＡコントローラ２７に対してチャネ
ルCh２のＤＭＡ要求（DREQ）を行い、ＤＭＡコントロー
ラ２７はデバイス２８からバス中継器１３に例えば６４
バイトのデータを転送する。この時点で例えばデバイス
２８からのＤＭＡ要求は取り下げられるものとする。
して、例えばデバイス２３、デバイス２８が共にＤＭＡ
要求を出しているものとする。このとき、バス中継器１
３はどのチャネルからでもＤＭＡ転送を始められること
から、先ず優先度の高い２番のチャネルCh２を選び、第
２のバス１２のＤＭＡコントローラ２７に対してチャネ
ルCh２のＤＭＡ要求（DREQ）を行い、ＤＭＡコントロー
ラ２７はデバイス２８からバス中継器１３に例えば６４
バイトのデータを転送する。この時点で例えばデバイス
２８からのＤＭＡ要求は取り下げられるものとする。
【００２７】次に、バス中継器１３から第１のバス１１
のＤＭＡコントローラ２２に対してチャネルCh２のＤＭ
Ａ要求（DREQ）を行い、ＤＭＡコントローラ２２はバス
中継器１３からメモリ２４の上記0x1000以下のアドレス
に対して６４バイトのデータ転送を行う。
のＤＭＡコントローラ２２に対してチャネルCh２のＤＭ
Ａ要求（DREQ）を行い、ＤＭＡコントローラ２２はバス
中継器１３からメモリ２４の上記0x1000以下のアドレス
に対して６４バイトのデータ転送を行う。
【００２８】この時点では、デバイス２８からのＤＭＡ
要求が消えているので、優先順位の高いチャネルCh２は
選択されない。チャネルCh１とCh３との優先順位は同等
で、過去の履歴があればいわゆるラウンドロビン方式で
順位決定が行われるが、最初であるのでチャネルCh１が
選ばれる。ここで、ラウンドロビン方式とは、ロータリ
ング式優先度制御方式ともいわれ、タイムシェアリング
処理において、利用者に一定時間間隔で実行の権利を与
える方式である。
要求が消えているので、優先順位の高いチャネルCh２は
選択されない。チャネルCh１とCh３との優先順位は同等
で、過去の履歴があればいわゆるラウンドロビン方式で
順位決定が行われるが、最初であるのでチャネルCh１が
選ばれる。ここで、ラウンドロビン方式とは、ロータリ
ング式優先度制御方式ともいわれ、タイムシェアリング
処理において、利用者に一定時間間隔で実行の権利を与
える方式である。
【００２９】このようにしてバス中継器１３は順次ＤＭ
Ａチャネルを選択し、例えば次の表２に示すような順序
でＤＭＡ転送処理を進めている。この表２においては、
第１のバス１１上のデバイス２３からＤＭＡコントロー
ラ２２へのＤＭＡ要求（DREQ）であるＳA と、バス中継
器１３からＤＭＡコントローラ２２へのＤＭＡ要求（DR
EQ）であるＳB とについて、これらのＤＭＡ要求ＳA ，
ＳB の状態と処理の順序とを示している。
Ａチャネルを選択し、例えば次の表２に示すような順序
でＤＭＡ転送処理を進めている。この表２においては、
第１のバス１１上のデバイス２３からＤＭＡコントロー
ラ２２へのＤＭＡ要求（DREQ）であるＳA と、バス中継
器１３からＤＭＡコントローラ２２へのＤＭＡ要求（DR
EQ）であるＳB とについて、これらのＤＭＡ要求ＳA ，
ＳB の状態と処理の順序とを示している。
【００３０】
【表２】
【００３１】この表２中の転送方向としては、バス中継
器１３、デバイス２３，２８、メモリ２４，２９の間を
それぞれの指示符号と矢印とで示している。また、各チ
ャネルのブロック番号（B_No）を、Bk１，Bk２，Bk３で
示している。さらに、ＤＭＡコントローラ２２，２７の
各チャネルの転送の終了については、END_n_m によりＤ
ＭＡコントローラｎのチャネルChｍの転送が終了したこ
とを示している。
器１３、デバイス２３，２８、メモリ２４，２９の間を
それぞれの指示符号と矢印とで示している。また、各チ
ャネルのブロック番号（B_No）を、Bk１，Bk２，Bk３で
示している。さらに、ＤＭＡコントローラ２２，２７の
各チャネルの転送の終了については、END_n_m によりＤ
ＭＡコントローラｎのチャネルChｍの転送が終了したこ
とを示している。
【００３２】ここで、ＤＭＡコントローラ２２，２７の
上述したチャネル以外のＤＭＡチャネルにそれぞれのバ
ス内の転送が設定されていれば、そのチャネルの優先順
位をＤＭＡコントローラ２２，２７が考慮してそれぞれ
のバス上でのＤＭＡの順番を決める。すなわち、バス中
継器１３を介したＤＭＡの優先順位だけバス中継器１３
で決められることになる。
上述したチャネル以外のＤＭＡチャネルにそれぞれのバ
ス内の転送が設定されていれば、そのチャネルの優先順
位をＤＭＡコントローラ２２，２７が考慮してそれぞれ
のバス上でのＤＭＡの順番を決める。すなわち、バス中
継器１３を介したＤＭＡの優先順位だけバス中継器１３
で決められることになる。
【００３３】なお、チャネルの数やそれぞれのバス上の
デバイスの構成等は上記の例に限定されない。また、優
先順位、チャネル選択の条件としては、種々の組み合わ
せがあり、プログラムによって変更、設定することもで
きる。
デバイスの構成等は上記の例に限定されない。また、優
先順位、チャネル選択の条件としては、種々の組み合わ
せがあり、プログラムによって変更、設定することもで
きる。
【００３４】上記表２の処理手順に従って、それぞれの
バス上でそれぞれのＤＭＡチャネルに設定された全ての
データ転送が終わったところでＤＭＡコントローラがＣ
ＰＵに割り込み要求を出すことによって、転送されたデ
ータを用いる処理の開始を促すことができ、プログラマ
は最初にＤＭＡ制御の設定をするだけでいわゆるマルチ
スレッドのきっかけを与えることができる。
バス上でそれぞれのＤＭＡチャネルに設定された全ての
データ転送が終わったところでＤＭＡコントローラがＣ
ＰＵに割り込み要求を出すことによって、転送されたデ
ータを用いる処理の開始を促すことができ、プログラマ
は最初にＤＭＡ制御の設定をするだけでいわゆるマルチ
スレッドのきっかけを与えることができる。
【００３５】従って、上述したような本発明の実施の形
態によれば、異なるバス間のＤＭＡを無駄な待ち時間を
発生させることなく行うことができる。また、複数のＤ
ＭＡチャネルを同時に動作可能にすることにより、ＣＰ
Ｕの処理を簡素化し、平易なプログラミングと少ないオ
ーバーヘッドを実現できる。また、バス間の中継器のバ
ッファを効率よく活用することができる。さらに、マル
チスレッドのプログラムを簡単に書くことができる。
態によれば、異なるバス間のＤＭＡを無駄な待ち時間を
発生させることなく行うことができる。また、複数のＤ
ＭＡチャネルを同時に動作可能にすることにより、ＣＰ
Ｕの処理を簡素化し、平易なプログラミングと少ないオ
ーバーヘッドを実現できる。また、バス間の中継器のバ
ッファを効率よく活用することができる。さらに、マル
チスレッドのプログラムを簡単に書くことができる。
【００３６】次に、図５は、本発明の実施の形態が適用
されるシステムの一例を示し、このシステムにおいて
は、高速の画像処理を行うためのメインバス１１１と、
ＣＤ−ＲＯＭドライブ等の低速な周辺デバイスが接続さ
れるサブバス１１２とを、ＦＩＦＯ等のバッファメモリ
を有するバス中継器１１３を介して接続している。
されるシステムの一例を示し、このシステムにおいて
は、高速の画像処理を行うためのメインバス１１１と、
ＣＤ−ＲＯＭドライブ等の低速な周辺デバイスが接続さ
れるサブバス１１２とを、ＦＩＦＯ等のバッファメモリ
を有するバス中継器１１３を介して接続している。
【００３７】すなわち、図５において、高速のメインバ
ス１１１には、メインＣＰＵ１２１と、ＤＭＡコントロ
ーラ１２２と、高速画像処理のためのグラフィックエン
ジン１２３と、メインメモリ１２４とが接続され、比較
的低速のサブバス１２２には、サブＣＰＵ１２６と、Ｄ
ＭＡコントローラ１２７と、ＣＤ−ＲＯＭ等のデータ記
録媒体１２８と、サブメモリ１２９とが接続されてい
る。これらのメインバス１１１とサブバス１１２とは、
上述したようなＦＩＦＯ等のバッファメモリを有するバ
ス中継器１１３を介して接続され、このバス中継器１１
３は、ＤＭＡコントローラ１２２、１２７に複数のＤＭ
Ａチャネルに対応する複数種類のＤＭＡ要求、例えば３
種類のＤＭＡ要求を出すことができる。このバス中継器
１１３の具体的な構成及び動作は、上記図１〜図４と共
に説明した実施の形態のバス中継器１３と同様とすれば
よいため、説明を省略する。
ス１１１には、メインＣＰＵ１２１と、ＤＭＡコントロ
ーラ１２２と、高速画像処理のためのグラフィックエン
ジン１２３と、メインメモリ１２４とが接続され、比較
的低速のサブバス１２２には、サブＣＰＵ１２６と、Ｄ
ＭＡコントローラ１２７と、ＣＤ−ＲＯＭ等のデータ記
録媒体１２８と、サブメモリ１２９とが接続されてい
る。これらのメインバス１１１とサブバス１１２とは、
上述したようなＦＩＦＯ等のバッファメモリを有するバ
ス中継器１１３を介して接続され、このバス中継器１１
３は、ＤＭＡコントローラ１２２、１２７に複数のＤＭ
Ａチャネルに対応する複数種類のＤＭＡ要求、例えば３
種類のＤＭＡ要求を出すことができる。このバス中継器
１１３の具体的な構成及び動作は、上記図１〜図４と共
に説明した実施の形態のバス中継器１３と同様とすれば
よいため、説明を省略する。
【００３８】このように、高速バスと低速バスとの間で
ＤＭＡ転送する場合に、高速バス上で無駄な待ち時間を
生じさせることなくデータ転送が行え、ＣＰＵの処理を
簡素化できる。
ＤＭＡ転送する場合に、高速バス上で無駄な待ち時間を
生じさせることなくデータ転送が行え、ＣＰＵの処理を
簡素化できる。
【００３９】なお、本発明は上記実施の形態のみに限定
されるものではなく、例えば、上記実施の形態では、第
１のバスと第２のバスとの間で双方向のＤＭＡ転送を行
う例について説明したが、第１のバスから第２のバスへ
のＤＭＡ転送のみ、あるいは第２のバスから第１のバス
へのＤＭＡ転送のみを行う場合にも本発明を適用でき
る。また、ＤＭＡチャネル数、各バスに接続される回路
等は実施の形態に限定されないことは勿論である。
されるものではなく、例えば、上記実施の形態では、第
１のバスと第２のバスとの間で双方向のＤＭＡ転送を行
う例について説明したが、第１のバスから第２のバスへ
のＤＭＡ転送のみ、あるいは第２のバスから第１のバス
へのＤＭＡ転送のみを行う場合にも本発明を適用でき
る。また、ＤＭＡチャネル数、各バスに接続される回路
等は実施の形態に限定されないことは勿論である。
【００４０】
【発明の効果】以上の説明から明らかなように、本発明
によれば、第１のバスに接続された第１のダイレクトメ
モリアクセス制御手段により、上記第１のバスに接続さ
れた少なくともデータ供給機能を有する回路手段からの
データをバス中継手段内のバッファメモリに転送し、第
２のバスに接続された第２のダイレクトメモリアクセス
制御手段により、上記バス中継手段内のバッファメモリ
から上記第２のバスに接続された少なくともデータ受取
機能を有する回路手段に転送することにより、異なるバ
ス間のデータ転送を、高速バス上での無駄な待ち時間等
を生じさせることなく行うことができる。これは第２の
バスから第１のバスへのデータ転送の場合も同様であ
る。
によれば、第１のバスに接続された第１のダイレクトメ
モリアクセス制御手段により、上記第１のバスに接続さ
れた少なくともデータ供給機能を有する回路手段からの
データをバス中継手段内のバッファメモリに転送し、第
２のバスに接続された第２のダイレクトメモリアクセス
制御手段により、上記バス中継手段内のバッファメモリ
から上記第２のバスに接続された少なくともデータ受取
機能を有する回路手段に転送することにより、異なるバ
ス間のデータ転送を、高速バス上での無駄な待ち時間等
を生じさせることなく行うことができる。これは第２の
バスから第１のバスへのデータ転送の場合も同様であ
る。
【００４１】また、上記バス中継手段には、バッファメ
モリと、このバッファメモリの動作を制御するバッファ
制御手段とを設け、このバッファ制御手段は、上記バッ
ファメモリにアクセスする複数のアクセスチャネルを管
理する機能を有し、これらのアクセスチャネルに対応す
る複数種類のダイレクトメモリアクセス要求を上記第
１、第２のダイレクトメモリアクセス制御手段に対して
出すことにより、各バスに接続されるＣＰＵの処理を簡
素化して平易なプログラミングと少ないオーバーヘッド
を実現でき、バス間のバッファを効率よく活用すること
ができ、マルチスレッドのプログラムを簡単に書くこと
を可能とすることができる。
モリと、このバッファメモリの動作を制御するバッファ
制御手段とを設け、このバッファ制御手段は、上記バッ
ファメモリにアクセスする複数のアクセスチャネルを管
理する機能を有し、これらのアクセスチャネルに対応す
る複数種類のダイレクトメモリアクセス要求を上記第
１、第２のダイレクトメモリアクセス制御手段に対して
出すことにより、各バスに接続されるＣＰＵの処理を簡
素化して平易なプログラミングと少ないオーバーヘッド
を実現でき、バス間のバッファを効率よく活用すること
ができ、マルチスレッドのプログラムを簡単に書くこと
を可能とすることができる。
【図１】本発明の実施の形態の概略構成を示すブロック
図である。
図である。
【図２】本発明の実施の形態に用いられるバス中継器の
内部構成の一例を示すブロック図である。
内部構成の一例を示すブロック図である。
【図３】本発明の実施の形態の動作の一例を説明するた
めのフローチャートである。
めのフローチャートである。
【図４】本発明の実施の形態の動作の他の例を説明する
ためのフローチャートである。
ためのフローチャートである。
【図５】本発明の実施の形態が適用されたシステムの一
例を示すブロック図である。
例を示すブロック図である。
【図６】２バスを用いるシステムの従来例を示すブロッ
ク図である。
ク図である。
１１ 第１のバス、 １２ 第２のバス、 １３ バス
中継器、 ２１，２６ＣＰＵ、 ２２，２７ ＤＭＡコ
ントローラ、 ２３，２８ デバイス、 ２４，２９
メモリ
中継器、 ２１，２６ＣＰＵ、 ２２，２７ ＤＭＡコ
ントローラ、 ２３，２８ デバイス、 ２４，２９
メモリ
Claims (8)
- 【請求項１】 互いに異なる第１のバスと第２のバスと
をバッファメモリを有するバス中継手段を介して接続
し、 上記第１のバスに接続された第１のダイレクトメモリア
クセス制御手段により、上記第１のバスに接続された少
なくともデータ供給機能を有する手段からのデータを上
記バス中継手段内のバッファメモリに転送し、 上記第２のバスに接続された第２のダイレクトメモリア
クセス制御手段により、上記バス中継手段内のバッファ
メモリから上記第２のバスに接続された少なくともデー
タ受取機能を有する手段に転送することを特徴とするデ
ータ転送方法。 - 【請求項２】 上記第２のバスから上記第１のバスへの
データ転送を、上記バス中継手段のバッファメモリを介
して行うことを特徴とする請求項１記載のデータ転送方
法。 - 【請求項３】 上記第１、第２のダイレクトメモリアク
セス制御手段は、上記バス中継手段のバッファメモリに
アクセスする複数のアクセスチャネルを管理する機能を
有することを特徴とする請求項１記載のデータ転送方
法。 - 【請求項４】 上記バス中継手段は、バッファメモリ
と、このバッファメモリの動作を制御するバッファ制御
手段とを有し、このバッファ制御手段は、上記第１のバ
ス上の第１のダイレクトメモリアクセス制御手段及び上
記第２のバス上の第２のダイレクトメモリアクセス制御
手段に対してダイレクトメモリアクセス要求を出す機能
を有することを特徴とする請求項１記載のデータ転送方
法。 - 【請求項５】 上記バッファ制御手段は、上記バッファ
メモリにアクセスする複数のアクセスチャネルを管理す
る機能を有し、これらのアクセスチャネルに対応する複
数種類のダイレクトメモリアクセス要求を上記第１、第
２のダイレクトメモリアクセス制御手段に対して出すこ
とを特徴とする請求項４記載のデータ転送方法。 - 【請求項６】 第１のバス及び第２のバスと、 これらの第１のバス及び第２のバスにそれぞれ接続され
たバッファメモリを有するバス中継手段と、 上記第１のバスに接続された第１のダイレクトメモリア
クセス制御手段と、 上記第１のバスに接続された少なくともデータ供給機能
を有する第１の回路手段と、 上記第２のバスに接続された第２のダイレクトメモリア
クセス制御手段と、 上記第２のバスに接続された少なくともデータ受取機能
を有する第２の回路手段とを有し、 上記第１のバス上の第１のダイレクトメモリアクセス制
御手段により上記第１の回路手段からのデータを上記バ
ス中継手段内のバッファメモリに転送し、上記第２のバ
ス上の第２のダイレクトメモリアクセス制御手段により
上記バス中継手段内のバッファメモリから上記第２の回
路手段に転送することを特徴とするデータ転送装置。 - 【請求項７】 上記第２のバスから上記第１のバスへの
データ転送を、上記バス中継手段のバッファメモリを介
して行うことを特徴とする請求項６記載のデータ転送装
置。 - 【請求項８】 上記バス中継手段は、バッファメモリ
と、このバッファメモリの動作を制御するバッファ制御
手段とを有し、このバッファ制御手段は、上記第１のバ
ス上の第１のダイレクトメモリアクセス制御手段及び上
記第２のバス上の第２のダイレクトメモリアクセス制御
手段に対してダイレクトメモリアクセス要求を出す機能
を有することを特徴とする請求項６記載のデータ転送装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10198897A JP3678537B2 (ja) | 1997-04-18 | 1997-04-18 | データ転送方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10198897A JP3678537B2 (ja) | 1997-04-18 | 1997-04-18 | データ転送方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10293742A true JPH10293742A (ja) | 1998-11-04 |
| JP3678537B2 JP3678537B2 (ja) | 2005-08-03 |
Family
ID=14315229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10198897A Expired - Fee Related JP3678537B2 (ja) | 1997-04-18 | 1997-04-18 | データ転送方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3678537B2 (ja) |
-
1997
- 1997-04-18 JP JP10198897A patent/JP3678537B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3678537B2 (ja) | 2005-08-03 |
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| Date | Code | Title | Description |
|---|---|---|---|
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
|
| A521 | Written amendment |
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|
| A521 | Written amendment |
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