JPH03156562A - バス間アダプタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、データをあるプロセッサから他のプロセッサ
へ、及びその逆に転送できるように、２つの異なるデー
タ・プロセッサを互いに結合するためのバス間アダプタ
に関する。本発明は、２つのデータ・プロセッサが実質
的に異なる２つのコンピュータ・アーキテクチャに従っ
て構築されている場合に特に有用である。

Ｂ、従来の技術及び解決すべき課題 ２つのデータ・プロセッサ間のデータ・インタフェース
では、一方のプロセッサから他方のプロセッサへの、及
びその逆のデータの流れを緩衝記憶するためにバッファ
記憶機構を利用することが知られている。転送されるデ
ータのブロックは、１つのプロセッサから移動されて、
バッファ記憶機構に記憶される。そのあとで、このデー
タ・ブロックは、バッファ記憶機構から読み出され、第
２のデータ・プロセッサに転送される。バッファ記憶機
構との間のこれらの転送は同時に行なうことができない
。というのは、すべての到着データは、バッファを空け
るプロセスが開始される前に、バッファ記憶機構内に存
在していなければならないからである。このバッファ記
憶技法を利用するプロセッサ間データ転送は、しばしば
、「記憶後転送」法、または「メイルボックス」法と呼
ばれている。

既知のこれら諸方法は一般的には満足できるものである
が、なお改良の余地がある。具体的には、２つのプロセ
ッサ間でより高速のデータ転送速度を可能にするプロセ
ッサ間インタフェースを提供することが望ましい。さら
に、多数の独立したプロセッサ間動作を並行して行なう
ことのできる新しい改良されたインタフェース機構を提
供することが望まれる。

Ｃ１発明の概要及び課題を解決するための手段本発明に
よれば、一方のプロセッサから他方のプロセッサヘノ１
ツセージ及びデータが高速かつ効率的に転送できるよう
に、第１データ・プロセッサの入出力バスを第２データ
・プロセッサの入出力バスに結合するための新しい改良
されたバス・アダプタが提供される。このバス間アダプ
タは、あるプロセッサから別のプロセッサへデータをパ
スする間に、そのデータを一時的に記憶するためのバッ
ファ記憶機構を含む。多数の独立したデータ・バッファ
区域がバッファ記憶機構内で確立して、多数の独立した
プロセッサ間の記憶動作が互いに並行して行なえるよう
にする制御機構が設けられる。これらの転送動作は、同
一方向である必要はない。第１プロセツサから第２プロ
セツサにデータを移動させるものもあれば、逆方向にデ
ータを移動させるものもある。この多重バッファ技法に
より、データ転送のフレキシビリティが増し、異なるタ
イプのデータ供給源をプロセッサの一方または両方と関
連させることができるようになる。

この新しいバス間アダプタのもう１つの特徴は、独立し
ているが並行な複数の転送動作のうちの異なる動作に、
異なる量のサービス時間を割り振ることができる機構を
設けることである。これによって、優先順位のより高い
転送動作が、優先順位のより低い転送動作より高速で処
理されるようになる。

この新しい改良されたバス間アダプタはまた、特定のバ
ッファ記憶域に対するすべての着信データをそのバッフ
ァが受け取る前に、そのバッファ記憶域からのデータ検
索を開始できるようにする機構を含む。これは、この特
定のバッファ記憶域へのデータ転送とそこからのデータ
転送をオーバラップさせるものである。これによって、
あるプロセッサから別のプロセッサへデータを転送でき
る速度が増大する。

本発明に従って構築されたプロセッサ間インタフェース
・アダプタは、２つのプロセッサ及びそれらの入出力バ
スが、２つの実質的に異なり、かつ基本的に互換性のな
いコンピュータ・アーキテクチャに従って構築されてい
る場合に、特に有用である。

本発明ならびにその他の利点及び特徴をより良く理解す
るためには、以下の説明を添付の図面と共に参照された
い。本発明の範囲は、頭記の特許請求の範囲に記載しで
ある。

Ｄ、実施例 第１図に、第１データ・プロセッサ２１の入出力バスを
第２データ・プロセッサ２２の入出力バスに結合するた
めのバス間アダプタ２０を示す。

第１データ・プロセッサ２１は、たとえば、１８Ｍシス
テム／３７０型プロセツサである。システム／３７０プ
ロセツサによって提供されるアーキテクチャ及び計算機
機能の詳細な説明は、技術マニュアルｒＩＢＭシステム
／３７０解説ＩＦＪ（ＩＢＭ　Ｓｙｓｔｅｍ／３７０　
Ｐｒ１ｎｃｉｐｌｅｓ　ｏｆ　０ｐｅｒａｔｉｏｎ）、
第１１版（１９８７年９月）、インターナショナル・ビ
ジネス・マシーンズ・コーポレーシｅン（ＩＢＭ）（１
１ニユーヨーク州アーモンク）発行、ＩＢＭ資料番号Ｇ
Ａ２２−７０００に記載されている。第２データ・プロ
セッサ２２は、たとえば、ＩＢＭｒパーソナル・システ
ム／２　（ＰＳ／２）８０型」プロセッサである。この
プロセッサは、技術文書「パーソナル・システム７２８
０型技術解説書Ｊ　　（Ｐｅｒｓｏｎａｌ　Ｓｙｓｔｅ
ｍ／２　Ｍｏｄｅｌ　８０Ｔｅｃｈｎｉｃａｌ　Ｒｅｆ
ｅｒｅｎｃｅ）　、Ｉ　ＢＭ発行、ＩＢＭ資料番号第５
６８Ｘ−２２５ｆ３に記載されている。

システム／３７０プロセツサ２１用の入出力バスは、多
重線アドレス／データ・バス２３及び多重線制御バス２
４を含む。システム／３７０記憶装置２５が、システム
／３７０プロセツサ２１に接続される。

パーソナル・システム／２　（ＰＳ／２）　プロセッサ
２２用の入出力バスは、多重線データ・バス２６、多重
線アドレス・バス２７、及び多重線制御バス２８を含む
。ＰＳ／２記憶装置２９が、この入出力バスに接続され
る。各種の周辺装置または入出力装置もまた、２８７２
人出力バス２６〜２８に結合される。たとえば、第１及
び第２人出力アダプタ３０及び３１が、このＰＳ／２バ
ス２６〜２８に結合される。入出力装置３２及び３３が
、それぞれ入出力アダプタ３０及び３１に結合される。

バス間アダプタ２０は、バッファ記憶機構３４を含む。

バッファ記憶機構３４は、データ・プロセッサ２１及び
２２の一方から供給されたデータを記憶し、そのデータ
をデータ・プロセッサ２１及び２２の他方に転送するた
めのものである。ＰＳ／２プロセッサ２２からバッファ
記憶機構３４へのデータ・フロー経路は、ＰＳ／２デー
タ・バス２６、双方向ドライバ３５、及びバッファ・デ
ータ・バス３６を通る。バッファ記憶機構３４とシステ
ム／３７０プロセツサ２１の間のデータ転送経路は、バ
ッフトデータ・バス３６、双方向ドラ不バ３７、双方向
アドレス／データ・レジスタ３８、及びシステム／３７
０アドレス／データ・バス２３によって提供される。こ
れらのデータ・フロー経路は、いずれも本質的に双方向
性である。

データ及びメツセージは、システム／３７０プロセツサ
２１からバッファ記憶機構３４へ、またはその逆方向へ
流れることができる。同様に、データ及びメツセージは
、ＰＳ／２プロセッサ２２からバッファ記憶機構３４へ
、またはその逆方向へ流れることができる。

データまたはメツセージは、システム／３７０プロセツ
サ２１からＰＳ／２プロセッサ２２へ、またはその逆方
向へ直接流れることはできない。

すべてのデータ及びすべてのメツセージは、まず、バッ
ファ記憶機構３４内に記憶し、その後で、読み出して、
第２プロセツサに供給しなければならない。２組の双方
向ドライバ３５及び３７が同時に両方とも活動状態にな
ることはない。双方向ドライバ３５が、データ転送のた
めにオンになった場合は、双方向ドライバ３７はオフに
なり、前者がオフになった場合は、後者はオンになる。

バッファ記憶機構３４を仲介者として使用する１つの理
由は、システム／３７０人出力バス２３及び２４が、Ｐ
Ｓ／２人出力バス２６〜２８とはかなり異なったアーキ
テクチャをもつことである。

両方の入出力バスは、異なる数のデータ線、異なる動作
サイクル要件などをもつ。したがって、データを次のデ
ータ・プロセッサに送出する前に、データを再形式化ま
たは再編成する必要がある。

バス間アダプタ２０はまた、アダプタ２０内の他の機構
の動作を制御するためのアダプタ制御機構３９をも含む
。アダプタ制御機構３９は、たとえば、アドレッシング
及びバッファ記憶機構３４の読取り／書込み（Ｒ／Ｗ）
状態を制御する。アダプタ制御機構３９はまた、双方向
ドライバ３５と３６、及びアドレス／データ・レジスタ
３８の動作状態及び流れの方向を制御する。アダプタ制
御機構３９は、システム／３７０プロセツサ２１から制
御バス２４を介して、またＰＳ／２プロセッサ２２から
その制御バス２８を介して当該の制御信号を受け取る。

アダプタ制御機構はまた、ＰＳ／２プロセッサ２２から
そのアドレス・バス２７を介してアドレス情報を受け取
る。

第２図に、バッファ記憶機構３４用の記憶マツプを示す
。バッファ記憶機構３４は、アドレス可能なデータ（デ
ータ・ワード）の行に編成され、各行は４バイトを含ん
でいる。最低アドレス（ゼロ）は、マツプの上端にあり
、最高アドレスはマツプの下端にある。バッファ記憶機
構３４の最低アドレス範囲は、１組の比較的小さい制御
ブロック４０〜４５専用である。各制御ブロック区域は
、２．３行または２．３ワードの記憶容量をもつ。

バッファ記憶機構３４の残りの部分は、転送されるデー
タを一時的に記憶するための比較的大きなデータ・バッ
ファ区域４６から構成される。このデータ・バッファ区
域４６は、たとえば３２キロバイト（８，０００ワード
）の容量をもつことができる。

この実施例では、「ダウン」という言葉は、システム／
３７０プロセツサ２工からＰＳ／２プロセッサへ移動す
るデータまたはメツセージの全体的移動方向を表すため
に使用する。「アップ」という言葉は、ＰＳ／２プロセ
ッサ２２からシステム／３７０プロセツサ２１へ転送さ
れるデータ及びメツセージの全体的移動方向を指すため
に使用する。ダウン・メツセージ制御ブロック４０及び
アップ・メツセージ制御ブロック４１は、メツセージを
、それぞれダウン方向またはアップ方向のみに移動させ
る。データ転送制御ブロック（ＤＴＣＢ）４２〜４４は
それぞれ、本質的に双方向性であり、それぞれダウン方
向またはアップ方向のどちらかのデータ移動を制御する
ことができる。

第３図、第４図、第５図はそれぞれ、制御プロ。

り４０．４１．４２にロードできる情報の形式またはレ
イアウトを示す。図かられかるように、これらの制御ブ
ロック区域の一部の部分は使用されていない、より正確
には使用すべく定義されていない。また、（ラベルの存
在により）使用すべく定義されている区域も、必ずしも
すべての場合に常に使用されるとはかぎらない。残りの
データ転送制御ブロック４３〜４５もそれぞれ、第１デ
ータ転送制御ブロツク４２に対して第５図で示したもの
と同じ形式をもつ。

様々なデータ転送制御ブロック４２〜４５は、第２図の
大きなデータ・バッファ区域４６内０別々の独立したデ
ータ・バッファ区域を確立し管理するために使用される
。これがどう行なわれるかを、最初の２つのデータ転送
制御ブロック４２及び４３の場合について第６図に示す
。図かられかるように、第１データ転送制御ブロツク４
２は、第１データ・バッファ区域４８を確立し、第２デ
ータ転送制御ブロツク４３は、別の異なるデータ・バッ
ファ区域４９を確立する。第１データ・バッファ区域４
８の開始アドレスは、第１データ転送制御ブロツク４２
の最終ワードの最初の２バイトに含まれるデータ・バッ
ファ開始アドレスによって定義される。第１データ・バ
ッファ区域４８の終了アドレスは、制御ブロック４２の
最終ワードの最後の２バイトに含まれるデータ・バッフ
ァ終了アドレスによって定義される。同様に、第２デー
タ転送制御ブロツク４３内の開始アドレス値及び終了ア
ドレス値は、第２データ・バッファ区域４９の開始アド
レス及び終了アドレスを定義する。

様々なデータ転送制御ブロックによって定義される別々
のデータ・バッファは、別々の独立したプロセッサ間デ
ータ転送動作に使用することができる。すなわち、たと
えば第１データ・バッファを使って、システム／３７０
プロセツサ２１からＰＳ／２人出力バス２６〜２８に結
合されたプリンタに印刷データを転送することができる
。同時に、第２データ・バッファ４９を使って、ＰＳ／
２人出力バス２６〜２８に結合されたディスク記憶装置
からシステム／３７０プロセツサ２１ヘデータを転送し
、その記憶装置２５内に記憶することができる。後でわ
かるように、これら２つの異なるデータ転送動作は、並
行して実行することができる。

４つのＤＴＣＢ定義データ・バッファを所与のいずれか
の期間に、すべて使用する必要はないことに留意された
い。言い換えると、所与のいずれかの期間に、１つまた
は複数のデータ転送制御ブロックが使用されていす、宵
効な情報を含まなくてもよい。所与のいずれかのデータ
転送制御ブロックが使用中でない時は、そのブロックに
関連するデータ・バッファ区域を実際にもたないことに
なる。あるデータ転送制御ブロックを使用すべく最初に
初期設定する時、データ・バッファ区域４６全体の未使
用部分にデータ・バッファ区域を設けることができる。

そのサイズは、妥当な範囲内、すなわちデータ・バッフ
ァ４６全体のその時の未開振り部分によって許される範
囲内であればよい。

このように、この多重データ転送バッファ構成は、本質
的にまったくフレキシブルである。また、本発明は、４
つのデータ転送バッファのみの使用に限定されるもので
はない。杖況に応じて、より多数のまたはより少数のデ
ータ転送バッファを使用することができる。

第２図に示したダウン・メツセージ制御ブロック４０及
びアップ・メツセージ制御ブロック４１は、大きなデー
タ・バッファ区域４６内にデータ・バッファ区域を確立
しない。転送すべき情報は、ダウン・メツセージ制御ブ
ロックまたはアップ・メツセージ制御ブロック自体の中
に含まれる。必要のある場合には、ダウン・メツセージ
制御ブロック及びアップ・メツセージ制御ブロックを定
義し直して、１つまたは複数の追加ワードを含めること
ができる。

第１図のバス間アダプタ２０のアダプタ制御機構３９は
、メツセージ及びデータ転送動作の異なるフェーズを個
別に制御するための、５個１組のハードワイヤ接続した
シーケンサを含む。これらのシーケンサを、第７図に示
す。主シーケンサ５０は、アップ・メツセージ・シーケ
ンサ５１、ダウン・メツセージ・シーケンサ５２、及び
システム／３７０データ転送シーケンサ５３の３つのシ
ーケンサのうちのどの１つを所与の瞬間に動作させるか
を選択する。これら３つのシーケンサ５１．５２．５３
のうちの１つだけが所与の瞬間に動作可能になることが
できる。

動作可能になると、アップ・メツセージ・シーケンサ５
１は、バッファ記憶機構３４、双方向ドライバ３７、及
び双方向アドレス／データ・レジスタ３８を制御して、
アップ・メツセージ制御ブロック４１をバッファ記憶機
構３４からシステム／３７０プロセツサ２１に転送させ
るように動作する。他方、ダウン・メツセージ・シーケ
ンサ５２は、動作可能になると、ダウン・メツセージ（
ダウン・メツセージ制御ブロック４０内に含まれる情報
）をシステム／３７０プロセツサ２１から記憶バッファ
３４内のダウン・メツセージ制御ブロックへ転送するよ
うに動作する。活動状態になると、システム／３７０デ
ータ転送シーケンサ５３は、データのパケットをバッフ
ァ記憶機構３４からシステム／３７０プロセツサ２１に
またはその逆方向に転送するように動作する。このよう
なデータ・パケットは、大きなデータ・バッファ区域４
６から読み取られ、またはそこに書き込まれる。

シーケンサ５１〜５３はそれぞれ、通常、システム／３
７０バス・シーケンサ５４及びバッファ・シーケンサ５
５と協同して動作する。システム／３７０バス・シーケ
ンサ５４は、双方向アドレス／データ・レジスタ３８を
通る流れの方向、及び双方向アドレス／データ・レジス
タ３８へのデータのロードを制御する。システム／３７
０バス・シーケンサ５４はまた、システム／３７０プロ
セツサ２１との信号転送初期接続手順を行ない、アドレ
ス／データ・バス２３がバッファ・データ・バス３６と
異なる本数の線をもつ場合に必要な多重化と多重化解除
を制御する。

バッファ・シーケンサ５５は、双方向ドライバ３５及び
３７の選択的活動化及び流れの方向を制御する。バッフ
トシーケンサ５５は、ＰＳ／２データ・フロー経路とシ
ステム／３７０データ・フロー経路の間でのバッファ・
データ・バス３６のトグルを制御する。バッファ・シー
ケンサ５５はまた、バッファ記憶機構３４に対するアド
レス・ソース及び読取り／書込み制御ソースを選択する
。

主シーケンサ５０は、アップ・メツセージ・シーケンサ
５１、ダウン・メツセージ・シーケンサ５２、及びシス
テム／３７０データ転送シーケンサ５３の１つをある瞬
間に選択的に活動状態にする。

主シーケンサ５０は、シーケンサ５１〜５３のそれぞれ
をどれだけの頻度でどれだけの時間活動状態にするかを
決定する割振り機構をもたらす。この実施例で使用され
る割振りアルゴリズムは、データ転送リピート・カウン
タ５６及び比較機構５７をも利用する。リピート・カウ
ンタ５６は、プログラム式であり、各データ転送制御ブ
ロック・セツションごとにいくつのデータ・パケットを
転送するかを決定する。このような各セラシリンごとに
、カウンタ５６に、最初に転送すべきパケット数をロー
ドし、■パケット転送されるごとに１ずつ減分する。比
較機構５７は、リピート・カウンタ５６内のカラン）Ｒ
が０より大きいことを示す出力制御信号を供給する。こ
の信号は、現在進行中の制御ブロック・セツションの間
にまだ他にも転送するパケットがあることを主シーケン
サ５０に知らせる。

第８図は、主シーケンサ５０内で実施さ杵ているサービ
ス時間割振りアルゴリズムを示すフロー・ダイアダラム
である。基本サービス割振りルーチンは、アップ・メツ
セージ制御ブロック４１及びデータ転送制御ブロック４
２〜４５に循環方式で１度に１つサービスするためのも
のである。この基本ループは、フロー経路５８によって
完成する。

この基本ルーチンは、各データ転送制御ブロックがそれ
ぞれサービスを受けるごとに１データ・パケットを転送
するものである。この基本ルーチンを修正して、１つま
たは複数のデータ転送制御ブロックがサービスを求める
時、第７図のリピート・カウンタ５６に非ゼロのカウン
ト値をロードスルことができる。たとえば、データ転送
制御ブロック４２の出力側に現れる判断ブロックＲ＞Ｏ
は、主シーケンサ５０が比較機構５７の出力を見て、リ
ピート・カウンタ５Ｂが非ゼロ値を含むかどうかを質問
することを意味する。答がイエスの場合は、フィードバ
ック経路５９がとられ、データ転送制御ブロック４２は
、もう１度サービスを受けてもう１つデータ・パケット
を転送することができる。答がノーの場合には、次のデ
ータ転送制御プロ・ツク４３にサービスが渡される。残
りのデータ転送制御ブロック４３〜４５もそれぞれ、同
じ種類のリピート・フィードバック機構をもつ。このよ
うに、リピート・カウンタ５６にロードされたリピート
・カウント値に応じて、１つまたは複数のデータ転送制
御ブロック４２〜４５に、そのデータ転送セッシａン中
、複数のデータ・パケットを転送させることができる。

制御ブロック４１〜４５のいずれかがその順番がきた時
に非活動状態の場合は、ただちに、その連鎖中の次の制
御ブロックに制御が渡される。各制御ブロックは、その
制御ブロックが活動状態であるか否かを示す状況ビット
を含んでいる。これらの状況ビットを主シーケンサ５０
が検査して、次の制御ブロックに移るべきかどうか判定
する。

ダウン・メツセージ制御ブロック４０には、特別の優先
状況が与えられている。制御ブロック４０は、活動状態
になると、順番に関係なく取り上げられ、ただちにサー
ビスを受ける。より正確に言うと、現在実行中の制御ブ
ロック及びその繰返しが完了し次第、サービスを受ける
。これは、主連鎖中の次の制御ブロックに行く前のもの
である。

複数のパケットを転送するようにプログラミングされて
いるデータ転送制御ブロックの場合には、ダウン・メツ
セージ制御ブロック４０は、サービスを受ける前に、す
べてのパケットが転送を完了してしまうまで待たなけれ
ばならない。

主シーケンサ５０はまた、バッファ記憶機構３４とＰＳ
／２プロセッサ２２の間のデータ転送を求める要求の位
相合せのための機構をも含む。具体的には、ＰＳ／２デ
ータ転送要求償号６０が主シーケンサ５０に供給され、
シーケンサ５０はその信号を優先要求として取り扱う。

このような要求は、主連鎖中の現在実行中の制御ブロッ
クとその次の一制御ブロックの中間でサービスを受ける
。

しかし、ＰＳ／２要求は、データ転送制御ブロックによ
って実行、されているリピート・カウント動作には割り
込まない。ＰＳ／２要求が受理された時、主シーケンサ
５０は、アップ・メツセージ・シーケンサ５１、ダウン
・メツセージ・シーケンサ５２、及びデータ転送シーケ
ンサ５３の後続動作を一時的に中断する。

シーケンサ５１〜５５はそれぞれ、ハードワイヤ接続さ
れた状態機械である。これらのシーケンサはそれぞれ、
ソフトウェアまたはマイクロコード制御プログラムとは
異なり、ハードワイヤ接続された制御プログラムをもつ
小型の専用コンピュータまたは制御装置のようなもので
ある。このため、マイクロプロセッサを使用するよりも
速い動作が得られる。

バス間アダプタ２０は、標準のシステム７３７０人出力
プロトコルと完全な互換性がある。周知のように、シス
テム／３７０人出力動作は、システム／３７０記憶装置
２５内の適用業務プログラムまたはオペレーティング・
システム・プログラムが”５ＴＡＲＴ　　Ｉｌｏ”命令
を出した時、開始される。このような命令が出されると
、システム／３７０プロセツサ２１は、チャネル・アド
レス・ワード（ＣＡＷ）を入出力装置！（この場合は、
ＰＳ／２プロセッサ２２で表される）に送る。このチャ
ネル・アドレス・ワードは、ダウン・メツセージ制御ブ
ロックによってＰＳ／２プロセッサ２２に送られ、実行
すべき入出力コマンドのシステム／３７０記憶アドレス
などを含む。

このＣＡＷに応答して、ＰＳ／２プロセッサ２２は、シ
ステム／３７０チヤネル・コマンド・ワード（ＣＣＷ）
をシステム／３７０記憶装置２５から取り出し始める。

これは、データ転送制御ブロック及びその関連データ・
バッファ区域を用いて実行される。具体的には、ＰＳ／
２プロセッサ２２は、データ転送制御ブロックを初期設
定し、ＣＣＷ用のシステム／３７０記憶アドレスをデー
タ転送制御ブロック内のデータやアドレスφフィールド
内に置く。次に、このデータ転送制御ブロックは、２つ
のＣＣＷワードをシステム／３７０記憶装置２５から取
り出す。これらのＣＣＷすなわちチャネル・コマンド・
ワードは、コマンド・コード、システム／３７０データ
開始アドレス、及びバイト・カウントを含む。このバイ
ト・カウントは、このシステム／３７０人出力動作のた
めに転送されるデータ・バイト数を表すＯ ＰＳ／２プロセッサ２２は、このＣＣＷ情報を使用して
、データ転送制御ブロックを、そのＣＣＷによって指定
されるプロセッサ間データ転送動作を行なうためにセッ
トアツプする。このプロセッサ間データ転送動作は、い
ずれの方向でもよい。

この動作がシステム／３７０データ取出し動作である場
合、要求されたデータは、システム／３７０記憶装置２
５からＰＳ／２記憶装置２９に転送される。一方、シス
テム／３７０記憶動作の場合は、データは、ＰＳ／２記
憶装置２９からシステム／３７０記憶装置２５に転送さ
れる。

１つのシステム／３７０人出力動作の完了後、ＰＳ／２
プロセッサ２２は、その入出力動作の終了時に条件コー
ドまたは状況メツセージをシステム／３７０プロセツサ
２１に送って、状況を知らせる。これは、アップ・メツ
セージ制御ブロックによって行なわれる。

第９図を参照すると、第１図のアダプタ制御機構３９内
に含まれるハードウェアの一部分がより詳細に示されて
いる。第９図かられかるように、アダプタ制御機構３９
は、アクセスされるワードのアドレスをバッファ記憶機
構３４に供給するためのアドレス・レジスタ６２を含む
。このバッファ・アドレスは、いくつものソースのいず
れからでも得ることができる。所与のいずれかの瞬間に
選択されるソースは、マルチプレクサ６３によって制御
される。マルチプレクサ８３に供給される選択可能なア
ドレスの１つは、ＰＳ／２アドレス・バス２７上に現れ
るＰＳ／２アドレスである。このアドレスは、データが
ＰＳ／２プロセッサ２２カラバッファ記憶機構３４にま
たはその逆方向に転送されている時に使用される。マル
チプレクサ６３に接続されたもう１つのアドレス・ソー
スは、カウント／アドレス・カウンタ６４である。後で
第１０図に関して説明するように、このカウント／アド
レス・カウンタ機構６４は、データをバッファ記憶機構
３４からシステム／３７０プロセツサにまたはその逆方
向に転送する時に使用されるバッファ・アドレス・カウ
ンタ機構を含んでいる。

もう１つのアドレス・ソースは、セットアツプ論理回路
である。セットアツプ論理回路は、各データ転送制御ブ
ロック動作の開始時に機構６４内のカウント／アドレス
・カウンタを初期設定スルタめ、バッファ記憶機構３４
をアドレスするのに使用される。この初期セットアツプ
・ルーチンは、データ転送制御ブロックに含まれるデー
タ・バッファ開始アドレス、バイト・カウント値及びシ
ステム／３７０データ・アドレスを読み取り、これらの
値をカウント／アドレス・カウンタ機構６４内の適切な
アドレス／カウンタ・レジスタに格納することを含む。

これらの値は、バッファ・データ・バス３６に接続され
ているパス８６を介して機構８４に転送される。この機
構はまた、現データ転送制御ブロック・セツションの終
了時に、状況及び更新値をデータ転送制御ブロックに再
記憶するのにも使用される。

アダプタ制御機構３９はまた、バッファ記憶機構３４に
供給される読取り／書込み（Ｒ／Ｗ）制御信号の発生源
を選択するための手段をも含む。

この読取り／書込み制御信号は、ＰＳ／２制御バス２８
中の制御線２８ａ１メツセージ／データ・シーケンサ５
１〜５３のうちの１つから得られる線６７上に現れるシ
ステム／３７０転送制御信号、及びセットアツプ論理回
路６５の各発生源のいずれかから得ることもできる。適
切な読取り／書込み信号発生源の選択は、マルチプレク
サ６８によって行なわれる。

アダプタ制御機構３８はまた、データ転送制御論理回路
（詳細は第１１図に図示）、タイミング信号発生機構７
１、及びタイミング論理回路７２をも含む。信号発生機
構７１からのタイミング信号に応答して、タイミング論
理回路７２は、レジスタへのロード、カウンタの増分／
減分、信号経路制御ゲートのイネーブルなどのため、適
切なタイミング・パルスをこのハードウェアの残りの部
分に供給する。

カウント／アドレス・カウンタ機構６４及びデー夕転送
制御論理回路７０は、第７図のシステム／３７０データ
転送シーケンサ５３の主要部分を構成する。アドレス・
レジスタ６２、及びマルチプレクサ６３と６８は、第７
図のバッファ、シーケンサ５５に含まれるハードウェア
の部分を表す。

第９図は、アダプタ制御機構３９に含まれるすべてのハ
ードウェアの一部分だけを示したものである。図示した
ものだけで、本発明の主要な特徴の理解に充分である。

第１０図に、第９図のカウント／アドレス・カウ′ンタ
６４の内部構造をより詳細に示す。第１０図かられかる
ように、カウント／アドレス・カウンタ６４は、バッフ
ァ・アドレス・カウンタ７４、バイト・カウント・カウ
ンタ７５、及びシステム／３７０記憶アドレス・カウン
タ７６を含んでいる。これらのカウント／アドレス・カ
ウンタは、データをシステム／３７０記憶装置２５から
アダプタ・バッファ記憶機構３４へまたはその逆方向に
転送する場合に使用される。

バッファ・アドレス・カウンタ７４は、マルチプレクサ
８０、バッファ・アドレス・レジスタ８１、加算ｒＡ８
２、及び次バッファ・アドレス・レジスタ８３を含む。

各データ転送制御ブロック・セツションの開始時に、そ
のデータの開始アドレスまたは出発アドレスが、バッフ
ァ記憶機構３４から読み出され、マルチプレクサ８０を
介してバッファ・アドレス・レジスタ８１にロードされ
る。

レジスタ８１内のアドレスが、加算器８２の第１入力端
に供給される。データは、システム／３７０プロセツサ
との間で１ワードずつ転送される。

加算器８２は、現バッファ・アドレスに、システム／３
７０プロセツサ２１との間で現在転送されているワード
内の有効バイトの数に対応する数を加算する。その結果
、更新されたバッファ・アドレスが得られる。このアド
レスは、バッファ記憶機構３４からアクセスすべき次ワ
ードのアドレスである。この次アドレスが、レジスタ８
３にロードされる。現ワード転送が完了すると、レジス
タ８１中に新しい現バッファ・アドレスを供給するため
、レジスタ８３内の次アドレスが（マルチプレクサ８０
を介して）レジスタ８１にロードされる。レジスタ８１
内の現バッファ・アドレスは、バッファ記憶機構３４に
アドレスするために、バス９４を介して第９図のマルチ
プレクサ６３に供給される。次バッファ・アドレス・レ
ジスタ８３を使用すると、現ワード転送の進行中に更新
されたアドレスを生成することが可能になる。これによ
って、バッファ・アドレス・カウンタ７４の動作全体が
スピードアップされる。

バイト・カウント・カウンタ７５は、マルチプレクサ８
４、バイト・カウント・レジスタ８５、減算器８６、及
び次カウント・レジスタ８７を含む。各データ転送制御
ブロック・セツションの開始時に、バイト・カウント値
がバッファ記憶機横３４から転送され、マルチプレクサ
８４を介してバイト・カウント・レジスタ８５にロード
される。

このバイト・カウントは、減算器８６に供給される。減
算器８６は、バイト・カウントから現在転送されている
ワード内の有効バイト数を減算する。

その結果、更新されたバイト・カウントが生成され、次
カウント・レジスタ８７にロードされる。

現ワード転送の終了時に、この次カウント値がバイト・
カウント・レジスタ８５にロードされて、新しいバイト
・カウントになる。このようにして、バイト・カウント
・レジスタ８５は、システム／３７０プロセツサとの間
で転送すべき残りのバイト数のカウントを含むようにな
る。現ワード転送の実行を次カウント値の生成とオーバ
ラップさせると、バイト・カウント・カウンタ７５の動
作がスピードアップされる。

システム／３７０アドレス・カウンタ７６は、マルチプ
レクサ８８、システム／３７０アドレス・レジスタ８９
、加算器９０、及び次システム／３７０アドレス・レジ
スタ９１を含む。各データ転送制御ブロック・セツショ
ンの開始時に、システム／３７０データ記憶アドレスが
、バッファ記憶機構３４から読み出され、マルチプレク
サ８８を介してシステム／３７０アドレス・レジスタ８
９にロードされる。。これが、システム／３７０プロセ
ツサとの間で現在転送されているワードに対するシステ
ム／３７０記憶装置内のアドレスである。

この現アドレスが加算器９０によって更新され、得られ
た更新されたアドレスが、次アドレス・レジスタ９１に
ロードされる。現ワード転送の終了時に、レジスタ９１
内の次アドレスが現アドレス・レジスタ８９にロードさ
れ、新しい現アドレスになる。

後でわかるように、バス９２を介して加算器８２と９０
及び減算器８６に供給される現ワードに対するバイト値
は、データ転送制御論理回路７０から得られる。バス９
２上のこのバイト数の値は、現在転送中のワードに含ま
れる有効バイトの数に応じて、１１２．３、または４を
とりうる。

バス９４を介して現バッファ・アドレス、バス９５を介
して現バイト・カウント、バス９６を介して現システム
／３７０データ・アドレスの各カウンタ値が第１１図の
データ転送制御論理回路７０に供給される。これらのア
ドレス値及びカウント値は、もちろん、より多数のデー
タがシステム／３７０プロセツサとの間で転送されるに
つれて、絶えず変化する。

第１１図に、第９図のデータ転送制御論理回路７０のよ
り詳細な内部構造を示す。このデータ転送制御論理回路
は、転送イネーブル部分９８とワード・カウンタ部分９
９を含む。取出し動作（システム／３７０記憶装置２５
からバッファ記憶機構３４へのデータ転送）の場合、こ
の転送イネーブル機構は、ＯＲ回路１００、ＡＮＤ回路
１０１、及び比較機構１０２を含む。取出し動作信号が
活動杖Ｂ（線１０３ハイ）であり、かつ比較機構１０２
に供給されたバイト・カウントがＯより大きい場合には
、ＥＮＡＢＬＥ　ＰＡＣにＥＴ　ＴＲＡＨＳＦＥＲ信号
がＡＮＤ回路１０１の出力線１０４上に発生される。

このＥＮＡＢＬＥ信号は、制御ブロック転送動作が準備
できていることを主シーケンサ５０に知らせ、データを
実際に転送開始するようシステム／３７０バス・シーケ
ンサ５４に指示するものである。

システム／３７０記憶動作（バッファ記憶機構３４から
システム／３７０記憶装置２５へのデータ転送）の場合
には、実際のデータ転送は、少なくとも１個のパケット
の転送動作を支援するのに充分なデータがバッファ記憶
機構３４内にたまるまで保留される。各記憶動作で、１
パケツトのデータがバッファ記憶機構３４からシステム
／３７０記憶装置２５に転送される。システム／３７０
記憶装置アドレスが３７０記憶装置内の次行長さ境界に
対してどこにあるかによって、転送されるパケットは、
部分パケットか、または完全パケットのいずれかになる
。システム／３７０記憶行長さとは、システム／３７０
記憶装置が１回のアクセスで取り扱えるデータの長さま
たは量である。ここでは例として、システム／３７０記
憶行長さが６４バイトであると仮定する。この場合、デ
ータの完全パケット１個が、６４データ・バイトを含む
。

完全６４バイトのデータ・パケットを転送する場合、転
送イネーブル機構９８は、バッファ記憶機構３４内に少
なくとも６４バイトのデータがたまるまで実際の転送の
開始を保留する。システム／３７０記憶装置内で次の行
長さ境界に達するのに完全パケットより小さなパケット
が必要な場合には、実際の転送開始は、バッファ記憶機
構３４に次行長さ境界に達するのに充分なデータ・バイ
ト数がたまるまで保留される。なお、初期システム／３
７０データ・アドレスが記憶行長さ境界と一致しない場
合は、転送される最初のパケットは、システム／３７０
記憶装置を次の行長さ境界まで溝たすのに適切な数のデ
ータ・バイトをもつ部分パケットである。その後、最後
のパケットになるまで、完全パケットがシステム／３７
０記憶装置に転送される。この最終パケットは、部分パ
ケットでもよい。

この実施例では、バッファ記憶機構３４によるＰＳ／２
プロセッサからのデータの受取りとオーバラップしてシ
ステム／３７０プロセツサへのデータ転送を開始するた
めの転送オーバラップ機能が設けられる。言い換えると
、所与のデータ転送制御ブロック動作のために、所与の
データ・バッファ区域に対する着信データがすべて到着
する前に、そのようなデータ・バッファ区域からデータ
を除去できるようにする機構が設けられる。データ転送
を行なう従来方法は、データの除去、及び第２プロセツ
サへのデータの移動を開始する前に、転送すべきすべて
のデータがバッファ記憶機構に到着するまで待つという
ものであった。このオーバラップ機構の使用により、Ｐ
Ｓ／２プロセッサかランステム／３フ０プロセツサへの
データの移動がスピードアップされる。

多くのデータ転送動作では、転送すべきデータの量が、
単一パケット内に含まれる量（６４バイト）をかなり超
過することになる。このオーバラップ機構を使用すれば
、ＰＳ／２プロセッサ２２からすべてのパケットを受け
取る前に、システム／３７０記憶装置２５へのパケット
の転送を、開始できる（実際には、ＰＳ／２プロセッサ
からバッファ記憶機構への転送は「パケット」ごとには
行なわれない）。

バッファ記憶機構からシステム／３７０への転送のため
の転送オーバラップ機構は、開始レジスタ１０５、終了
レジスタ１０６、比較機構１０７、比較機構１０８、Ａ
ＮＤ回路１０９、及びデータ・ポインタ・レジスタ１１
０を含む。データ転送制御ブロック動作の開始時に、デ
ータ転送制御ブロック内に含まれるデータ・バッファ開
始アドレスが、開始レジスタ１０５にロードされる。同
様に、データ転送制御ブロック内に含まれるデータ・バ
ッファ終了アドレスが、終了レジスタ１０６にロードさ
れる。第６図に示したように、これらの開始アドレス及
び終了アドレスは、転送のために使用されるデータ・バ
ッファ区域の限界を定義する。その後、ＰＳ／２プロセ
ッサ２２は、バッファ記憶機構３４へのデータ転送を開
始する。このＰＳ／２からバッファへの転送中、バッフ
ァ記憶機構３４は、ＰＳ／２アドレス・バス２７によっ
てアドレスされる。各ＰＳ／２アドレス値を受け取ると
、そのＰＳ／２アドレス値が、それぞれ比較機構１０７
及び１０８により開始アドレス及び終了アドレスと比較
される。ＰＳ／２アドレス値が問題のデータ・バッファ
区域に対する許容されるバッファ記憶アドレス範囲内に
ある場合、ＡＮＤ回路１０９は、ＰＳ／２アドレスをポ
インタ・レジスタ１１０にラッチする出力信号を発生す
る。第６図に示すように、このデータ・ポインタは、デ
ータ・バッファ区域内の、ＰＳ／２プロセッサから受け
取ったデータで現在溝たされつつあるアドレスを指す。

レジスタ１１０内のデータ・ポインタ・アドレスは、減
算器１１１の第１入力端に供給される。

バッファ旬アドレス・レジスタ８１内のバッファ嗜アド
レスは、第２入力端に供給される。減算器１１１は、ポ
インタ・アドレスからバッファ・アドレスを減算し、そ
の結果を加算器１１２に供給する。加算器１１２は、こ
の差の値に１のカウントを加算する。加算器１１２の出
力側で得られる値は、使用されているバッファ記憶機構
データ・バッファ区域内で利用できるデータ・バイト数
を表す。

最初、バッファ・アドレスは、考慮中のデータ転送制御
ブロックに対するＤＴＣＢデータ・バッファ区域内の第
１ワードの位置に対応する。

実行されるもう１つの計算は、システム／３７Ｏ記憶装
置２５内の次行長さ境界に達するのに必要なデータ・バ
イト数の決定である。この計算は、減算器１１３によっ
て行なわれる。減算器１１３は、システム／３７０記憶
アドレスの下位アドレス・ビットを行長さ値から減算す
る。行長さ値は、所与のシステム／３７０記憶装置に対
する定数である。この例では、行長さは６４バイトであ
ると仮定する。したがって、この例では、３７０アドレ
スの下位アドレス６ビツトを行長さ値から減算するだけ
で充分である。減算器１１３の出力側に現れる値は、シ
ステム／３７０記憶装置を次行長さ境界まで満たすのに
必要なバイト数を表す。

比較機構１１４を使用して、この必要なバイト数の値と
、加算器１１２の出力側に現れる利用可能なバイト数の
値を比較する。バッファ記憶機構データ・バッファ区域
内の利用可能なバイトの数が、次行長さ境界に達するの
に必要なバイトの数以上の場合は、比較機構１１４の出
力線１１５はハイになる。線１１５上のこのハイ信号は
、ＯＲ回路１００及びＡＮＤ回路１０１によって供給さ
れ、出力線１０４上にＥＮＡＢＬＥ　ＰＡＣＫＥＴ　Ｔ
ＲＡＮＳＦＥＲ信号を発生する。これによって、バッフ
ァ記憶機構３４からシステム／３７０記憶装置２５への
パケット転送の開始が可能になる。ただし、バッファ記
憶機構３４がＰＳ／２プロセッサ２２から受け取るべき
データ・バイトはまだ残っている。

ＥＮＡＢＬＥ　ＰＡＣＫＥＴ　ＴＲＡＨＳＦＥＲ信号が
出力線１０４上に現れる条件はもう１つある。この条件
は、使用可能なバイトの数がバイト・カウント・レジス
タ８５（第１０図）内のバイト・カウントと等しくなる
場合に痛たされる。そうなると、すべてのデータ・バイ
トがＰＳ／２プロセッサからバッファ記憶機構３４に転
送されたことになる。この条件の存在は、比較機構１１
６によって判定される。

比較機構１１６への２つの入力が等しくなった場合、そ
の出力線はハイになり、何らかの理由で線１０４上のＥ
ＮＡＢＬＥ　ＰＡＣＫＥＴ　ＴＲＡＮＳＦＥＲ信号がま
だオンになっていない場合には、それがオンになる。

最終的に、転送すべきすべてのデータ・バイトがバッフ
ァ記憶機構３４からシステム７３７０記憶装置２５に転
送された後に、バイト・カウント・レジスタ８５内のバ
イト・カウントは値Ｏをとる。

これによって、比較機構１０２の出力は０になってＡＮ
Ｄ回路１０１をオフにし、出力線１０４からＥＮＡＢＬ
Ｅ　ＰＡＣＫＥＴ　ＴＲＡＮＳＦＥＲ信号が除去される
。

次に、データ転送制御論理回路７０のワード・カウンタ
９９部分を考察すると、このワード・カウンタ機構は、
第１に、転送すべき着信データ・パケットに必要なバイ
ト数を決定し、次に、この値から、システム／３７０記
憶装置２５へこのデータ・パケットを転送する必要のあ
るワード数を決定する。

このために、必要なバイト数の値が、減算器１１３から
マルチプレクサ１２０の第１入力端に供給される。バイ
ト・カウント・レジスタ８５からの下位ビットが、マル
チプレクサ１２０の第２入力端に供給される。マルチプ
レクサ１２０は、これら２つの入力の一方または他方を
選択し、それを加算器１２１に供給する。選択されるマ
ルチプレクサ入力は、比較機構１２２によって制御され
る。比較ｉ構１２２は、バイト・カウントを次行長さ境
界に達するのに必要なバイト数と比較する。

バイト・カウントが必要なバイト数より小さい場合、比
較機構１２２の出力はハイになり、マルチプレクサ１２
０のバイト・カウント入力が、その入力を加算器１２１
に供給するように選択される。

はとんどのデータ転送では、データ転送処理の終りに達
するまで、バイト・カウントは、必要なバイト数より大
きい。バイト・カウントの方が大きいかぎり、転送すべ
きデータ・パケットのサイズは、次行長さ境界値に達す
るのに必要なバイトの数に対応する。データ転送の終り
に達した時に、次行長さ境界値に達するのに必要な数よ
り少ない数バイトがまだ残っている場合がある。この場
合、マルチプレクサ１２０は、バイト・カウントを加算
器１２１に供給するように切り換えられる。要するに、
マルチプレクサ１２０の出力は、転送すべき次のパケッ
ト内に実際に含まれるバイト数を表す。

各ワードがシステム／３７０プロセツサに転送される際
、システム／３７０アドレス値が、転送されたワード内
の有効バイト数だけ増加される。

３７０アドレス値のこの増加の結果として、減算器１１
３の出力が同じ量だけ減少されて、行長さ境界値に達す
るのに必要な残りの実際のバイト数を示すようになる。

加算器１２１は、現データ・パケットで転送すべき残り
のワード数を表す出力値を供給する。最初、加算器１２
１の出力端におけるこのワード・カウント値は、パケッ
ト内に含めるべきデータ・ワードの合計数に対応してい
る。各ワードが転送されるにつれて、この値は、減少さ
れて転送すべき残りのワード数を表すようになる。

加算器１２１は、マルチプレクサ１２０の出力端におけ
るバイト値を４で割る。これは、マルチプレクサ出力の
最下位２ピツトをその入力から省略するという簡単な方
法で行なう。マルチプレクサ出力の右側から３番目のビ
ットが、加算器１２１の出力側の最下位ビットとして取
り扱われる。

転送中のワードに４未溝の有効データ・ビットが含まれ
る場合をカバーするために、ＯＲ回路１２３が設けられ
る。このことが起こった場合、マルチプレクサ１２０か
らの最下位２ビツトの一方または両方が２進１のレベル
にあり、ＯＲ回路１２３によって、加算器１２１の入力
に供給された数にカウント１が加算される。言い換える
と、不完全ワードを転送しようとする場合、加算器１２
１は、転送すべき部分ワードと完全ワードの合計数を反
映するように、１つの完全ワード・カウントになるまで
補うよう指示される。

加算器１２１の出力は、転送すべき残りのワード数を数
値Ｏと比較するため、比較機構１２４によって監視され
る。ワードの数またはワード・カウントが値Ｏになると
、比較機構１２４の出力線はハイになり、ＰへＣＫＥＴ
　ＴＲＡＮＳＦＥＲＣＯＭＰＬＥＴＥ信号を供給する。

この信号は、主シーケンサ５０に次のステップに移るよ
う指示するために主シーケンサ５０に供給される。

パケット転送の完了後、データ転送制御ブロック内のデ
ータ・バッファ開始アドレス・フィールド、バイト・カ
ウント・フィールド、及びシステム／３７０データ・ア
ドレス・フィールドは、そのパケット転送の完了時に、
それぞれバッファ・アドレス・レジスタ８１、バイト・
カウント・レジスタ８５、及び３７０アドレス・レジス
タ８９内にある値に対応するように更新される。

このＥ［ｆｒは、追加のパケットをシステム／３７０記
憶装置に転送するためにこの特定のデータ転送制御ブロ
ックが次にサービスを受ける時に、どこからスタートす
るかをシステム／３７０データ転送シーケンサが知るた
めに必要なものである。

マルチプレクサ１２０からの３本の最下位出力線はまた
、バス９２を介して第１０図のカウント／アドレス・カ
ウンタに供給される更新数を生成するためにも使用され
る。この更新数は、転送すべきワード内の有効バイトの
数に応じて、値１．２．３、または４をとることができ
る。４つの有効バイトをワード内に含めるべき場合、２
本の最下位ビット線１．２５及び１２６はそれぞれ２進
値０をとる。下から３番目のピット線１２７は２進値１
をとる。これは、更新線１３１〜１３３が２進値１００
をとることを意味する。これは１０進値の４に対応する
。４個未満のバイトをワード内に含めるべき場合は、線
１３１〜１３３の２進コードは実際の有効バイト数を表
す。これらの線１３１〜１３３は、第１０図のカウント
／アドレス・カウンタに向かうバス９２を構成している
。線１３１〜１３３上の更新値が値４を超えないように
するため、インバータ回路１３０が設けられている。

例示した実施例の動作 まず、データがＰＳ／２プロセッサ２２からシステム／
３７０記憶装置２５に転送されるデータ転送動作の場合
を考えてみる。ＰＳ／２プロセッサは、このタイプのデ
ータ転送動作を開始する。

通常、ＰＳ／２プロセッサは、以前に発生したシステム
／３７０人出力プロトコル事象の結果としてこれを行な
う。この転送プロセスの第１ステツプは、ＰＳ／２プロ
セッサ２２がバッファ記憶機構３４内にデータ転送制御
ブロックをセットアツプするものである。このために、
バッファ記憶機構３４が、ＰＳ／２アドレス・バス２７
、マルチプレクサ６８、及びアドレス・レジスタ６２に
よってアドレスされる。データ転送制御ブロック内に書
き込むべき情報は、ＰＳ／２データ・バス２６及び双方
向ドライバ３５を介して供給される。この時、第２組の
双方向ドライバ３７がディスエーブルされる。例として
、セットアツプされているデータ転送制御ブロックが第
１データ転送制御ブロツク４２であると仮定する。さら
に、この制御ブロックに関連するデータ・バッファ区域
が第６図に示したデータ・バッファ区域であると仮定す
る。

制御ブロックのセットアツプ完了後、転送オーバラップ
機能を使用しない場合は、ＰＳ／２プロセッサは、ＰＳ
／２データ・バス２６を介してデータをバッファ記憶機
構データ・バッファ区域４８に転送するのを開始し、Ｐ
Ｓ７２アドレス・バス２７を介してバッファ記憶機構ア
ドレッシングが行なわれる。転送オーバラップ機能がな
い場合、このデータ転送は、制御ブロック・バイト・カ
ウント内で指定されたすべてのバイトがデータ・バッフ
ァ区域４８に転送されるまで続く。他方、転送オーバラ
ップ機能を使用する場合には、すべてのデータを、デー
タ・バッファ４８に転送する必要はない。合計バイト・
カウントがかなり大きい場合、２．３パケツト分のデー
タを最初に転送するだけでよい。最初に転送すべき量は
、ＰＳ７２マイクロコードのプログラミングに−よって
決まる。

転送オーバラップ機能が動作可能であり、かつ最初に２
．３パケツト分のデータがデータ・バッファ４８に転送
されたと仮定すると、ＰＳ／２プロセッサ２２は、制御
ブロック４２の転送状況フィールド内のＧｏビットをオ
ンにする。主シーケンサ５０は、その走査サイクルで次
にデータ転送制御ブロック４２の位置に達した時、この
ＧＯビットを見る。ＧＯビットがオンになっているので
、主シーケンサ５０は、システム／３７０データ転送シ
ーケンサ５３に、システム／３７０転送動作を開始する
よう指示する。

このスタート信号に応答して、セットアツプ論理回路６
５（第９図）が、カウント／アドレス・カウンタ６４、
及びデータ転送制御論理回路７０の初期セットアツプを
行なう。具体的には、各種のアドレス値及びカウント値
が、制御ブロック４２から読み出され、機構６４及び７
０内の適切なレジスタにセットされる。この初期セット
アツプに続いて、データ転送シーケンサ５３は、システ
ム／３７０開始データ・アドレスを、システム／３７０
プロセツサへ供給させる。具体的には、データ・シーケ
ンサ５３は、選択ワードをシステム／３７０プロセツサ
に転送させる。この選択ワードは、３バイトのシステム
／３７０データ・アドレスと６ビツトのデータ長フィー
ルドを含む。このデータ長フィールドは、データ・パケ
ット内に含まれるバイト数を示すようにコーディングさ
れる。

このデータ長の値は、マルチプレクサ１２０の出力から
得られる。

その後、システム／３７０バス・シーケンサ５４は、第
１パケツトのデータ全体が転送されるまで、データのワ
ードを次々にシステム／３７０プロセツサ２１に転送さ
せる。典型的には、このパケットは、１６ワード（６４
バイト）のデータを含む。このデータは、１度に１ワー
ドずつ、システム／３７０アドレス／データ・バス２３
を介してシステム／３７０プロセツサに転送される。

第１パケツトの転送完了後、主シーケンサ５０は別のパ
ケットを転送すべきかどうか調べるようｔ指示を受け、
そのためにリピート・カウンタ５６が検査される。その
後、リピート・カウンタ５６が転送する必要があるとす
るすべてのパケットが、１度に１パケツトずつシステム
／３７０記憶装置２５に転送される。リピート・カウン
タ５６が０になると、主シーケンサ５０は、この動作の
終了時に存在するアドレス／カウント条件を反映するよ
うにデータ転送制御ブロック４２内の情報を更新するよ
う、データ転送シーケンサ５３に指令する。これが完了
すると、主シーケンサ５０は、サービスを必要とするか
どうか調べるため次の制御ブロックに移動する。

最終的には、主シーケンサ５０は、データ転送制御ブロ
ック４２に戻り、その関連データ・バッファ４８が転送
すべきデータをまだもっているかどうか調べるために検
査する。データ・バッファ４８がまだデータをもってい
る場合は、前記のプロセスが繰り返される。具体的には
、セットアツプ論理回路６５が、カウント／アドレス・
カウンタ６４及びデータ転送制御論理回路７０を、デー
タ転送制御ブロック４２内にその時存在する適切な値で
再び初期設定する。別のシステム／３７０データ・アド
レス選択ワードが、システム／３７０プロセツサに送ら
れ、その後、次のデータ・パケットがシステム／３７０
プロセツサに転送される。その後、リピート・カウンタ
５６がさらに転送を必要とする場合、後続のデータ・パ
ケットがシステム／３７０プロセツサに転送される。こ
のカウンタ５６は、データ転送制御ブロック４２内のリ
ピート・カウント・フィールドからその初期カウント値
を受け取る。

新しいシステム／３７０データ・アドレス選択ワードは
、各追加データ・パケットの転送の直前に、システム／
３７０プロセツサに送られる。

主シーケンサ５０がデータ転送制御ブロック４２の位置
に戻るたびに、前記のプロセスが繰り返される。制御ブ
ロック４２内のバイト・カウント・フィールドが最終的
にＯになると、データ転送制御ブロック４２に対するデ
ータ転送動作が全部完了したことを示す。

データ転送動作が全部完了すると、制御ブロック４２内
のＧｏビットはオフになり、ＰＳ／２制御バス２８中の
割込み線が活動化されて、データ転送動作が完了したこ
とをＰＳ／２プロセッサに知らせる。次に、ＰＳ／２マ
イクロコード内の適切な割込み処理ルーチンが、データ
転送動作の成否を判定するため、データ転送制御ブロッ
ク４２内の各種状況フィールドの読取りを始める。

その時、以前に活動化された割込み要求線がリセットさ
れる。その後、データ転送制御ブロック４２は、他の異
なるデータ転送動作を実行するために自由に使用できる
。

次に、ダウン方向のデータ転送、すなわち、システム／
３７０記憶装置２５からＰＳ／２記憶装置２９へのデー
タ転送の場合を考えてみると、最初のステップは、ＰＳ
／２プロセッサが、現在使用されていないデータ転送制
御ブロックの適切な１つをセットアツプすることである
。例として、第１データ転送制御ブロツク４２が使用さ
れていないと仮定する。したがって、第１ステツプとし
て、ＰＳ／２プロセッサは、各種の必要な情報をデータ
転送制御ブロック４２に書き込み、制御ブロック転送状
況フィールド内のＧＯビットをオンにする。主シーケン
サ５０は、次にこの転送制御ブロック４２の位置に達し
た時、ＧＯビットがオンになっていることを見て、デー
タ転送シーケンサ５３に、制御ブロック４２データ転送
を開始するよう指示する。この場合、データ転送シーケ
ンサ５３は、システム／３７０記憶装置２５から適切な
データを取り出し、このデータをバッファ記憶機構３４
に格納する。このプロセスは、事象の順序の点でアップ
方向の転送プロセスと類似している。具体的には、リピ
ート・カウンタ５６内のカウントが０になるまで、１度
に１データ・パケットが転送される。カウントが０にな
ると、転送動作は、主シーケンサ５０が制御ブロック４
２位置に再び戻ってくるまで、−時的に中断される。シ
ーケンサ５０が制御ブロック４２位置に戻ると、追加の
データ・パケットが、カウンタ５６内のリピート・カウ
ントが再び０になるまで、システム／３７０記憶装置２
５から転送される。カウントが０になると、データ転送
動作は、主シーケンサ５０が制御ブロック４２位置に戻
るまで、−時的に中断される。必要な場合、データ転送
制御ブロック内のバイト・カウントが０になるまで、こ
のプロセスが何度も繰り返される。最終的に、最後のデ
ータ・パケットがバッファ記憶機構３４に転送された時
、制御ブロック内のＧＯビットはオフになり、データ転
送動作が完了したことを知らせるために割込み要求がＰ
Ｓ／２プロセッサに送られる。次に、ＰＳ／２プロセッ
サは、バッファ記憶機構３４へのデータ転送動作の成否
を判定するために、データ転送制御ブロック内の状況フ
ィールドを読み取り、データ転送シーケンサからの割込
み要求をリセットする。

バッファ記憶機構３４へのデータ転送動作が成功した場
合は、ＰＳ７２プロセッサは、バッファ記憶機構３４か
らデータを取り出し、そのデータをＰＳ／２記憶装置２
９に格納する。このフェーズの動作では、バッファ記憶
機構３４のアドレッシングは、ＰＳ／２アドレス・バス
２７、マルチプレクサ６３、及びアドレス・レジスタ６
２を介して行なわれる。データは１度に１ワード（４バ
イト）ずつ、バッファ記憶機構３４からバッファ・デー
タ・バス３８、双方向ドライバ３５、及びＰＳ／２デー
タ・バス２６を介してＰＳ／２記憶装置２９へ移動され
る。

すべてのデータがバッファ記憶機構３４から取り出され
た後、データ転送制御ブロック４２は、他の異なるデー
タ転送動作を実行するために再び自由に使用できる。

バッファ記憶機構３４内で、４つの異なるデー夕転送制
御ブロックが使用できるので、最大４つの異なる独立し
たデータ転送動作を並行して実行することができる。ま
た、異なる適切な値を各データ転送制御ブロックのリピ
ート・カウンタ制御フィールドにセットできるので、異
なる量のサービス時間を異なるデータ転送動作に割り振
ることが可能となる。これによって、異なるタイプのデ
ータ転送動作に対するデータ転送性能を、システム要件
に応じてできるだけ最適化することが可能になる。また
、メツセージは、リピート・カウントがＯになるまで処
理されないので、たとえメツセージ・パス割込みがかな
り頻繁にあっても、あるデータ伝送速度が維持できるよ
うにデータ転送性能を調節することができる。

本発明の好ましい実施例であると現在考えられるものに
ついて記述したが、本発明から逸脱することなく各種の
変更が可能なことは当業者には明らかであり、本発明の
真の精神及び範囲内に含まれるすべての変更をカバーす
るものである。

Ｅ０発明の効果 上述のごとく、本発明によればプロセッサ間でのメツセ
ージ及びデータの高速かつ効率的な転送が可能となる。

【図面の簡単な説明】

第１図は、本発明に従って構築されたバス間アダプタを
含む２プロセツサ・データ処理システムの一般的ブロッ
ク・ダイアグラムである。 第２図は、第１図のバス間アダプタ中で使用されるバッ
ファ記憶機構の記憶マツプである。 第３図は、第２図のダウン・メツセージ制御ブロックの
内容の詳細図である。 第４図は、第２図のアップ・メツセージ制御ブロックの
内容の詳細図である。 第６図は、バッファ記憶機構における多数の独立したデ
ータ・バッファ区域の確立を示す、第２図のバッファ記
憶機構の部分的記憶マツプである。 第７図は、第１図のアダプタ制御機構中で使用される種
々のシーケンサ機構の相互関係を示すブロック・ダイア
グラムである。 第８図は、バッファ記憶機構内における異なるメツセー
ジ／データ転送域がサービスを受ける順序を示すフロー
・ダイアグラムである。 第９図は、第１図のアダプタ制御機構の内部構造を詳細
に示すブロック・ダイアグラムである。 第１０図は、第９図のカウント／アドレス・カウンタの
内部構造を詳細に示すブロック・ダイアグラムである。 第１１図は、第９図のデータ転送制御論理回路の内部構
造の詳細図である。 ２０・・・・バス間アダプタ、２１・・・・システム／
３７０プロセツサ、２２・・・・ＰＳ／２プロセッサ、
２５・・・・システム／３７０記憶装置、２９・・・・
ＰＳ／２記憶装置、３４・・・・バッファ記憶機構、３
９・・・・アダプタ制御機構、５０・・・・主シーケン
サ、６４・・・・カウント／アドレス・カウンタ、７０
・・・・データ転送制御論理回路、８１・・・・バッフ
ドアドレスΦレジスタ、８５・・・・バイト・カウント
・レジスタ、８９・・・・３７０アドレス・レジスタ。 バッファ記ａ！機構 ＼ 第２図

Claims (4)

【特許請求の範囲】
1. （１）第１データ・プロセッサを第２データ・プロセッ
   サに結合するためのバス間アダプタであって、前記デー
   タ・プロセッサのいずれか一方から供給されるデータを
   受け取り、記憶するためのバッファ記憶手段、 前記バッファ記憶手段内に記憶されたデータを前記デー
   タ・プロセッサの他方に転送するための転送手段、 前記バッファ記憶手段内に第１データ・バッファ区域を
   確立し、この第１データ・バッファ区域を利用して、前
   記データ・プロセッサのいずれか一方から他方にデータ
   を転送するための第１データ転送制御手段、及び それと並行して前記バッファ記憶手段内に第２データ・
   バッファ区域を確立し、この第２データ・バッファ区域
   を並行して利用して、前記データ・プロセッサのいずれ
   か一方から他方にデータ転送するための第２データ転送
   制御手段、 を含み、２つの異なるプロセッサ間データ転送動作の部
   分的オーバラップを可能としたバス間アダプタ。
2. （２）第１データ・プロセッサを第２データ・プロセッ
   サに結合するためのバス間アダプタであって、前記デー
   タ・プロセッサのいずれか一方から供給されるデータ及
   びメッセージを記憶するためのバッファ記憶手段、 前記バッファ記憶手段と前記データ・プロセッサの一方
   との間で、データの個々のパケット及び個々のメッセー
   ジをインタリーブ方式で転送するための転送手段、及び 連続したメッセージ転送の間に転送されるデータ・パケ
   ットの数を変更するためのプログラム式データ転送反復
   手段、 を含むバス間アダプタ。
3. （３）第１データ・プロセッサを第２データ・プロセッ
   サに結合するためのバス間アダプタであって、第１デー
   タ・プロセッサから供給されるデータを受け取り、記憶
   するためのバッファ記憶手段、前記バッファ記憶手段内
   に記憶されたデータを第２データ・プロセッサに転送す
   るための転送手段、及び 第１データ・プロセッサからのデータの前記バッファ記
   憶手段による受取りとオーバラップして、第２データ・
   プロセッサへのデータの転送を開始及び継続するための
   、前記転送手段に結合された制御手段、 を含むバス間アダプタ。
4. （４）第１データ・プロセッサ及びその入出力バスが、
   第１のコンピュータ・アーキテクチャに従って構築され
   、第２データ・プロセッサ及びその入出力バスが、異な
   る第２のコンピュータ・アーキテクチャに従って構築さ
   れている、第１データ・プロセッサの入出力バスを第２
   データ・プロセッサの入出力バスに結合するためのバス
   間アダプタであって、 前記データ・プロセッサのいずれか一方から供給される
   データを記憶し、このようなデータを前記データ・プロ
   セッサの他方に転送するためのバッファ記憶手段、 前記データ・プロセッサの一方が、データを供給しまた
   は受け取るために、前記バッファ記憶手段に直接アクセ
   スできるようにするための第１転送手段、及び 前記バッファ記憶手段と他方のデータ・プロセッサとの
   間で、この他方のデータ・プロセッサのアーキテクチャ
   と整合性のあるデータ・パケットの形でデータを転送す
   るための第２データ転送手段、を含むバス間アダプタ。