JPH0827705B2 - アダプタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的に高速コンピュー
タ・システムを他のコンピュータ・システムに、及びか
かる高速コンピュータ・システム内で端末又はワークス
テーションとして使用されるパーソナル・コンピュータ
とにインタフェースすることに関する。本発明の実施例
はIBM 3090メインフレーム・コンピュータ、IBMパーソ
ナル・システム/2 (PS/2)コンピュータ、リスク・シス
テム/6000コンピュータ等で実施されているような標準
の高性能パラレル・インタフェース(HIPPI)環境に於い
て説明される。後者2つのコンピュータについては、32
ビット・マイクロチャネル・バスを具備する。しかし、
本発明が他のメインフレーム・コンピュータ及び異なる
バス・アーキテクチャを使用したパーソナル・コンピュ
ータについても適合されることは勿論である(パーソナ
ル・システム/2“PERSONAL SYSTEM/2”、PS/2、リスク
・システム /6000“RISC SYSTEM/6000”、マイクロ・チ
ャネル“MICROCHANNEL”は IBM社の商標である。)。

【０００２】

【従来の技術】例えばIBMのパーソナル・システム/2(PS
/2)コンピュータ等のインテルi386及びi486マイクロプ
ロセッサをベースにした、またIBMのリスク・システム/
6000ワークステーション等の最小命令セット・コンピュ
ータ(RISC)のマイクロプロセッサをベースにした高性能
パーソナル・コンピュータでは、拡張されたグラフィッ
ク能力を所有する(i386及びi486はインテル社の商標で
ある)。IBMのオペレーティング・システム/2 (0S/2)或
いはAIX、IBMがライセンスされているUNIXバージョン等
のオペレーティング・システムを利用したこれらのマイ
クロプロセッサによりアドレス可能な大容量記憶装置は
3次元グラフィック等を支援するのに必要な膨大な量の
データを高速に処理することができる(オペレーティン
グ・システム/2“OPERATING SYSTEM/2”、0S/2、AIXはI
BMの商標、UNIXはAT&T社の商標である)。これらコンピ
ュータは有能なスタンドアロン・システムであるが、例
えばIBM3090システム等の高性能ホスト・システムと相
互接続することにより更に偉大な潜在的高性能を実現で
きる。

【０００３】高速チャネルはAMERICAN NATIONAL STANDA
RDS INSTITUTE(ANSI)のX3T9.3タスク・グループにより
開発された標準仕様案である。ANSIの推薦標準はX3T9/8
8-127、Rev.6.7である。同標準は4バイトのパラレル・バ
スにより100メガ・バイト(MB)/秒のスピードで情報を伝
送する。IBMは1989年5月に拡張スーパーコンピュータ・
システムとして3090システム用高性能パラレル・インタ
フェース・バージョンを発表した。チャネル上の伝送は
いくつかの制御信号により制御される。これら信号は送
信側及び受信側に転送を適切に同期させる。図13はHIPP
I接続に於ける信号のレイアウトを示す。チャネルの全
実施例に於いて、2つの同一なサブチャネルを使用す
る。一方はインバウンド・データ用、他方はアウトバウ
ンド・データ用である。チャネル定義は2つのサブチャ
ネルが同時に作用することを許可する。本発明の理解を
助けるために図13に示すチャネルが使用する信号の機能
(1〜8)を説明することによりチャネル作用を総括する。

【０００４】1．要求ラインは転送元装置(例えば3090)
が宛先(例えばワークステーション)にチャネル転送が求
められていることを知らせるのに使用する。宛先は接続
信号をアサートして応答する。 2．接続ラインは宛先装置が転送元装置からの要求信号
に応答してアサートする。接続信号は要求信号が非活動
化するか或いは宛先装置が接続を中断すると決定するま
で活動化状態となる。接続信号は通常転送元が要求信号
を落とすことにより終了され、その他の場合の接続信号
の非活動化は通常誤動作による。要求及び接続信号はチ
ャネル・オペレーション中は真である。 3．相互接続ワイヤーは転送元から宛先への電流ループ
を形成する。同ループ内の電流の流れを検出することに
よりケーブルが転送元及び宛先間で接続されているかど
うかを決定する。 4．情報はインタフェースのデータ及びパリティ・ワイ
ヤー上を転送される。4バイト(32ビット)で構成され、
各バイトに対応して1パリティ・ビットが用意され、ト
ータル36ビットとなる。 5．レディ信号は宛先装置がアサートし、同装置がバー
スト・データを受信準備可能であることを知らせる。レ
ディ信号の転送はバースト転送にインタロックされるこ
とはない。宛先装置は信号遅延を回避するために、レデ
ィ信号を時間前(ahead of time) に送信する。転送元は
送られてくるレディ信号数をカウントし同カウントが途
絶えるまで伝送を継続する。 6．パケット信号は転送元が1つ或いはそれ以上のバース
ト・グループをユニット或いはパケットと識別するため
に使用する。パケットは転送元により要求/接続シーケ
ンスの後にアサートされ、最初のバーストに先行する。
パケット信号は固定の数のバーストが伝送された後に、
転送元により非活動化される。もし送られてくるレディ
信号数がゼロ以外であれば、転送元は次のパケットを即
座に継続する。ゼロの場合にはレディ信号を待機する。 7．チャネル上のバースト・データは256個の転送を含
み、各転送は1フル・ワード(4バイト)のデータを有す
る。該データはチャネルの4バイト・データ・バス上を
転送される。転送元は宛先装置より送られてくるレディ
信号に応答してバースト・データを送信する。転送元は
宛先装置から送られて来る各レディ信号に対し1バース
トを送信する。ここで宛先装置は別のレディ信号を送信
する以前にバーストを受信する必要はない。即ち、宛先
装置はバーストをバッファするだけの余裕があるときに
レディ信号を時間前に出力する。バーストのためのレデ
ィ信号が現在実行中のバーストの完了以前に転送元に到
来すると、次回のバーストは多少の遅延もなく伝送され
る。この特徴は大容量バッファに於いては100 MBレート
を支持する。図13のバースト・ラインは最初のデータ・
ワード(HIPPIデータ・ワード−4バイト)がバス上に出力
された時に活動化され、転送中は活動状態を保持する。 8．クロック信号は転送元で生成され、宛先側が適切に
データを受信及びラッチアップし、信号を制御できるよ
うに同期を取るために使用される。同クロックは40ナノ
秒の固定周期を有する。クロック信号は連続的に出力さ
れる。

【０００５】IBMが実施したHIPPIアダプタを図14に示
す。それぞれインバウンド部11及びアウトバウンド部12
により構成され、本質的に両者間には内部接続はない。
インバウンド部11は受信回路13を介してHIPPIチャネル
よりデータを受信し、同回路はケーブル上の差動信号を
アダプタ用に単一終端信号に変換する。受信されたデー
タは最初にインバウンド・クロックに同期するラッチ14
に捕らえられる。転送元がデータとクロック信号間のス
キューを制御するために、同技法は信頼性のあるデータ
捕獲を保証する。データは一度捕獲されると、アダプタ
内のローカル・クロック16に同期する。クロック同期回
路18はインバウンドHIPPIチャネルからのクロック信号
と、ローカル・クロック16を利用して前記作用を達成す
る。データは次に第2ラッチ(受信データ・レジスタ)20
に転送され、アダプタ・ロジックにより使用される。ま
たインバウンド側は接続シーケンス中にHIPPIチャネル
上に伝送される経路指定情報をデコードするオプション
・ロジック(I−フィールド・デコーダ)21を含む。I−フ
ィールドと称される同情報は要求信号が転送元によりア
サートされる時に、データバス上に出力される。I−フ
ィールドは単に32ビットの数であり、スイッチ装置を介
して経路指定を設定する際利用される。基本的アダプタ
の実施例に於いては、前記情報は必要とされないが、要
求されればアドレスの如く利用される。ANSI標準はI−
フィールドのフォーマット或いは解釈を定義していな
い。アダプタのアウトバウンド側に於いては、ローカル
・クロック16はデータを保持レジスタ22からHIPPIチャ
ネル上に伝送するために使用される。同レジスタは送信
回路24内の差動駆動回路にデータ供給する。該差動回路
はインタフェース用の適切な信号を生成する。アウトバ
ウンド信号に対してはアダプタが転送元であり、クロッ
クを提供しなければならないので、ローカル・クロック
はHIPPIクロックとしてインタフェース上に送られる。

【０００６】HIPPIチャネルは差動ECL(エッミタ結合ロ
ジック)ドライバにより高性能を達成する。このため、2
つ以上のワークステーションをチャネルに接続する要求
に対しては、チャネルを分岐することは可能ではない。
このことが図15に示すように、HIPPIチャネルを2者(TWO
PARTY) オペレーションに制限する。もし更に多くの装
置(A〜C)への接続が望まれる場合には、図16に示すよう
にHIPPIチャネル・スイッチ装置が挿入されねばならな
い。HIPPIチャネル・スイッチは16図に示すように3組の
送受信回路を有する。更に1組の送受信回路が各新たに
接続される装置に対して付加されなければならない。イ
ンタフェース・ロジックに加え、同スイッチは全てのHI
PPI信号が各出力に於いて有効なことを要求する内部ス
イッチ機能を達成する必要がある。インタフェースには
40以上の信号が存在するので、スイッチの複雑化は急速
に拡大する。

【０００７】IBMのマイクロ・チャネル・アーキテクチ
ャ(MCA)バスは以前の24ビット・アドレス及び16ビット
・データ標準を置換し、32ビット・アドレス及び32ビッ
ト・データ能力を提供するパーソナル・コンピュータに
於ける最初のバスである。MCAバスはIBM PS/2やRISC SY
STEM/6000コンピュータ及び他のライセンス・コンピュ
ータ等の特定のモデルに於いて使用される。他の32ビッ
ト・バス・アーキテクチャも今日市場に現れている。現
在32ビット・バス・アーキテクチャによるパーソナル・
コンピュタへの最高転送レートは現状利用可能なホスト
・アダプタのスピードに制限されている。同レートは数
多くの要因に依存するが、通常毎秒1 MB(メガバイト)以
下である。いずれにしろ、スピードはホスト上のブロッ
ク・マルチプレクサ・チャネルのそれに制限され、IBM
3090システムの場合には3 MB/秒である。

【０００８】

【発明が解決しようとする課題】従って本発明の目的は
高性能パラレル・インタフェースを有するホスト・コン
ピュータに接続されるパーソナル・コンピュータもしく
はワークステーションのための前記ホスト・コンピュー
タへの高速接続を提供するものである。

【０００９】本発明の別の目的はホスト・コンピュータ
とパーソナル・コンピュータ、ワークステーション間に
於けるデータ・オブジェクト(イメージ、ファイル等)の
高速転送の同期手段を提供することである。

【００１０】更に本発明の目的はホスト・コンピュー
タ、パーソナル・コンピュータもしくはワークステーシ
ョン間の高速パラレル・インタフェースによる安価で且
つ高速データ・レートの転送を提供する相互接続を実現
することである。

【００１１】更に本発明の別の目的はビデオ表示装置を
ANSI HIPPIパラレル・インタフェースを有するシステム
に接続するビデオ・アダプタを提供することである。

【００１２】更に本発明の別の目的はスイッチ装置を必
要とせずにまた複雑度やコストを最小限に維持して、HI
PPIチャネルにデバイスを付加する方法を提供する。

【００１３】

【課題を解決するための手段】本発明によれば、IBM 30
90システムの如きシステム上の高速チャネルへ接続する
ためのアダプタが提供される。同システムではデータ転
送レートがPS/2或いはRISK SYSTEM/6000及び他のコンピ
ュータ上のMICRO CHANNEL バスの最高レートまで高速化
されている。これは今日の最高速値の3倍から12倍また
通常値の10倍から40倍に相当する。実際バースト・レー
ト100 MB/秒が本発明に於いては可能である。

【００１４】本発明の別の側面によれば、ビデオ・アダ
プタによるHIPPIチャネルへの接続が提供される。同ア
ダプタはピンポン・バッファとして管理される2つの同
一のバッファ・メモリ・アレイを含む。各バッファ・メ
モリ・アレイはランダム・アクセス(RAM)ポートとシリ
アル・アクセス(SAM)ポートを有する2ポートRAM(ランダ
ム・アクセス・メモリ)・モジュールにより構成され
る。SAMポートはメイン・アレイからパラレルにロード
され、次にビデオ発生器にシフトされるシフト・レジス
タで構成される。MICRO CHANNEL インタフェースにより
ワークステーションはバッファ・メモリ・アレイにアク
セスできる。前記アダプタは表示装置がアニメ・シーケ
ンスを表現する場合に特に有効である。

【００１５】更に本発明の別の側面としては、HIPPIア
ダプタにより複数システムがデージー・チェイン接続に
拡張される。同プロトコルは宛先システムを識別するI
−フィールドと称される追加フィールドの伝送を要求す
る。従って前記アダプタはI−フィールド・デコーダを
含み、同デコーダはパス・スルー・ロジックを介して通
信し、同ロジックはデータが受信されるべきか或いは次
のシステムに環状連鎖によりパスされるべきかを決定す
る。

【００１６】

【実施例】図1を参照すると、アダプタ30はHIPPIチャネ
ル電気インタフェース32を有する。該構成要素は高速チ
ャネル31から信号を受信し、同信号を差動ECL (EMITTER
COUPLED LOGIC) 信号から他のアダプタ部により要求さ
れるTTL (TRANSISTOR-TRANSISTOR LOGIC) 信号へ変換す
る。信号変換に加え、電気インタフェース32のロジック
では、入力データのパリティがチェックされる。電気イ
ンタフェース32の出力はFIFO (FIRST-IN FIRST-OUT)バ
ッファ34に送られる。バッファ34はFIFO記憶アレイ及び
同オペレーションを制御するためのロジックで構成され
る。本発明の一実施例では、FIFOアレイは8 Kバイトの
データを含む。これはANSI標準HIPPIチャネル上の8デー
タ・バーストに相当する。バッファ34がエンプティ状態
の時、エンプティ信号が制御ロジック38を介しマイクロ
チャネル・ロジック36に提供される。FIFOバッファ34の
出力はマイクロチャネル・ロジック36に提供される。同
ロジックはFIFOバッファをパーソナル・コンピュータま
たはワークステーションによってアクセスされるシステ
ム・メモリの領域にマップ化する。同領域のアドレスは
可変であり、従ってメモリ・マップは異なる構成に対応
してカスタム化される。メモリ・マップ化の他にマイク
ロチャネル・ロジック36はマイクロチャネル・バス39か
らのI/O (INPUT/OUTPUT)リード・コマンドに応答してパ
ーソナル・コンピュータまたはワークステーションに対
しステータス情報を提供する。同機能により、パーソナ
ル・コンピュータ或いはワークステーション・ソフトウ
ェアはチャネル・リンク及びFIFOバッファの状態を決定
することができる。同構成要素の特に重要な機能として
は、ワークステーション・ソフトウェアにチャネル上の
パケット(PACKET)信号の状態をモニタさせることであ
る。電気インタフェース32、FIFOバッファ34、マイクロ
チャネル・ロジック36の各々は制御ロジック38により制
御される。このブロック内の回路はマイクロチャネル39
及び高速チャネルのオペレーションをインターロックす
るので、正確なデータ転送がFIFOバッファ34を介して達
成される。

【００１７】データ転送は3090ソフトウェアによるHIPP
Iインタフェース32の初期化で開始される。この時セッ
トされる一つのパラメータはパケットのサイズである。
パケットサイズは送られてくるデータ・オブジェクトの
サイズに相当する。一実施例に於いては、送信されるオ
ブジェクトは64 Kバイト(64バースト)のイメージであ
る。パケットのサイズを調整することにより、ファイル
・ブロック、テキスト・ブロック等の他のオブジェクト
も収容される。同技術の重要な点は後に明らかになるこ
とであろう。チャネルが初期化されるやいなや3090はHI
PPIインタフェース32上に要求信号をアサートする。ア
ダプタは接続信号によりこれに応答し、データ転送が開
始されることを指摘する。接続信号受信の後3090はパケ
ット信号をアサートし、アダプタからのレディ信号を待
機する。アダプタがレディ信号を送信するやいなやデー
タ転送が開始される。レディ信号に応答し、3090は256
ワードの1バーストを転送する。アダプタ・ロジック38
はFIFOバッファ34が4分の3以下の充填状態であれば予め
レディ信号を送信するよう設計されている。レディ信号
はFIFOバッファ34の4分の3が充填されると3090から保留
され、アダプタのマイクロチャネル側が同FIFOをハーフ
ウェイ点までエンプティ状態にしたとき再生される。同
技術によりHIPPIチャネルがマイクロチャネル・バス39
をオーバランすることが不可能となる。

【００１８】アダプタのマイクロチャネル側はFIFOエン
プティ信号が非活動状態になると、直ちに接続されるパ
ーソナル・コンピュータ或いはワークステーションにリ
ード37を介して割り込みを発生する。パーソナル・コン
ピュータ或いはワークステーション・ソフトウェアはア
ダプタがマップ化した領域内の記憶アドレスをアクセス
してアダプタからデータをリードする。データは256ワ
ードのバーストで転送されるため、パーソナル・コンピ
ュータ或いはワークステーション・ソフトウェアはFIFO
メモリ領域から1バーストを除去するまでFIFOバッファ3
4の状態をチェックする必要はない。最初のバーストがF
IFOメモリ領域から取り除かれた後にFIFOバッファがエ
ンプティ化されていないことを保証するために、エンプ
ティ信号状態は周期的にチェックされなければならな
い。例えば3090がマイクロチャネル・バス39の10倍のス
ピードを有したとしても、チャネル転送期間中は割り込
みが発生し、短期間ではあるがHIPPIチャネル上の伝送
を保留する。もし同期間がパーソナル・コンピュータ或
いはワークステーションがFIFOバッファ34をエンプティ
化するのに十分な時間であれば、アンダーランが発生す
る。エンプティ信号状態をモニタすることにより、ワー
クステーション・ソフトウェアはこうしたアンダーラン
を回避できる。

【００１９】この様にしてオペレーションは全てのデー
タ・オブジェクトがHIPPIチャネルを介して転送される
まで継続される。HIPPIチャネルで履行されるANSI定義
は特定の転送終了(END OF TRANSFER)(例えばDEVICE EN
D) を含まない。このことがデータ転送の終了を決定す
ることを困難にしている。同困難を克服するために、マ
イクロチャネル・アダプタはパーソナル・コンピュータ
或いはワークステーションにHIPPIパケット信号状態を
モニタさせる。パケット・サイズは3090システムによ
り、転送されるデータ・オブジェクトのサイズに等しく
セットされる。パケット信号状態をリードすることによ
り、ワークステーション・ソフトウェアは伝送が完了し
たか否かを決定する。FIFOバッファ34内の残りのデータ
はエンプティ信号がFIFOバッファにより活動化されるま
で読み出される。パケット信号状態及びFIFOエンプティ
信号状態の両者をモニタし、伝送の保全性を保証するこ
とが必要である。

【００２０】制御ロジック38はハードウェア・ステート
・マシンとしてマイクロコードにより実行される。本実
施例では、後述される説明はパーソナル・コンピュータ
もしくはワークステーション内で実行されるアセンブラ
・コードのマイクロコードに関する。マイクロコードは
様々な入力点を有する。それらは初期化入力点、割り込
み入力点及びデータを3つの宛先の一つに移行する3つの
入力点である。宛先としてはイメージ・バッファ、メモ
リ・バッファ、表示・バッファがある。本実施例では、
イメージ・バッファはビデオ・グラフィック・アレイ(V
GA)バッファ、メモリ・バッファはテキスト・データ用6
4 Kバッファ、表示メモリはIBM 8514表示メモリであ
る。割り込み入力点は標識(HIPPI_DATA_AVAILABLE)をセ
ットする機能を有する。同機能はアプリケーション・プ
ログラムに対し、ホストよりデータが到来し、FIFOバッ
ファ内に存在することを示し、データ転送の開始を通達
する。初期化入力点はインタフェース・カード・レジス
タを所定の状態にセットし、アダプタとのインタフェー
スを可能としたりする。

【００２１】マイクロコードはマイクロチャネル・イン
タフェースにI/Oポートして接続される次に示すライン
を利用する。 1．パケット。このラインはHIPPIチャネル上のパケット
状態を伝える。これはデータ・オブジェクトを構成する
一つ或いはそれ以上のパケットのデータ転送が進行中で
あることを示すのに使用される。 2．データ利用可能。このラインはデータがFIFOバッフ
ァ内で利用可能なことを示す。ハードウェア・ステート
・マシンによりデータがバッファ内に存在するときに活
動状態にセットされ、バッファがエンプティ状態の時、
非活動状態にセットされる。 3．HIPPI利用可能。このロケーションに書き込むことに
より、インタフェースにホストからHIPPIチャネルを介
してデータを受信することを予め通報する。このライン
が活動状態の時、ハードウェア・ステート・マシンはレ
ディ信号を送り、ホストがデータを送信することを示
す。またステート・マシンはパケットがドロップした
時、同ラインを使用禁止とする。同ラインはパーソナル
・コンピュータ或いはワークステーションがデータ受信
レディ状態の時、マイクロコードにより利用可能とな
る。

【００２２】図2では、ハードウェア・ステート・マシ
ンが機能ブロック41に於いて利用可能となり、ホストか
らのデータ受信が許可される。ホストはデータを送信
し、同データはFIFOバッファにより受信される。ハード
ウェア・ステート・マシンはFIFOバッファ内データの結
果、割り込みを発生する。図3では、割り込みハンドラ
が呼ばれ、機能ブロック51に於いてHIPPI_DATA_AVAILAB
LE(HIPPIデータ利用可能)をセットし、機能ブロック52
に於いて割り込みをリセットし、(パケット長により決
定される)転送期間中は機能ブロック53に於いて、この
他の割り込みを禁止する。図2に戻り、HIPPI_DATA_AVAI
LABLEがセットされたかどうかが判断ブロック42で検出
され、これに応答して機能ブロック42でデータ移動入力
点の一つに対して呼出が実施される。このことは図4で
更に詳細に説明される。

【００２３】図4に示すマイクロコードの入力では、機
能ブロック61でループ・カウントがセットされる。同カ
ウント値は呼び出される入力点と共に変化する。次に、
パケット及びデータ利用可能信号の状態が判断ブロック
62でチェックされる。また、この箇所は転送期間中にデ
ータ利用可能信号をドロップして、パケット信号をチェ
ックし、転送が完了したかを確認する時にも使用され
る。判断ブロック63ではユーザのEXIT指示がチェックさ
れる。即ち、ユーザからの打ち切り要求がチェックさ
れ、もし活動状態であれば、データ移動ループが打ち切
られる。ユーザEXITはデータ利用可能信号が既に落ち、
パケット信号が未だに活動状態の場合のみチェックされ
る。判断ブロック64は通常のデータ移動ループの先頭に
位置する。データ利用可能標識が再びチェックされる。
もし活動状態であれば、制御は機能ブロック65へ移行
し、ここでは2ワードのデータをインタフェースから宛
先バッファに移動し、ループ・カウントが機能ブロック
66で減算される。一方、活動状態でない場合には、パケ
ット信号状態のチェックのために制御は入力点の先頭に
移行する。もしパケット信号が非活動状態であれば、転
送は終了し、制御は判断ブロック67即ちエラー・チェッ
ク点に移行する。パケット信号が活動状態でデータ利用
可能信号が非活動状態の場合には、どちらかのデータ利
用可能が活動状態に成るか或いはユーザ打ち切りがセッ
トされるまで判断ブロック62から64までのループが実行
される。もしデータ利用可能信号がループ中に活動状態
になれば、データ移動ループ(判断ブロック64から機能
ブロック66)が実行される。ユーザ打ち切りが検出され
ると、制御は判断ブロック67のエラー・チェック点に移
行する。判断ブロック67では所望のデータ・カウントが
受信されたかどうかの確認のため、データ・カウントが
チェックされる。もしユーザ打ち切り或いはデータ欠損
のために所望のデータ・カウントでなかった場合には、
制御は機能ブロック68に移行する。ここではバッファ内
の最終ワードを残余カウント値で補間することによりデ
ータ・バッファは埋め込まれる。これはもしデータがイ
メージ・データ・オブジェクトの場合には、イメージを
完成させる効果を有し、またデータ・ポインタが次回の
転送のために正しい境界から開始することを保証する。
これによりデータ欠損やそれに続くスキュー問題を解決
できる。この箇所では、パケット信号がドロップする
と、ハードウェア・ステート・マシンはレディ信号機能
を禁止する。制御はパーソナル・コンピュータ或いはワ
ークステーション上で実行されるアプリケーションに戻
る。入力点のいくつかはこの部分でレディ信号を再利用
可能とする。

【００２４】ホスト・データ転送の歩調合わせはハード
ウェア・ステート・マシンがバッファがフル状態の時
に、レディ信号を送信しないことにより受信インタフェ
ースを禁止して達成される。これは実施例のシステムに
於いては頻繁に発生する。なぜなら、PS/2コンピュータ
はFIFOバッファがデータを記憶するのと同等のスピード
でデータを移動できないからである。このことは部分的
にはコード待ち時間によるが、主にはマイクロチャネル
バスの限られたバス・バンド幅に依存する。図5を参照
すると、マイクロコードは最初に判断ブロック71に於い
てデータが利用可能かを決定し、次にFIFOバッファが4
分の3充填されているかどうかを決定する。もしFIFOバ
ッファの4分の3が充填されていれば、レディ信号は機能
ブロック73で禁止される。データは機能ブロック74に於
いてFIFOバッファから移動され、カウント値は機能ブロ
ック75に於いて減算される。次にFIFOバッファは再び判
断ブロック76に於いてチェックされ、2分の1以下だけが
充填状態かどうかを決定する。もしそうであれば、パケ
ット信号が判断ブロック77でチェックされ、未だに存在
すれば応答信号が機能ブロック78で再許可される。これ
によりハードウェア・ステート・マシンはレディ信号の
送信を開始し、データ転送は再びFIFOバッファがフル状
態になるまで再実行される。これはデータをIBM 8514表
示メモリに移動する場合に特に重要となる。

【００２５】例えばグラフィックとテキストと言った異
なるサイズのデータ用に2つの宛先を有するシステムに
於いては、パケット信号はデータの経路を指定するため
に使用される。これは図6のマイクロコードにより示さ
れる。例えばテキスト・データは4 Kバイト長であり、
グラフィック・データはそれよりも遥かに長い。判断ブ
ロック81に於いて、FIFOバッファにデータが到来したと
判断されると、機能ブロック82に於いて、4 Kのデータ
がFIFOバッファから一時バッファに移動される。データ
がホストから到来すると、FIFOバッファは常時少なくと
も4 Kの利用可能データを所有する。最初の4 Kのデータ
が移動されると、パケット及びデータ利用可能信号が判
断ブロック83でチェックされる。該両信号が非活動状態
の場合には、転送は4 Kデータ転送となり、機能ブロッ
ク84に於いて、テキスト・イメージ・バッファに転送さ
れる。一時バッファの4 Kデータはテキスト・イメージ
表示バッファに移動される。また両信号の一方が未だに
活動状態の場合には、転送は4 Kデータ以上に対して実
施されることとなる。即ちグラフィック・イメージに対
する転送を意味し、一時バッファ内の4 Kデータは機能
ブロック85に於いて、グラフィック・イメージ・バッフ
ァに移動される。ホストから来る残りのデータについて
も、機能ブロック86及び87に於いて、FIFOバッファから
グラフィック・イメージ表示バッファに移動される。こ
うしてパケット信号がドロップするとき、転送カウント
のトラックを保持しチェックすることでデータのタイプ
が決定され、適切な経路指定が可能となる。このように
パケット情報自身を使用することにより、アドレス支援
を有さない問題及びデータの経路指定に必要な待ち時間
の除去に関する問題が解決できる。

【００２６】本発明はマイクロ・チャネル に基本を置
くコンピュータをANSI HIPPIチャネルにバースト・デー
タ・レート100 MB/秒またマイクロチャネル・バスがサ
ポートする最高レートにて接続することを支援するもの
である。アダプタは3090とマイクロチャネル・バス間の
データ・オブジェクト伝送を同期するコスト的に適切で
実現が容易な簡単且つ効果的手段を提供する。これは大
容量で高価なRAMバッファの代わりに、一つのFIFOバッ
ファを使用することで可能となる。更に本発明はHIPPI
上のパケット信号をユニークに使用することにより、パ
ーソナル・コンピュータ或いはワークステーションに転
送されるデータ・オブジェクトの境界を信号指示する。

【００２７】図7に於いては、本発明の別の側面によるH
IPPIアダプタが示されている。HIPPIチャネル受信器90
はHIPPIチャネル91より信号を受信し、同信号を差動ECL
信号からアダプタの他の部分で求められるTTL信号に変
換する。信号変換の他に同ロジックはパリティ及び入力
データのエラー・チェック・コードをチェックし、HIPP
I転送元へのレディ信号の活動化を制御する。同受信器9
0のオペレーションは該受信器内の一部である受信ステ
ート・マシンにより制御される。HIPPI送信器92はデー
タ及び制御情報をアウトバウンドHIPPIインタフェース
を介して伝送する。同送信器は内部信号レベルをインタ
フェース用の差動ECLレベルに変換し、アウトバウンド
・インタフェース上のバースト及びレディ信号を介して
伝送を制御する。受信器90と同様に送信器92も自身のス
テート・マシンにより制御される。バッファ・メモリ93
はA及びBバッファで表される2個の同一アレイ94、96か
ら成る。バッファ・メモリは送信に於いては一時データ
記憶装置としてまた受信に対してはビデオ・リフレッシ
ュ記憶装置として機能する。またバッファ・メモリ93は
HIPPIチャネル91とビデオ表示装置のスピードを突き合
わせる役割も果たす。

【００２８】チャネル・スピードの大幅な違いにより、
記憶バッファ93がHIPPIチャネル91からのデータをHIPPI
が送信するフルレートで受信することが必要である。こ
れによりバッファ93はデータを100 MB/秒で受信しなけ
ればならない。同バッファのサイズはアプリケーション
に依存するが、HIPPIから送られてくる最小のデータ・
オブジェクトを保持するのに十分な容量を所有する必要
がある。本発明の一実施例によれば、同バッファサイズ
は一個のビデオ・イメージの大きさに相当する1.28 MB
である。同バッファのサイズとしては、バッファとして
機能するために選択されたRAMモジュールに突き合わせ
た最も近い値を取ることが便利である。

【００２９】図7に示すように、A及びBバッファと称さ
れる2個の同一の記憶アレイ94、96が存在する。2つのア
レイは良く知られるピンポン技術により管理される。こ
の技術に於いては、一つのバッファがロードされ、もう
一方は読み出され、次に前回読み出されたアレイが次回
にはロードされ、前回ロードされたアレイは読み出され
る。メモリアレイ自身は2ポートRAMモジュールにより構
成される。各アレイはランダム・アクセス(RAM)ポート
とシリアル・アクセス(SAM)ポートを有する。SAMポート
はメイン・アレイからパラレルにロードされるシフトレ
ジスタからなる。データはレジスタがエンプティになる
までSAMポートからシフトされる。SAMシフトレジスタの
サイズはメインアレイをアクセスする要求が大幅に減少
するように設定される。実際には、正確なサイズは選択
される特定のRAMモジュールに依存するが、512ビット或
いはそれ以上が利用可能である。これは各512画素の表
示データに対して、メイン・アレイへ1アクセスが必要
なことを示す。メイン・アレイに対する回線争奪を減ら
すことにより、第2のポート(RAMポート)を他の目的に利
用可能な時間が形成される。本発明の場合、RAMポート
はマイクロチャネル・インタフェース102に接続され、
ワークステーションはA及びBバッファ94、96を内部的に
アドレス可能なメモリとしてアクセスする。ワークステ
ーションが実行できる便利な機能としては、ディスクに
対するイメージのセーブ及びリストア、イメージへの注
釈記入などがある。RAMポートへは他の接続がないの
で、ワークステーションはいつでもA及びBバッファへア
クセス可能である。

【００３０】ビデオ発生器98は接続されるCRＴ或いは類
似の表示装置(図示せず)を介するバッファ94及び96内の
データの表示を制御する。従って、ビデオ発生器98は表
示装置用にブランキング信号、同期信号を含む制御信号
を発生し、デジタル・アナログ変換器(DAC)によりデジ
タル・ビデオ情報をアナログ信号に変換する。そして、
DAC用にカラー・ルックアップ・テーブルを制御及び管
理する。これらの機能はビデオ発生器に於いては従来技
術に相当する。

【００３１】アービタ及び制御ロジック104はビデオ・
ステート・マシン及びHIPPI送受信ステート・マシンを
含む。ステート・マシンは図8、図9のフロー・チャート
に従うマイクロコードにより駆動される。ロジック104
のビデオ・ステート・マシンはHIPPI送受信ステート・
マシンに結合され、リード107を介してシリアル出力制
御100にまたリード105を介してビデオ発生器に結合され
る。HIPPI送受信ステート・マシンはリード103を介して
HIPPI受信器に結合され、リード99を介してHIPPI送信器
にまたリード107を介してシリアル出力制御100に結合さ
れる。

【００３２】SAM出力制御100はシリアル・アクセス・メ
モリ(SAM)出力94、96とビデオ発生器98或いは送信器92
を介するHIPPI出力との間の接続を管理する。SAM出力制
御100、ビデオ表示発生器98はビデオ表示装置を途絶さ
せないことを保証する最高の優先順位を有する。従っ
て、SAM出力制御100はビデオ構成要素が常時A或いはBの
SAMポートに接続されていることを保証する。

【００３３】マイクロチャネル・ロジック102はMCAバス
109上の信号を解釈し、ワークステーションがアダプタ
のバッファ及び制御回路をアクセスすることを許可す
る。マイクロチャネル・ロジック102が行う機能として
は、マイクロチャネルP0S (POWER ON SEQUENCE) 機能が
あり、同機能はバッファ・メモリをマップ化し、ステー
タス情報へのアクセスを行う。更に詳細には、IBM MCA
定義では、全てのマイクロチャネル・アダプタに於ける
ロジックのセットアップのための初期化処理を定義す
る。通常の場合には、これらの機能はアダプタが使用す
る割り込みレベルの設定、マイクロチャネルI/Oアドレ
ス、メモリ・アドレスを含む。またP0Sロジックは特定
のP0Sアドレス及びコマンドをデコードする必要があ
る。またロジック回路はバッファをワークステーション
・ソフトウェアがアクセスできるシステム・メモリ領域
内にマップ化する。この領域の絶対アドレスは可変であ
り、メモリ・マップはP0S処理を通じて異なる構成に対
応してカスタム化される。更にマイクロチャネル・バス
からのリード・コマンドに応答して、ロジックはステー
タス情報をワークステーションに提供する。同機能によ
りワークステーション・ソフトウェアはHIPPIリンク及
びバッファ・メモリの状態を決定することができる。

【００３４】アービタ及び制御ロジック104は他の全て
の構成要素のオペレーションをインターロックし、その
中のバッファ・メモリ・ポートの接続を管理する。達成
される機能としては、A及びBバッファ94、96内のダイナ
ミックRAMのリフレッシュ・オペレーションの制御、HIP
PIの送受信オペレーション用にRAM及びSAM転送用のアド
レスの供給、競合するオペレーションが存在しない場合
のマイクロチャネル・バスからバッファ上のRAMポート
へのアドレスのパス、ビデオ及びHIPPI送信用にSAM接続
を選択するための適切な制御信号のSAM出力制御への送
信、ローディング及びタイミング・パラメータとマイク
ロチャネル・バスからのルックアップ・テーブル用にビ
デオ発生器98への適切な信号の供給、A及びBバッファ9
4、96がHIPPI受信器90を介して充填された時の当該バッ
ファの切り換え制御、ビデオ発生器98のフレーム・レー
トの制御などがある。

【００３５】オペレーションとして、HIPPIチャネルか
ら図7に示すアダプタへのデータ転送は次の要領で達成
される。最初に転送元によりHIPPIの初期化が行われ
る。この時セットされる一つの重要パラメータはパケッ
トのサイズである。パケット・サイズは送信されるデー
タ・オブジェクトのサイズに対応してセットされる。一
実施例としては、送られるオブジェクトは1024 Kバイト
を含むイメージである。パケットのサイズを調整するこ
とにより他のイメージ・フレーム・サイズにも対応でき
る。

【００３６】チャネルが初期化されると、転送元は要求
信号をHIPPIチャネル上にアサートする。アダプタはデ
ータ転送が開始したことを示す接続信号により応答す
る。接続信号の受信の後、転送元はパケット信号をアサ
ートし、アダプタからのレディ信号を待機する。ロジッ
ク104内のHIPPI送受信ステート・マシンは信号をアービ
タに送り、インバウンドSAM接続が必要なことを指摘す
る。アービタ104はバッファ94と96のどちらが利用可能
か即ちビデオ発生器98に接続されていない方を選択す
る。そしてバッファが使用できることを示すバッファ利
用可能(BUFFER AVAILABLE)と称される信号を送受信ステ
ート・マシンに返送する。受信ステート・マシンは次に
レディ信号をアサートする。

【００３７】レディ信号に応答して転送元はバースト・
ラインを活動化すると共に一つのバーストを伝送する。
アダプタ・ロジックはパケット信号が偽と成るまでレデ
ィ信号を送信し続けるように設計されている。バッファ
が保持できる以上のデータが伝送される場合には、バッ
ファ・アドレスは循環し、バッファの先頭からオーバー
ライトする。本発明の実施例では、バッファは表示可能
な最大のイメージを収容するのに十分な容量を有するの
で、こうした状況は発生しない。パケット信号がLOWと
成ると、受信ステート・マシンはアービタ104にバッフ
ァが充填されたことを通達する。アービタ104は次にビ
デオ発生器98が表示装置が垂直再トレース・インターバ
ルに達したことを通達するのを待機する。この時表示装
置はブランキング状態であるので、アービタ104は新た
なイメージを表示するためにSAM出力制御100を介して接
続を換えることができる。バッファのスワップが発生す
ると、旧バッファ(最終イメージが表示された)をHIPPI
受信器90が利用可能となり、次回イメージが転送元から
送信可能となる。この処理は漠然と受信器90とビデオ発
生器98の間で繰り返され、A及びBバッファ94、96を交互
させながら一連のピクチャを表示する。

【００３８】HIPPIは100 MBレートでオペレート可能で
あるため、ピクチャをバッファに表示装置のフレーム・
レートよりも大きなレートで送信可能である。1 Kｘ1 K
のフレーム・サイズを有する表示装置について考察する
と、1画素当たり1バイトを有する場合、各フレームは1
メガバイトのデータで構成される。チャネルは従って、
毎秒100フレームを送信できる。通常のCRT表示装置のフ
レーム・レートは毎秒60フレームである。従って、表示
装置が表示できるよりも1秒当たり約40フレーム多く送
ることが可能となる。この問題はカウンタを使用してス
クリーン上に表示されるフレーム数を計数することで解
決される。制御ロジックはその時、フレームが実際に少
なくとも一度表示されるまでバッファのスワップが発生
しないことを保証する。カウンタはワークステーション
により、マイクロチャネル・インタフェースを使用して
セットされる。カウンタに異なる値を利用することによ
り、表示装置のフレーム・レートに対する精密な制御が
達成できる。この機能は特に、表示装置がアニメ・シー
ケンスを表示するとき有効である。なぜなら、フレーム
・レートの変化は見る者を錯乱させるからである。

【００３９】HIPPI受信及び送信オペレーションは非常
に類似している。また前記両者を同時に達成することは
ビデオ発生器の両バッファへのアクセスをブロックし、
表示装置にブランクを生じさせるために、これら両者は
互いに排他的である。HIPPI送信オペレーションはワー
クステーション・ソフトウェアによりマイクロチャネル
・ポートを介してセットアップされる。全ての必要な制
御のためのセッティングがマイクロチャネル・ポートを
介して達成される。セットアップ情報はどちらのバッフ
ァ94或いは96が情報源として使用されるべきか、転送さ
れるバイト数、送信されるI−フィールドの値、パケッ
トサイズを含む。受信オペレーションと異なり、使用す
るバッファを選択する事は重要である。送信ステート・
マシンに於ける制御はSAM出力制御100を特定のバッファ
にセットする。ワークステーション・ソフトウェアはビ
デオ発生器98により表示されている方のバッファを決定
し、一時的にビデオ発生器を同バッファにロックし、未
使用のバッファを送信ステート・マシン用にセットす
る。バッファ選択に加え、ワークステーション・ソフト
ウェアは伝送されるパケット・サイズを決定するレジス
タを初期化し、各バーストに対応する正確な転送数を管
理し、I−フィールド値をセットしなければならない。

【００４０】一度バッファ選択及びセットアップが行わ
れると、送受信ステート・マシンが活動化される。同マ
シンは送信インタフェース上の要求信号をアサートし、
接続信号を待機する。接続信号が受信されると、カウン
タが尽きるまでバーストがHIPPIプロトコルに従って送
信される。各バーストはＬRC(水平冗長検査)情報を伴
う。送信が完了すると、ワークステーション・ソフトウ
ェアは現在表示されているバッファ上のビデオ発生器の
ロックを解除し、通常機能が復元される。

【００４１】ビデオ発生器98は広範なレンジの要求にマ
ッチするためにいくつかのオプションを有している。例
えば、512ｘ512画素から1280ｘ1280画素までの広範な表
示装置に対応でき、フレーム或いはアニメーションまで
表示でき、多少異なるイメージ間をスイッチすることに
より、3次元イメージの表示を可能とする。

【００４２】ビデオ・オペレーション、受信及び送信機
能をサポートするのに必要なマイクロチャネル機能とし
ては、アドレス・デコード、ビデオ発生器コンフィグレ
ーション、モード制御、割り込み発生及びハンドリン
グ、データ送信及び受信、ステータス報告がある。HIPP
Iビデオ・アダプタ制御レジスタ及びデータ・バッファ
はこのインタフェースを通じ、あたかも内部メモリの如
くアクセスされる。これにより高速データ・アクセスと
操作が保証される。レジスタはワークステーション・ソ
フトウェアによりセットされ、ビデオ・タイミング、許
可/禁止同期のセットアップ、同期特性、カラー・ルッ
クアップ・テーブル値等をセットする。制御レジスタへ
のアクセスはモード制御機構を通じて行われ、ワークス
テーション・ソフトウェアに表示するバッファの選択、
ホストへのデータ転送用のバッファの選択を制御させ、
ホストからのデータの受信を許可し、また3次元イメー
ジ・モードをターン・オンする。割り込みはマイクロチ
ャネル・ロジック102を通じて許可または禁止される。
割り込みはパケットが受信されたときに発生する。受信
オペレーションに於けるパケット・サイズはホスト・ア
プリケーションによりセットされる。こうしてシステム
は全イメージが受信されると割り込みが発生する。これ
はエラー状態を検出し、バッファ表示スワップを制御す
るのに有効である。バッファ・メモリ内のデータはワー
クステーション・ソフトウェアによってアクセス(リー
ド或いはライト)される。データはバッファに書き込ま
れ、カウント・レジスタを充填し、I−フィールド・レ
ジスタをセットすることによりホストに送られる。また
データはホストから送られ、ワークステーションにより
アクセスされる。ステータス情報は同インタフェースを
通じ利用可能であり、データ転送オペレーションのステ
ータス、受信オペレーションに於けるデータ・エラー及
び送信オペレーションに於けるインタフェース・エラー
を指摘する。また送信が成功した際のステータスも示さ
れる。

【００４３】ビデオ・アダプタはマイクロチャネル・ワ
ークステーションの一部を成す表示装置へのビデオ情報
の送信用にANSI HIPPIインタフェース を使用して高速
パスを提供する。これはHIPPIインタフェースから表示
メモリへの直接接続を実施することにより、100 MB/秒
で動作する。従って表示画面を可能な範囲で最高速に更
新できる。アニメーション用には自動的にフレームを切
り換え3次元イメージを表示する。

【００４４】図8は図7に示したアダプタのバッファ管理
を司るHIPPI送受信ステート・マシンのマイクロコード
のロジックを示す。一方、図9は図7に示したアダプタの
バッファ管理を司るビデオ・ステート・マシンのマイク
ロコードのロジックを示す。前述したように、ビデオ・
ステート・マシンはブランキング或いは表示の干渉を回
避するためにHIPPIステート・マシンに対し優先順位を
有する。従って、HIPPIステート・マシンはビデオ・ス
テート・マシンのスレーブと見なすことができる。

【００４５】最初に図8を参照すると、判断ブロック110
及び111で示されるように、HIPPIステート・マシン処理
はビデオ・ステート・マシンによりセットされるバッフ
ァAとBがスワップされる時期を示すフラグをモニタす
る。もしバッファAのスワップ・フラグがセットされて
いれば、バッファBは初期化され、バッファAのスワップ
・フラグは機能ブロック112でリセットされる。同様
に、バッファBのスワップ・フラグがセットされていれ
ば、バッファAは初期化され、バッファBのスワップ・フ
ラグは機能ブロック113でリセットされる。

【００４６】機能ブロック112で示されるように、スワ
ップ・バッファAフラグはセットされており、バッファB
は初期化されたものと仮定する。次に機能ブロック114
に於いて、データが送信されるべきかどうかが決定され
る。これはワークステーション・ソフトウェアによりセ
ットされるフラグにより示される。本発明の説明のため
に、データは受信されると仮定し(即ち送信フラグはセ
ットされていない)、従って制御は判断ブロック115に移
行し、データの受信を開始する時期かどうかを決定す
る。これは前述したプロトコルにより決定される。もし
データ受信を開始する時期でない場合には、判断ブロッ
ク116で送信ステータスが変化したか否かが決定され
る。もしそうであれば、制御は機能ブロック112に戻
る。変化していない場合は、判断ブロック117でバッフ
ァBがビデオ・ステート・マシンによりセットされたフ
ラグが示すようにスワップされるべきかが決定される。
もしスワップ・バッファBフラグがセットされていれ
ば、制御は再び判断ブロック110に戻る。スワップ・バ
ッファBフラグがセットされていない場合には、制御は
判断ブロック115に戻る。受信スタートが検出される
と、データ・パケットがHIPPIチャネルより受信され
る。データ・パケットの最後に於いて、データ受信の終
了が機能ブロック118で検出される。この箇所に於い
て、バッファBフル・フラグはセットされ、制御は判断
ブロック110に戻る。バッファBフル・フラグはビデオ・
ステート・マシンにより、図9に示す処理により読み出
される。

【００４７】HIPPIチャネル上にデータが送信され、ビ
デオ発生器に接続されていない方のバッファが選択され
ると仮定する。もしバッファBが送信オペレーション用
に選択されるとすると、その状態が判断ブロック114で
検出される。次に判断ブロック120で送信オペレーショ
ンがオペレータによりキャンセルされたかどうかが決定
される。もしそうであれば、制御は機能ブロック112に
戻る。キャンセルされない場合には、送信オペレーショ
ンが継続する。判断ブロック121では送信オペレーショ
ンが完了したかを検出する。ここでは制御は機能ブロッ
ク112に戻る。さて、機能ブロック114に於いてチェック
が行われ、制御は判断ブロック115に分岐する。判断ブ
ロック117に於いて、バッファBのスワップ・フラグが検
出され、制御は判断ブロック110に戻る。

【００４８】バッファBに関し説明された処理はバッフ
ァAに対しても同様に行われる。これらについても図8で
示されているが、ここでは説明を省略する。

【００４９】図9はバッファ管理に対するビデオ・ステ
ート・マシン処理を示す。従来、パワーアップ時には、
機能ブロック125で示されるようにバッファAの初期化で
処理は開始された。言い替えれば、ビデオ・ステート・
マシンは常時任意にバッファAを選択してスタートして
いた。判断ブロック126に於いて、垂直再トレースが進
行中であるかが決定される。もしそうであれば、垂直再
トレースの終了を待機し、次に判断ブロック127に於い
て、次の垂直再トレースの開始を待機する。このことは
垂直再トレース時間中に、表示装置に不利に影響を与え
ることなくバッファ管理機能が完了することを保証す
る。バッファBフル・フラグが判断ブロック128でチェッ
クされる。図8の判断ブロック119に於いて同フラグがHI
PPIステート・マシンによりセットされたことを思い出
していただきたい。もしバッファBフル・フラグがセッ
トされていれば、判断ブロック129に於いてフレーム/秒
カウンタ(FPS)がプリセット値と等しいか否かチェック
される。これはユーザが定義するオプションであり、ユ
ーザが連続するフレームの表示のレートを制御できるよ
うにしている。ＦPSカウンタがプリセット値と等しくな
い場合には、制御は機能ブロック125に戻る。ここでバ
ッファBフル・フラグがセットされておらず、判断ブロ
ック130に於いて3次元モードが選択されたかどうかが決
定されるものとする。選択されていない場合には、判断
ブロック131により表示バッファBフラグがセットされて
いるかがチェックされる。セットされていない場合に
は、制御は機能ブロック125に戻る。

【００５０】3次元モードが選択されているか或いは表
示バッファBフラグがセットされ、スワップBバッファ・
セット・フラグが機能ブロック132でセットされると仮
定する。図8の判断ブロック111でチェックされたフラグ
が同フラグであったことを思い起こされたい。次に判断
ブロック133に於いて、スワップBフラグがリセットされ
たか決定される。これは図8の機能ブロック113で実施さ
れる。もしリセットされていなければ、判断ブロック13
4に於いて垂直再トレースが進行中かどうか決定され
る。もしそうであれば、制御は判断ブロック133に戻
り、進行中でない場合には、機能ブロック125に制御は
戻る。判断ブロック133に於いてスワップBフラグがリセ
ットされていれば、制御は機能ブロック135に移行し、
バッファBを初期化する。同様に、ＦPSカウンタが機能
ブロック129に於いてプリセット値と等しければ、スワ
ップ・バッファB・セット・フラグが機能ブロック136で
セットされ、制御は機能ブロック135に移行する。

【００５１】バッファBの制御についても図9に示すよう
に同様であり、詳細説明は省略する。

【００５２】本発明の別の側面によれば、図14に示す基
本的HIPPIアダプタは図9で示されるシステムの環状連鎖
接続を支持するように変更される。その際、図16に示す
切り換え装置のための要求を回避する。図10はHIPPIチ
ャネルに複数装置を接続する手段を示す。これらは単一
または複数ホストに接続される複数ワークステーション
或いはビデオ表示装置である。図10の各ブロックが装置
A、装置B、装置Cのように命名されると、これらはそれ
ぞれホスト、ワークステーション、ビデオ表示装置と解
釈される。装置間にはマスタ・スレーブ関係は無いが、
装置Aがマスタ(即ちホスト)で、装置B及びCが接続され
るワークステーションと仮定すると、図10に示す構成の
オペレーションは理解し易い。

【００５３】装置Aは要求信号をアサートすると、HIPPI
チャネルのデータ・ライン上にI−フィールドを出力す
る。この数は装置A内のソフトウェアによりプリセット
され、接続される装置B、装置Cの一方を識別する。I−
フィールド信号は連鎖の最初の装置に伝搬し、調査され
る。本説明では装置Bがそれに相当する。もし装置BがI
−フィールドを認識すると、装置Bは接続信号を返送
し、通常チャネル・オペレーションを開始する。装置B
がI−フィールドを認識しない場合は、インバウンド側
に受信した全情報(データ及び制御)をアウトバウンド側
を介し再伝送する。I−フィールドは次に装置Cにパスさ
れ、そこで再度処理が繰り返される。もしどちらの装置
もI−フィールドを認識しない場合には、装置CはI−フ
ィールドを装置Aのインバウンド側に伝搬する。多くの
場合、装置AはI−フィールドを自身のアドレスにはセッ
トせず、要求信号に対する応答が無い場合にはタイムア
ウト・エラーを検出する。装置Aは連鎖の保全性をチェ
ックするために、I−フィールド内に自身のアドレスを
利用可能である。また、装置Aは自身のアウトバウンド
・インタフェースからインバウンド・インタフェースに
データを転送し、連鎖をループすることにより、循環テ
ストを実施できる。

【００５４】HIPPIアダプタのパス・スルー機能及び装
置の環状連鎖接続は図11に示される。図14及び図11に於
いて同一参照番号は同一構成要素を表す。この機能の基
本的オペレーションは循環テストで使用されたロジック
のオペレーションと同様である。しかし、パス・スルー
機能の適切なオペレーションにとっていくつかの重要な
相違点が存在する。これら相違点はインバウンド側から
のクロックの伝搬に関する。

【００５５】インバウンド要求信号が受信されると、I
−フィールドは定義済み値或いは値セットに対してデコ
ーダ21でデコードされる。結果はパス・スルー・ロジッ
ク106及びクロック同期ロジック18内のアービタ・ステ
ート・マシンを構成する調停ロジックにパスされる。定
義済み値に基づき、インバウンド要求及び他の全てのト
ランザクションはHIPPIアダプタによって受諾され処理
されるか或いはアウトバウンド側11にパス・スルーされ
連鎖内の次の装置に再転送される。

【００５６】I−フィールドの情報は数多くの異なる方
法により解釈される。例えば、特定の32ビット値を受諾
し、他の全てはパスする場合、反対に特定値をパスし、
他の全てを受諾する場合或いは一定のレンジの値をパス
し、他の全てを受諾する場合、受諾/パスの決定を32ビ
ットのサブセット上で行う場合などがある。

【００５７】パス・スルーの決定が下されると、アウト
バウンドHIPPIアダプタ・クロックがインバウンドHIPPI
クロックに同期され、パスされるデータはクロックに同
期して出力される。取られるアプローチとしては、受信
後、インバウンド・データをローカル・クロック16に同
期させ、更にローカル・クロックにより再転送するので
はなく、最初の転送元からのインバウンド・クロックに
同期させてパスする。この技術はパス・スルー遅延を最
小化し、同期機能を最小に維持する。クロック同期は以
下に示す要領で実施される。

【００５８】クロック同期回路18はパス・スルーが指示
されない場合には、ローカルHIPPIアダプタ・クロック
をアウトバウンドHIPPIインタフェースに送信する。そ
れに対し、パス・スルーが要求されると、ロジック106
内のアービタ・ステート・マシンはローカル・クロック
16が論理1もしくは活動状態になるのを待機し、クロッ
ク同期回路18内の選択ゲートを介してインバウンド・ク
ロック・リード151をアウトバウンド・クロック・リー
ド153に切り換え、アウトバウンド・クロック信号を解
放する。この時、アウトバウンド・クロックはインバウ
ンド・クロックに追従することになる。また、パス・ス
ルー・ロジック106内のアービタ・ステート・マシンも
インバウンド・データを切り換え、セレクタ108、レジ
スタ22及びECL送信器24を介しリード155上の信号をアウ
トバウンド・リード157方向へ制御する。これはデータ
・セレクタ108に於いて、リード159上のパス・スルー・
ロジック106からの制御信号により制御される。クロッ
ク同期回路18はアウトバウンド・データ、制御信号及び
アウトバウンド・クロック間のスキューがANSI標準以内
にあることを保証する。パス・スルーがもはや指示され
なくなると、即ち要求信号がLOWとなると、処理が反転
され、ローカル・クロックをアウトバウンド・インタフ
ェースに接続する。アダプタは要求信号が再度インバウ
ンド・インタフェース上でアサートされた時、前述の全
ての決定処理を繰り返す準備が整っている。

【００５９】HIPPIインタフェースの変更により、一つ
以上の装置を ANSI HIPPIチャネルに切り換え無くして
接続可能となる。このアプローチは高価ではなく、例え
ば複数のワークステーションをHIPPIチャネルを使用し
てホストに接続することを魅力的なものにする。更に、
データ・レートに対しては多少の影響を及ぼす。この影
響はパケット当たりのトータル遅延を120 ns或いはそれ
以下に制限する。

【００６０】図12は図11に示すアダプタの要求及びパス
・スルー・アービタのためのマイクロコードのロジック
を示す。処理は機能ブロック140に於いて要求をチェッ
クすることから開始される。要求が検出されると、I−
フィールドが判断ブロック141に於いて装置I−フィール
ドと比較され、もしI−フィールドが異なれば、更にチ
ェックが判断ブロック142で実施され、パス・スルー機
能が許可されているかが決定される。これはユーザがメ
ンテナンスもしくは他の理由により同機能を禁止する可
能性を考慮している。パス・スルー機能が許可されてい
ると、内部クロックが機能ブロック143で禁止される。
受信クロックが機能ブロック144に於いて許可され、デ
ータが同受信クロックに同期される。次に機能ブロック
145に於いて、要求、制御、データが送信ポートに送ら
れる。要求信号が判断ブロック146に於いてモニタさ
れ、LOWの場合には機能ブロック147に於いて、制御及び
データ受信クロックを送信ポートに対し禁止する。機能
ブロック148に於いて、制御が再度判断ブロック140に戻
る直前に内部クロックが再度送信ポートに許可される。

【００６１】判断ブロック141に戻り、もし受信したI−
フィールドがローカル・I−フィールドと一致すると、
機能ブロック149に於いて、要求が受信ステート・マシ
ンに送られる。要求信号は次に判断ブロック150に於い
てモニタされ、LOWの場合には、制御は再び判断ブロッ
ク140に戻る。

【００６２】

【発明の効果】以上説明したように、本発明によれば高
性能パラレル・インタフェースを有するホスト・コンピ
ュータへのパーソナル・コンピュータ或いはワークステ
ーションの高速接続が可能となる。

【図面の簡単な説明】

【図１】本発明の一側面であるホストからアダプタ・イ
ンタフェースへ至る部分の構成要素を示すブロック図で
ある。

【図２】データ転送開始時に於けるハンドシェーキング
のマイクロコードのフロー・チャートである。

【図３】データ転送開始時に於けるハンドシェーキング
のマイクロコードのフロー・チャートである。

【図４】データ・スキューの修正を含むデータ移動入力
点を示すフロー・チャートである。

【図５】データ転送オペレーションの手順を示すフロー
・チャートである。

【図６】異なるデータ・オブジェクト・タイプを検出及
び経路指定するマイクロコードのフロー・チャートであ
る。

【図７】本発明の別の側面によるホストからアダプタ・
インタフェースに至る部分の構成要素を示すブロック図
である。

【図８】図7に示すアダプタに於けるバッファ管理のた
めのHIPPIステート・マシンのマイクロコードのフロー
チャートである。

【図９】図7に示すアダプタに於けるバッファ管理のた
めのビデオ・ステート・マシンのマイクロコードのフロ
ーチャートである。

【図１０】本発明の別側面による3つの装置の環状連鎖
構成を説明するブロック図である。

【図１１】図10に示す環状連鎖を支持するパス・スルー
機能を有するHIPPIアダプタのブロック図である。

【図１２】図11に示すアダプタに於ける要求及びパス・
スルー・アービタのマイクロコードのフロー・チャート
である。

【図１３】HIPPIチャネルの詳細な接続を示すブロック
図である。

【図１４】基本的HIPPIアダプタのブロック図である。

【図１５】基本的HIPPI相互接続を示すブロック図であ
る。

【図１６】従来の複数装置の接続を示すブロック図であ
る。

フロントページの続き (72)発明者 ダーウィン・ウィリアム・ノートン・ジュ ニア アメリカ合衆国ニューヨーク州、ストー ン・リッジ、ボックス 265ケイ、ロード １番地 (72)発明者 リチャード・チャールズ・パドック アメリカ合衆国ニューヨーク州、レッド・ フック、マナー・ロード 92番地 (56)参考文献 特開 昭52−47644（ＪＰ，Ａ) 特開 昭55−127637（ＪＰ，Ａ) 特開 平２−105248（ＪＰ，Ａ) 特開 昭60−158768（ＪＰ，Ａ)

Claims (15)

【特許請求の範囲】
1. 【請求項１】ホスト・コンピュータ及びパーソナル・コ
   ンピュータ・バスの間で高性能パラレル・インターフェ
   ースで高速データ・ワード・バースト又はパケットの形
   でデータを転送するためのアダプタであって、転送中ア
   クティブに留まるパケット信号及びデータ・ワード・バ
   ーストを前記ホストコンピュータが前記アダプタからの
   レディ信号の受信中前記アダプタに供給する如きアダプ
   タであって、 ステータス信号手段を有し、データ・ワードを記憶し、
   前記ステータス信号手段から前記バッファ手段のフル貯
   蔵容量に対して前記バッファ手段内に貯蔵された異なる
   レベルのデータをそれぞれ示す複数のステータス信号を
   供給するFIFOバッファ手段と、 前記ステータス信号手段からのデータ利用可能ステータ
   ス信号が前記バッファ手段内にデータがあることを示す
   場合、前記ステータス信号手段に応答して前記パーソナ
   ル・コンピュータにより遂行される他の機能に対して前
   記バッファ手段をエンプティにする優先権を許可する割
   り込み信号を前記パーソナル・コンピュータに供給する
   割り込み手段と、 前記割り込み信号に応答して前記バッファ手段から前記
   バスへデータ・ワードを転送し前記バッファ手段を前記
   優先権に基づいてエンプティにする転送手段と、 前記バッファ内のデータが第1中間レベルより少ないこ
   とを前記ステータス信号手段からのステータス信号が示
   す場合、前記アダプタが前記バッファ手段内にデータを
   受け取るために利用可能であることを示すレディ信号を
   前記ホスト・コンピュータに供給し、前記バッファ内の
   データが第1レベルより大きい第2中間レベルより多いこ
   とを前記ステータス信号手段からのステータス信号が示
   す場合、前記レディ信号を前記ホスト・コンピュータに
   供給しないレディ信号手段と、 前記パケット信号及び前記ステータス信号手段からの前
   記データ利用可能信号を監視し両信号がデータ転送の完
   了を示すかを監視する監視手段と、 を含むことを特徴とするアダプタ。
2. 【請求項２】前記割り込み手段は前記レディ信号がオン
   の間更に他の割り込みを禁止する手段を含むことを特徴
   とする請求項1記載のアダプタ。
3. 【請求項３】前記ホスト・コンピュータ及び前記アダプ
   タは異なるクロック・レートを持つことを特徴とする請
   求項2記載のアダプタ。
4. 【請求項４】前記ホスト・コンピュータのクロック信号
   に応答してデータを捕獲するためのラッチ手段と、入力
   データを前記アダプタのクロックに同期させるデータ同
   期化手段と、を更に含むことを特徴とする請求項3記載
   のアダプタ。
5. 【請求項５】前記パケット信号及び前記データ利用可能
   ステータス信号の両者がデータ転送の完了を示したとき
   前記パーソナル・コンピュータ上で走っているアプリケ
   ーションに制御を戻し前記レディ信号をオフにする手段
   を更に含むことを特徴とする請求項2記載のアダプタ。
6. 【請求項６】データが利用可能でないことを前記データ
   利用可能ステータス信号が示す場合前記パケット信号を
   連続的に再チェックし、データ転送の完了をパケット信
   号が示すまで又はデータが利用可能なことをデータ利用
   可能信号が示すまで再チェックを継続する手段を更に含
   むことを特徴とする請求項5記載のアダプタ。
7. 【請求項７】前記パケット信号がデータ転送の完了を示
   さなかった場合でも前記継続的再チェックを終了しバス
   の制御を前記パーソナル・コンピュータ上で走っている
   アプリケーションに戻し前記レディ信号をオフにする終
   了手段を更に含む請求項6記載のアダプタ。
8. 【請求項８】あるサイズのテキスト・データ・イメージ
   ・パケット及びこれより大きいサイズのグラフィック・
   イメージ・パケットを異なるバッファへルート指定する
   ルート指定手段を含み、該ルート指定手段はデータ転送
   のサイズを測定し前記あるサイズに達した場合、パケッ
   ト信号及びデータ利用可能ステータス信号をチェックす
   る手段並びにデータ利用可能ステータス信号及びパケッ
   ト信号がデータ転送の完了を示す場合、データを前記異
   なるサイズのバッファの1つへ移動し、パケット信号及
   びデータ利用可能ステータス信号のいずれかが転送の未
   完を示す場合データを前記異なるサイズのバッファの他
   方へ移動する転送手段を有することを特徴とする請求項
   1記載のアダプタ。
9. 【請求項９】前記データ利用可能ステータス信号及び前
   記パケット信号の両者が前記転送の完了を示す場合、前
   記他方のバッファ内に受け取られたデータ量をチェック
   するカウンタ手段と、前記チェックが予期されているデ
   ータの全部は受け取られなかったことを示す場合、受け
   取られたデータを複製しイメージ・パケットを完成する
   複製手段と、を更に含む請求項8記載のアダプタ。
10. 【請求項１０】パーソナル・コンピュータへ又はビデオ
    発生手段へ表示のためにデータを高速バーストで転送す
    るためのアダプタにおいて、前記パケットはホスト・コ
    ンピュータから高速パラレル・インターフェースで供給
    され、前記アダプタから供給されるレディ信号の存在中
    前記ホスト・コンピュータがデータ・バースト及び転送
    期間中アクティブに留まるパケット信号を供給する如き
    アダプタであって、 データが一方のバッファから読み出されている間に他方
    のバッファに読み込まれるように接続された1対のバッ
    ファ・アレイであって、各バッファ・アレイが主アレイ
    部を有し、パラレル・ポートが前記バスに接続され、シ
    リアル・ポートが前記ビデオ発生手段に接続され、前記
    シリアル・ポートが主アレイ部からパラレルにロードさ
    れシリアルにシフトアウトされるシフト・レジスタ部を
    有する如き1対のバッファ・アレイと、 前記1対のバッファ・アレイのシリアル・ポートに結合
    され前記表示装置上に提示するためにピンポン式に前記
    ビデオ発生手段に前記シリアル・ポートの一方又は他方
    から交互にデータを転送するように前記1対のバッファ
    ・アレイを選択する出力制御手段と、 前記バスによる前記バッファ・アレイへのアクセスを制
    御するインターフェース制御手段と、 を含み、 前記高速パラレル・インターフェースはデータを転送中
    のバッファ・アレイをエンプティにするよう優先権を許
    可し、前記1対のバッファ・アレイの一方が前記高速パ
    ラレル・インターフェース又はパーソナル・コンピュー
    タ・バスとインターフェースし同時に他方のバッファ・
    アレイがシリアル・ポートを介して前記ビデオ発生手段
    にデータを供給することを特徴とするアダプタ。
11. 【請求項１１】前記バッファ・アレイの前記パラレル・
    ポート及び前記ホスト・コンピュータの前記高速パラレ
    ル・インターフェースに結合され、前記パーソナル・コ
    ンピュータ又はワークステーションから前記高速パラレ
    ル・インターフェースを介して前記ホスト・コンピュー
    タへデータを転送する出力バッファ手段を更に含むこと
    を特徴とする請求項10記載のアダプタ。
12. 【請求項１２】前記ホスト・コンピュータの前記高速パ
    ラレル・インターフェースによる前記バッファ・メモリ
    ・アレイのインターフェースを制御する調停及び制御論
    理手段を更に含むことを特徴とする請求項11記載のアダ
    プタ。
13. 【請求項１３】前記調停及び制御論理手段は前記データ
    内の垂直再トレース期間内のみでバッファをスイッチす
    るように前記シリアル出力制御手段を制御するスイッチ
    手段を含むことを特徴とする請求項12記載のアダプタ。
14. 【請求項１４】前記ホスト・コンピュータは前記表示装
    置の表示レートとは異なるレートで前記高速パラレル・
    インターフェースにデータを供給することを特徴とする
    請求項13記載のアダプタ。
15. 【請求項１５】各情報フレームを少なくとも1回表示す
    るまでは前記バッファ間でスワッピングが起こらないこ
    とを保証するカウンタ手段を更に含むことを特徴とする
    請求項14記載のアダプタ。