JPH0830574A

JPH0830574A - 電子機器

Info

Publication number: JPH0830574A
Application number: JP6160454A
Authority: JP
Inventors: Kyoko Sato; 恭子佐藤; Yutaka Takahashi; 豊高橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-07-13
Filing date: 1994-07-13
Publication date: 1996-02-02

Abstract

(57)【要約】（修正有）【目的】周辺ＬＳＩチップの高機能を維持しつつ、そ
のチップサイズの小型化と基板へのチップ実装密度の増
大とを可能にする。【構成】ＣＰＵチップ１０と周辺ＬＳＩチップ３０と
の間のデータのやり取りをシリアルインタフェースによ
り行うように構成する。また、ＣＰＵチップから周辺Ｌ
ＳＩチップに対して同期用コード、制御用コード、及び
必要なら１又は２以上の各種データの順でデータを送
り、これらを受信した周辺ＬＳＩチップは前記同期用コ
ードの検出により同期を取り、続く制御用コードを保持
して対応する制御モードを決定し、かつ必要なら該決定
した制御モードに従って続く１又は２以上の各種データ
の処理を行う。また、周辺ＬＳＩチップからＣＰＵチッ
プに対して同期用コード、制御用コードの順、又は同期
用コード、データの順でデータを送り、これらを受信し
たＣＰＵチップは前記同期用コードの検出により同期を
取り、続く制御用コード又はデータを内部に取り込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子機器に関し、更に詳
しくはＣＰＵチップと周辺ＬＳＩチップとが基板上の信
号線を介して接続する電子機器に関する。今日、多くの
電子機器はＣＰＵチップ（例えばワンチップマイコン）
と１又は２以上の周辺ＬＳＩチップ（例えばＡＳＩＣ：
特定用途ＬＳＩ）とを同一基板上に実装したものから成
っている。特に、携帯電話機等の小型電子機器では常に
一層の小型化が要求されており、そのために部品の小型
化、部品の高密度実装化が不可欠である。一方、ＣＰＵ
チップや周辺ＬＳＩチップの方は機能の高度化、複雑化
に伴い、そのサイズや端子数は増す一方である。そこ
で、高機能を維持しつつ一層の小型化が図れる電子機器
の提供が望まれる。

【０００２】

【従来の技術】図９は従来技術を説明する図で、図は携
帯電話機の一部を示している。図において１はプリント
基板、２はＣＰＵチップ、３は液晶（ＬＣＤ）コントロ
ーラチップ、４は縦１６×横４０ドットの表示エリアを
有し、縦８×横５ドットの英数カナ文字を最大２行×８
列＝１６文字表示可能なＬＣＤパネル、５はＣＰＵ２の
制御バス、６は同じくデータバスである。

【０００３】ＣＰＵチップ２がリード／ライト信号Ｒ／
Ｗ＝１（ライト）、かつレジスタセレクト信号ＲＳ＝０
にしてイネーブル信号Ｅを付勢すると、ＬＣＤコントロ
ーラチップ３内のアドレスレジスタに表示アドレスのデ
ータＤＢ₀〜ＤＢ₇がセットされる。次にＣＰＵチップ
２がＲ／Ｗ＝１（ライト）、かつＲＳ＝１にしてイネー
ブル信号Ｅを付勢すると、ＬＣＤコントローラチップ３
内のデータレジスタに文字コードのデータＤＢ₀〜ＤＢ
₇がセットされる。これによりＬＣＤコントローラチッ
プ３はＬＣＤパネル４の前記表示アドレスの位置に前記
文字コードに対応する文字を表示する。

【０００４】また、ＣＰＵチップ２がＲ／Ｗ＝０（リー
ド）、かつＲＳ＝０にしてイネーブル信号Ｅを付勢する
と、ＬＣＤコントローラチップ３内のステータスレジス
タのデータＤＢ₀〜ＤＢ₇が読み出され、ＣＰＵチップ
２に取り込まれる。このように、従来は、ＣＰＵチップ
２と周辺ＬＳＩチップ３との間をパラレル方式の制御バ
ス５及びデータバス６等で接続していた。

【０００５】

【発明が解決しようとする課題】しかし、一般にＣＰＵ
チップと周辺ＬＳＩチップとの間をパラレル方式のバス
（又はポート）で接続すると、ＣＰＵチップと周辺ＬＳ
Ｉチップとの間を多数の信号線（バス線）で接続しなく
てはならない。上記の如くＬＣＤコントローラチップ３
の内部構造が比較的単純な場合は３本の制御バス５と８
本のデータバス６とで足りたが、例えばＬＣＤコントロ
ーラチップ３により漢字の表示も可能にしようとする
と、ＬＣＤコントローラチップ３の内部構造が一段と複
雑になり、これに応じて制御バス５の信号線を増した
り、或いはデータバス６と共に他のアドレスバスをも併
用しなくてはならない。

【０００６】このために、従来は、周辺ＬＳＩチップの
端子数が多く必要となり、チップサイスを小型化できな
いという不都合があった。更に、一般の電子機器に使用
する周辺ＬＳＩチップは１個とは限らず、２個又は３個
以上の周辺ＬＳＩチップが同一基板上に実装されること
も少なくない。このために、従来は、プリント基板上に
バス線を引き回す必要があり、広いエリアがバス線によ
り占有される結果、チップの実装密度を上げられないと
いう不都合があった。

【０００７】なお、従来は、遠隔のプリンタ装置との間
をＲＳ２３２Ｃのシリアルインタフェースで接続する通
信用チップもあるが、この場合でも本体のＣＰＵチップ
と通信用チップとの間はパラレル方式のバス線で接続さ
れている。本発明の目的は、周辺ＬＳＩチップの高機能
を維持しつつ、そのチップサイズの小型化と基板へのチ
ップ実装密度の増大とを可能とし、もって一層の小型化
を図った電子機器を提供することにある。

【０００８】

【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明の電子機器は、ＣＰＵ
チップと周辺ＬＳＩチップとが基板上の信号線を介して
接続する電子機器において、ＣＰＵチップと周辺ＬＳＩ
チップとの間のデータのやり取りをシリアルインタフェ
ースにより行うように構成したものである。

【０００９】

【作用】本発明の電子機器によれば、ＣＰＵチップ１０
と周辺ＬＳＩチップ３０とは基板１上の１本又は高々数
本の信号線７を介して接続しており、ＣＰＵチップ１０
と周辺ＬＳＩチップ３０との間のデータのやり取りをシ
リアルインタフェースにより行う。

【００１０】従って、周辺ＬＳＩチップ３０の端子数を
削減でき、チップサイズの小型化が図れる。更に、ＣＰ
Ｕチップ１０と周辺ＬＳＩチップ３０との間を接続する
信号線の数を従来より大幅に削減でき、これにより基板
１のスペースを有効に利用できる。従って、部品の高密
度実装化が可能となり、電子機器の一層の小型化が図れ
る。

【００１１】好ましくは、シリアルインタフェースは調
歩同期式により構成されている。シリアルインタフェー
スを調歩同期式とすれば、そのハードウエア及びデータ
転送制御は簡単であり、ＣＰＵチップ１０と周辺ＬＳＩ
チップ３０との間で少量のデータをやり取りする場合に
好適である。また好ましくは、シリアルインタフェース
はクロック同期式により構成されている。

【００１２】シリアルインタフェースをクロック同期式
とすれば、ＣＰＵチップ１０と周辺ＬＳＩチップ３０と
の間で多量データを高速にやり取りできる。また好まし
くは、シリアルインタフェースはシリアル−パラレル変
換部又はパラレル−シリアル変換部により終端されてい
る。従って、ＣＰＵチップ１０又は周辺ＬＳＩチップ３
０の内部ではデータを従来通りにパラレルで処理するこ
とが可能であり、チップ内部の構成及び制御（ＣＰＵチ
ップ１０の制御ソフトウエアを含む）についての従来と
の間の互換性を維持できる。即ち、新たに開発しなくて
はならない部分は少ない。

【００１３】また好ましくは、ＣＰＵチップから周辺Ｌ
ＳＩチップに対して同期用コード、制御用コード、及び
必要なら１又は２以上の各種データの順でデータを送
り、これらを受信した周辺ＬＳＩチップは前記同期用コ
ードの検出により同期を取り、続く制御用コードを保持
して対応する制御モードを決定し、かつ必要なら該決定
した制御モードに従って続く１又は２以上の各種データ
の処理を行う。

【００１４】従って、制御用コードにより、後続のデー
タの種類、フォーマット、処理方法等を任意に指定で
き、少ないハードウエア（信号線）であるにも係わらず
多様なデータ転送機能を容易に実現できる。また好まし
くは、周辺ＬＳＩチップからＣＰＵチップに対して同期
用コード、制御用コードの順、又は同期用コード、デー
タの順でデータを送り、これらを受信したＣＰＵチップ
は前記同期用コードの検出により同期を取り、続く制御
用コード又はデータを内部に取り込む。

【００１５】これはクロック同期式に適した一態様であ
る。例えば同期用コードに続く制御用コードは周辺ＬＳ
Ｉチップ３０からＣＰＵチップ１０に対する要求等を表
し、また同期用コードに続くデータコードはＣＰＵチッ
プ１０から周辺ＬＳＩチップ３０への問い合わせに対す
る周辺ＬＳＩチップ３０からの応答を表す。いずれの場
合もＣＰＵチップ１０は同期用コードの検出により同期
を取り、続く制御用コード又はデータコードを効率良く
内部に取り込める。

【００１６】また好ましくは、周辺ＬＳＩチップは液晶
パネルの制御を行う液晶コントローラチップである。Ｃ
ＰＵチップ１０とＬＣＤコントローラチップ３０との間
のデータ転送はあまり高速を要しないので、シリアルイ
ンタフェースの適用に好適である。

【００１７】

【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例の電子機
器のブロック図で、該図は不図示のプリント基板上に２
つのＬＳＩ１０，３０を実装した状態の例えば携帯電話
機の一部を示している。

【００１８】図において、１０は携帯電話機の主制御を
行うＣＰＵチップ、１１はＣＰＵコア、１２はＣＰＵコ
ア１１が実行する制御プログラムや後述の漢字フォント
等を記憶しているメモリ、１３は送信シリアルインタフ
ェース（ＳＩＦＴ）、１４は受信シリアルインタフェー
ス（ＳＩＦＲ）、１５はＣＰＵチップ１０の内部バス、
３０は液晶（ＬＣＤ）コントローラチップ、３１は受信
シリアルインタフェース（ＳＩＦＲ）、３２は送信シリ
アルインタフェース（ＳＩＦＴ）、３３はデータセレク
タ（ＳＥＬ）、３４はデコーダ（ＤＥＣ）、３５はイン
ストラクションレジスタ（ＩＲＧ）、３６はデータレジ
スタ（ＤＲＧ）、３７はアドレスレジスタ（ＡＲＧ）、
３８は制御部、３９は英数カナ文字のフォント（文字パ
ターン）を記憶しているフォントメモリ、４０はデータ
セレクタ（ＳＥＬ）、４１は書込制御部、４２は表示メ
モリ、４３はＬＣＤパネルの表示制御部である。

【００１９】なお、図２の構成についての動作は図５及
び図７の説明において詳述する。図３は実施例のＬＣＤ
パネルを説明する図で、図において５０はＬＣＤパネル
である。図３の（Ａ）において、ＬＣＤパネル５０は縦
２４×横１２０ドットの表示エリアを備えており、図２
の表示制御部４３からのコモンドライブ信号ＣＯＭ₁〜
ＣＯＭ₂₄及びセグメントドライブ信号ＳＥＧ₁〜ＳＥＧ
₁₂₀のスキャン制御により交点のドット表示がＯＮ／Ｏ
ＦＦ制御される。

【００２０】図３の（Ｂ）は英数カナ文字の表示例を示
しており、英数カナ文字の１文字は縦８×横５ドットで
表示される。全体では３行×２４列＝７２文字を表示可
能であり、この場合の表示アドレスは行アドレス１〜３
と列アドレス１〜２４とにより特定される。図３の
（Ｃ）は漢字（平仮名等を含む）の表示例を示してお
り、漢字等の１文字は縦２４×横２４ドットで表示され
る。全体では１行×５列＝５文字を表示可能である。

【００２１】図３の（Ｄ）において、漢字等のフォント
データはＣＰＵチップ１０から送られるため、１文字を
９ブロックに分けてフォントデータを転送するようにな
っている。例えば図３の（Ｃ）の３文字目の「太」の表
示エリアは縦８×横８ドットから成る９つのブロックよ
り成っており、ＣＰＵチップ１０は表示アドレスの第１
行第７列を指定して漢字フォントの第１ブロックデータ
を転送し、次に第１行第８列を指定して漢字フォントの
第２ブロックデータを転送し、以下同様にして第９ブロ
ックデータまでを転送する。

【００２２】図４は実施例のシリアル通信フレーム構成
を説明する図である。例えばＣＰＵチップ１０からＬＣ
Ｄコントローラチップ３０に表示データを転送する場合
の１フレーム構成は「開始バイト，制御バイト，アドレ
スバイト（１），データバイト（１），アドレスバイト
（２），データバイト（２），…，終了バイト」から成
っている。

【００２３】なお、シリアルインタフェースが調歩同期
式の場合は各バイトは離れており、またクロック同期式
の場合は各バイトは連続している。「開始バイト」は例
えばビットパターン「０１０１０１０１」を有してお
り、シリアル通信手続の同期化に利用される。なお、Ｈ
ＤＬＣプロトコルの開始フラグで使用されているビット
パターン「０１１１１１１０」を採用しても良い。

【００２４】開始バイトの次に送信されるのは「制御バ
イト」である。制御バイト中のビットＲ／Ｗはリード／
ライト制御ビットであり、ＬＣＤコントローラチップ３
０に文字表示用のデータを転送する場合はＲ／Ｗ＝１
（ライト）である。ビットＫは英数カナ／漢字モードの
制御ビットであり、Ｋ＝０の場合は英数カナモード、ま
たＫ＝１の場合は漢字モードである。

【００２５】英数カナモードの場合は、制御バイトに続
く「アドレスバイト（１）」は１文字目の表示アドレス
（行アドレス、列アドレス）を表し、これに続く「デー
タバイト（１）」は１文字目の文字コード（即ち、フォ
ントメモリ３９のアドレス）を表す。更に次の「アドレ
スバイト（２）」は２文字目の表示アドレスを表し、こ
れに続く「データバイト（２）」は２文字目の文字コー
ドを表す。以下同様にして必要な数だけのアドレスバイ
ト及びデータバイトが続く。

【００２６】漢字モードの場合は、制御バイトに続く
「アドレスバイト（１）」は漢字１文字表示エリアの１
ブロック目の表示アドレス（行アドレス、列アドレス）
を表し、これに続く８つの「データバイト（１₁）〜デ
ータバイト（１₈）」は１ブロック目のフォントデータ
（文字パターンデータ）を表す。更に次の「アドレスバ
イト（２）」は２ブロック目の表示アドレスを表し、こ
れに続く８つの「データバイト（２₁）〜データバイト
（２₈）」は２ブロック目のフォントデータを表す。以
下、同様にして９ブロック目までのアドレスバイト及び
データバイトが続く。勿論、１フレームで漢字２文字以
上を転送可能である。

【００２７】このように、始めに転送される「制御バイ
ト」の制御ビットの各内容に応じて、これに続くデータ
の意味、フォーマット、処理の仕方が異なる。「終了バ
イト」は例えばビットパターン「１０１０１０１０」を
有しており、シリアル通信手続の終了を表す。なお、Ｈ
ＤＬＣプロトコルの終了フラグで使用されているビット
パターン「０１１１１１１０」を採用しても良い。

【００２８】また、図示しないが、ＣＰＵチップ１０が
ＬＣＤコントローラチップ３０に対してステータス等の
データを要求する場合の１フレーム構成は「開始バイ
ト，制御バイト」で終端しても良い。この場合の制御ビ
ットＲ／Ｗ＝０（リード）であり、制御ビットＲＳ（レ
ジスタセレクト）はＲＳ＝０／１である。ＬＣＤコント
ローラチップ３０の制御部３８はＲ／Ｗ＝０（リード）
を検出することにより、「終了バイト」が無くても、通
信手続を終了できる。

【００２９】また、図示しないが、ＬＣＤコントローラ
チップ３０がＣＰＵチップ１０に対してステータス等の
データを返送する場合の１フレーム構成は「開始バイ
ト，データバイト」で終端しても良い。ＣＰＵチップ１
０はＬＣＤコントローラチップ３０に対して問い合わせ
を出したことを知っているので、この場合は受信した
「開始バイト」の次が「データバイト」であると判断で
きる。

【００３０】なお、調歩同期式の場合は、ＬＣＤコント
ローラチップ３０は「開始バイト」を返送せずにいきな
り「データバイト」を送っても良い。また、図示しない
が、ＬＣＤコントローラチップ３０がＣＰＵチップ１０
に対して要求等の制御データを送信する場合の１フレー
ム構成は「開始バイト，制御バイト」で終端しても良
い。この場合のＣＰＵチップ１０はＬＣＤコントローラ
チップ３０に対して問い合わせを出していないので、
「開始バイト」の次が「制御バイト」であると判断でき
る。

【００３１】なお、調歩同期式の場合は、ＬＣＤコント
ローラチップ３０は「開始バイト」を返送せずにいきな
り「制御バイト」を送っても良い。図５は第１実施例の
シリアルインタフェースのブロック図で、図は調歩同期
式の場合を示している。図５の（Ａ）は下り側（ＣＰＵ
チップ１０→ＬＣＤコントローラチップ３０）のシリア
ルインタフェースを示しており、図において１３は送信
シリアルインタフェース（ＳＩＦＴ）、１３₁はシフト
レジスタ（ＳＲ）、１３₂は送信タイミング発生回路
（ＴＴＧ）、１３₃はドライバ回路（Ｄ）、３１は受信
シリアルインタフェース（ＳＩＦＲ）、３１₁はシフト
レジスタ（ＳＲ）、３１₂は受信タイミング発生回路
（ＲＴＧ）、３１₃はレシーバ回路（Ｒ）、Ｒ_Pはプル
アップ抵抗である。

【００３２】なお、ＣＰＵチップ１０とＬＣＤコントロ
ーラチップ３０との間の距離が近い場合は、ドライバ回
路１３₃、レシーバ回路３１₃及びプルアップ抵抗Ｒ_P
を削除して、２者間を直結しても良い。図５の（Ｂ）は
上り側（ＬＣＤコントローラチップ３０→ＣＰＵチップ
１０）のシリアルインタフェースを示しており、図にお
いて３２は送信シリアルインタフェース（ＳＩＦＴ）、
３２₁はシフトレジスタ（ＳＲ）、３２₂は送信タイミ
ング発生回路（ＴＴＧ）、３２₃はドライバ回路
（Ｄ）、１４は受信シリアルインタフェース（ＳＩＦ
Ｒ）、１４₁はシフトレジスタ（ＳＲ）、１４₂は受信
タイミング発生回路（ＲＴＧ）、１４₃はレシーバ回路
（Ｒ）、Ｒ_Pはプルアップ抵抗である。

【００３３】図６は第１実施例のシリアルインタフェー
スの動作タイミングチャートである。併せて図２及び図
５の（Ａ）を参照し、調歩同期式による下り側シリアル
インタフェースの動作を詳述する。ＣＰＵチップ１０の
ＣＰＵコア１１が送信パルスＴＰを発生すると内部バス
１５のデータＤ₀〜Ｄ₇がシフトレジスタ１３₁にロー
ドされる。シフトレジスタ１３₁にはデータＤ₀〜Ｄ₇
を間に挟んでその前後にハイレベルＨ及びローレベルＬ
が夫々入力しており、これらがデータＤ₀〜Ｄ₇と共に
同時にシフトレジスタ１３₁にロードされる。

【００３４】送信タイミング発生回路１３₂は送信パル
スＴＰの入力によりレディ−信号ＲＤＹをローレベルに
する。レディ−信号ＲＤＹがローレベルの間はＣＰＵコ
ア１１は次のデータをロードしない。また送信タイミン
グ発生回路１３₂は送信パルスＴＰの入力に同期して所
定周期の９個の送信クロック信号φ_Tを発生する。これ
によりシフトレジスタ１３₁の内容はビットシリアルに
出力される。シリアル送信データ信号ＴＤを信号線上の
下り伝送信号ＤＳＤで見ると「マークＭＫ，データビッ
トＤ₀〜Ｄ₇，スペースＳＰ」である。

【００３５】レシーバ３１₃は下り伝送信号ＤＳＤを受
信してシリアル受信データ信号ＲＤを形成する。受信タ
イミング発生回路３１₂はシリアル受信データ信号ＲＤ
がマークＭＫ（ハイレベル）になったタイミングに同期
して所定周期の１０個の受信クロック信号φ_Tを発生す
る。これによりシリアル受信データ信号ＲＤはシフトレ
ジスタ３１₁に順次シフトインされ、１０個目の受信ク
ロック信号φ_Tが発生したことにより、シフトレジスタ
３１₁の出力端子Ｑ₁〜Ｑ₈にはパラレルデータＤ₇〜
Ｄ₀が得られる。その後、受信タイミング発生回路３１
₂は受信パルスＲＰを発生する。

【００３６】図２において、英数カナ文字を表示する場
合は、ＣＰＵチップ１０は調歩同期式により例えば「開
始バイト，制御バイト（ライト，英数カナモード），ア
ドレスバイト（１），データバイト（１），アドレスバ
イト（２），データバイト（２），…，終了バイト」を
順次送信する。一方、ＬＣＤコントローラ３０の制御部
３８は予めデコーダ３４に開始バイトの検出イネーブル
信号ＦＥを送出して「開始バイト」の受信を待ってい
る。受信シリアルインタフェース３１は「開始バイト」
を受信するとパラレルデータＤ₀〜Ｄ₇のラインに開始
バイトの上記ビットパターンを出力する。デコーダ３４
はこのビットパターンを検出すると制御部３８に開始バ
イトの検出信号ＦＤを返送する。これにより制御部３８
においてはシリアル受信手続の同期が取れる。

【００３７】即ち、制御部３８は受信シリアルインタフ
ェース３１から次の受信パルスＲＰを受け取ると、その
出力データＤ₀〜Ｄ₇を「制御バイト」としてこれをロ
ード信号ＥＩによりインストラクションレジスタ３５に
セットする。インストラクションレジスタ３５の出力は
制御部３８に入力しており、これにより制御部３８は受
信した「制御バイト」がライトで、英数カナモードであ
ることを知る。

【００３８】制御部３８は次の受信パルスＲＰを受け取
ると、これを「アドレスバイト（１）」としてロード信
号ＥＡによりアドレスレジスタ３７にセットする。更に
制御部３８は次の受信パルスＲＰを受け取ると、これを
「データバイト（１）」としてロード信号ＥＤによりデ
ータレジスタ３６にセットする。しかる後、制御部３８
は英数カナモードに対応した制御信号ＣＮＴにより書込
制御部４１を付勢する。これにより書込制御部４１はデ
ータレジスタ３６の出力データＤＤにサブアドレス信号
ＡＣを合成してフォントメモリ３９の「データバイト
（１）」に対応するアドレスから英数カナ１文字分のフ
ォントデータＦＤを読み出す。このときのセレクタ４０
は制御部３８の選択信号Ｓによりフォントメモリ３９の
側を選択している。更に制御部３８はフォントデータＦ
Ｄを表示メモリ４２のアドレスレジスタ３７の出力ＡＤ
が指す書込アドレスＷＡにビットマップ展開する。

【００３９】以下、同様にして「アドレスバイト
（２），データバイト（２），…，」に各対応するフォ
ントデータＦＤが表示メモリ４２の対応する書込アドレ
スＷＡにビットマップ展開される。一方、上記の間に制
御部３８はデコーダ３４に対して終了バイトの検出イネ
ーブル信号ＦＥを送出し、終了バイトの受信を待ってい
る。やがて受信シリアルインタフェース３１が「終了バ
イト」を受信すると、デコーダ３４はこれを検出して制
御部３８に終了バイトの検出信号ＦＤを返送する。これ
により制御部３８は一連の受信手続を終了し、次の受信
手続の開始に備える。

【００４０】一方、表示制御部４３は読出アドレスＲＡ
をスキャン制御して表示メモリ４２から１画面分の表示
データを読み出し、これらをＬＣＤパネル５０のコモン
ドライブ信号ＣＯＭ₁〜ＣＯＭ₂₄及びセグメントドライ
ブ信号ＳＥＧ₁〜ＳＥＧ₁₂₀に反映させて出力する。こ
れによりＬＣＤパネル５０には表示メモリ４２の１画面
データが表示される。

【００４１】また、漢字を表示する場合は、ＣＰＵチッ
プ１０は調歩同期式により例えば「開始バイト，制御バ
イト（ライト，漢字モード），アドレスバイト（１），
データバイト（１₁）〜データバイト（１₈），アドレ
スバイト（２），データバイト（２₁）〜データバイト
（２₈），…，終了バイト」を順次送信する。一方、
「開始バイト」を検出した制御部３８では上記と同様に
してシリアル受信手続の同期が取れる。即ち、制御部３
８は次の受信パルスＲＰを受け取ると、その受信データ
Ｄ₀〜Ｄ₇を「制御バイト」としてインストラクション
レジスタ３５にセットする。これにより制御部３８は
「制御バイト」がライトで、漢字モードであることを知
る。

【００４２】制御部３８は次の受信パルスＲＰを受け取
ると、これを「アドレスバイト（１）」としてアドレス
レジスタ３７にセットする。更に次の受信パルスＲＰを
受け取ると、これを「データバイト（１₁）」としてデ
ータレジスタ３６にセットする。このときのセレクタ４
０は、漢字モードにより、データレジスタ３６の側を選
択している。そして、この場合の書込制御部４１は、ア
ドレスレジスタ３７が指す１ブロック目の先頭エリアに
「データバイト（１₁）」、即ち、フォントデータ（１
₁）をそのままビットマップ展開する。以下、同様にし
て「データバイト（１₂）〜データバイト（１₈）」を
ビットマップ展開する。更に、上記と同様にして「アド
レスバイト（２），データバイト（２₁）〜データバイ
ト（２₈），…，」に各対応する漢字フォントデータを
表示メモリ４２の対応する書込アドレスＷＡにビットマ
ップ展開する。そして、やがて「終了バイト」を受信す
ると、制御部３８は一連の受信手続を終了し、次の受信
手続の開始に備える。

【００４３】上記以外にも、例えばＬＣＤコントローラ
チップ３０がＣＰＵチップ１０に対してステータス等の
データを返送する場合がある。この場合は、制御部３８
は選択信号ＳＬによりいきなりステータスの「データバ
イトＤ」を選択し、これを調歩同期式の送信シリアルイ
ンタフェース３２を介してＣＰＵチップ１０に送信す
る。ＣＰＵチップ１０の受信シリアルインタフェース１
４はデータバイトＤを受信したことにより受信パルスＲ
Ｐを発生し、ＣＰＵコア１１に割込（ＩＮＴ）をかけ
る。ＣＰＵコア１１は割込ルーチンで受信シリアルイン
タフェース１４からデータバイトＤを取り込み、ステー
タスを判別する。

【００４４】また、ＬＣＤコントローラチップ３０がＣ
ＰＵチップ１０に対して要求等の制御データを送信する
場合もある。この場合は、制御部３８は選択信号ＳＬに
よりいきなり要求の「制御バイトＣ」を選択し、これを
調歩同期式の送信シリアルインタフェース３２を介して
ＣＰＵチップ１０に送信する。ＣＰＵコア１１は上記同
様にして「制御バイトＣ」を取り込み、要求等を判別す
る。

【００４５】図７は第２実施例のシリアルインタフェー
スのブロック図で、図はクロック同期式の場合を示して
いる。図７の（Ａ）は下り側（ＣＰＵチップ１０→ＬＣ
Ｄコントローラチップ３０）のシリアルインタフェース
を示しており、図において１３は送信シリアルインタフ
ェース（ＳＩＦＴ）、１３₄はレジスタ（ＲＥＧ）、１
３₅はシフトレジスタ（ＳＲ）、１３₆は送信タイミン
グ発生回路（ＴＴＧ）、３１は受信シリアルインタフェ
ース（ＳＩＦＲ）、３１₄はシフトレジスタ（ＳＲ）、
３１₅は遅延回路（Ｄ）である。

【００４６】クロック同期式の場合は一旦シリアル通信
の同期が取れたら続く一連のデータを隙間無く転送する
必要がある。そこで、送信シリアルインタフェース１３
ではシフトレジスタ１３₅にレジスタ１３₄をつなぎ、
一連のデータの隙間無い転送を可能としている。即ち、
ＣＰＵコア１１が送信パルスＴＰを発生すると内部バス
１５のデータＤ ₀〜Ｄ₇がレジスタ１３₄にロードされ
る。送信タイミング発生回路１３₆は送信パルスＴＰの
入力によりレディ−信号ＲＤＹを一旦ローレベルにする
が、シフトレジスタ１３₅が空いているとレジスタ１３
₄のデータをクロック信号ＤＣＫに同期してシフトレジ
スタ１３₅に転送し、レディ−信号ＲＤＹをハイレベル
にする。引き続きシフトレジスタ１３₅のデータはクロ
ック信号ＤＣＫによりシリアルに転送され、この間にＣ
ＰＵコア１１は次のデータをレジスタ１３₄にセットす
る。

【００４７】受信シリアルインタフェース３１におい
て、遅延回路３１₅はシリアル伝送データ信号ＤＳＤを
該信号の中心でサンプリングすべくクロック信号ＤＣＫ
を遅延する。シフトレジスタ３１₄は遅延クロック信号
ＣＫＤによりシリアル伝送データ信号ＤＳＤをビット・
バイ・ビットでパラレルデータＤ₀〜Ｄ₇に変換する。
図２において、クロック同期式の場合の制御部３８は受
信シリアルインタフェース３１から受信パルスＲＰとし
て遅延クロック信号ＣＫＤを受け取る。一方、デコーダ
３４は受信シリアルインタフェース３１の出力データＤ
₀〜Ｄ₇をビット・バイ・ビットで監視している。そし
て、ある位相でデコーダ３４が「開始バイト」のビット
パターンを検出すると、制御部３８において受信同期が
取れる。以後は、制御部３８が内部で遅延クロック信号
ＣＫＤを８カウントし、各８カウントで切り出した「制
御バイト」、「アドレスバイト」、「データバイト」等
を夫々対応するレジスタ３５〜３７にロードする。

【００４８】図７の（Ｂ）は上り側（ＬＣＤコントロー
ラチップ３０→ＣＰＵチップ１０）のシリアルインタフ
ェースを示しており、図において３２は送信シリアルイ
ンタフェース（ＳＩＦＴ）、３２₄はシフトレジスタ
（ＳＲ）、３２₅はレジスタ（ＲＥＧ）、３２₆は送信
タイミング発生回路（ＴＴＧ）、１４は受信シリアルイ
ンタフェース（ＳＩＦＲ）、１４₄は受信タイミング発
生回路（ＲＴＧ）、１４ ₅はデコーダ（ＤＥＣ）、１４
₆はレジスタ（ＲＥＧ）、１４₇はシフトレジスタ（Ｓ
Ｒ）、１４₈は遅延回路（Ｄ）である。

【００４９】図８は第２実施例の上りシリアルインタフ
ェースの動作タイミングチャートである。ＬＣＤコント
ローラチップ３０はＣＰＵチップ１０に対して一連の上
りシリアル伝送データ信号ＵＳＤを送信する。一方、Ｃ
ＰＵチップ１０のシフトレジスタ１４₇は遅延クロック
信号ＣＫＤによりシリアル伝送データ信号ＵＳＤをビッ
ト・バイ・ビットでパラレルデータＤ₀〜Ｄ₇に変換す
る。

【００５０】受信タイミング発生回路１４₄は予めＣＰ
Ｕコア１１からの制御信号Ｃ₁によりデコーダ１４₅に
対して開始バイトの検出イネーブル信号ＦＥ_STを送出
し、「開始バイト」の受信を待っている。これによりデ
コーダ１４₅はシフトレジスタ１４₇の出力データＤ₀
〜Ｄ₇をビット・バイ・ビットで監視する。そして、デ
コーダ１４₅が開始バイトＳＴＡＲＴのビットパターン
を検出すると、開始バイトの検出信号ＦＤ_STを出力す
る。これにより受信タイミング発生回路１４₄において
受信同期が取れる。

【００５１】以後は、受信タイミング発生回路１４₄が
内部で遅延クロック信号ＣＫＤを８カウントし、各８カ
ウントでデータバイトＤＡＴＡ₁，ＤＡＴＡ₂を切り出
し、その都度受信パルスＲＰを発生する。ＣＰＵコア１
１は受信パルスＲＰによる各割込処理でデータバイトＤ
ＡＴＡ₁，ＤＡＴＡ₂を内部に取り込む。また、受信タ
イミング発生回路１４₄はデータバイトＤＡＴＡ₁を取
り込んだＣＰＵコア１１からの制御信号Ｃ₁により今度
はデコーダ１４₅に対して終了バイトの検出イネーブル
信号ＦＥ_SPを送出し、「終了バイト」の受信を待つ。そ
して、デコーダ１４₅が終了バイトＳＴＯＰのビットパ
ターンを検出すると、終了バイトの検出信号ＦＤ_SPを出
力し、これにより受信タイミング発生回路１４₄は受信
手続を終了する。

【００５２】なお、上記実施例ではクロック同期式の場
合に開始バイトによりシリアル通信手続の同期化を行っ
たが、これに限らない。シリアルデータ、クロック信号
の送信に加え、開始バイトを送る代わりにフレーム同期
のためのフレームパルスを送信するようにしても良い。
又は、開始バイトを送る代わりに送信シリアルインタフ
ェースより送信シリアルデータの所定ビット数毎にスト
ローブパルスを送信し、受信シリアルインタフェースは
このストローブパルスにより各受信データを切り出すよ
うに構成しても良い。

【００５３】また、上記実施例では一例のシリアル通信
方式を示したが、これに限らない。シリアル通信であれ
ば、バイシンク（ＢＳＣ）、ＨＤＬＣ、ＲＳ２３２Ｃ等
の任意の通信プロトコルで実現しても良い。また、上記
実施例はＬＣＤコントローラチップについて述べたが、
これに限らない。本発明はＣＰＵチップと任意の演算、
処理又はＩ／Ｏ装置の制御を行うような各種周辺ＬＳＩ
チップとの間のデータのやり取りに適用できる。また、
ＣＰＵチップはワンチップマイコンでなく通常のＣＰＵ
チップでも良い。

【００５４】また、上記図７のクロック同期式の構成で
は上り及び下りで別々のクロック信号ＤＣＫ，ＵＣＫを
用いたが、このようなクロック信号を単一のクロック信
号源から供給しても良い。また、上記実施例ではシリア
ルインタフェースの信号線をプリント基板上のメタル線
としたが、シリアルインタフェースは光通信等により実
現しても良い。

【００５５】また、上記本発明に好適なる実施例を述べ
たが、本発明思想を逸脱しない範囲内で、構成及び制御
の様々な変更が行えることは言うまでも無い。

【００５６】

【発明の効果】以上述べた如く本発明によれば、周辺Ｌ
ＳＩチップの端子数を大幅に削減できる。またＣＰＵチ
ップと全ての周辺ＬＳＩチップとがシリアルインタフェ
ースで接続するような用途ではＣＰＵチップの端子数も
削減できる。また、本発明によればＣＰＵチップと周辺
ＬＳＩチップとの間の信号線数を大幅に削減できる。従
って、基板スペースを有効に利用でき、電子機器の一層
の小型化が可能となる。

【図面の簡単な説明】

【図１】図１は本発明の原理的構成図である。

【図２】図２は実施例の電子機器のブロック図である。

【図３】図３は実施例のＬＣＤパネルを説明する図であ
る。

【図４】図４は実施例のシリアル通信フレーム構成を説
明する図である。

【図５】図５は第１実施例のシリアルインタフェースの
ブロック図である。

【図６】図６は第１実施例のシリアルインタフェースの
動作タイミングチャートである。

【図７】図７は第２実施例のシリアルインタフェースの
ブロック図である。

【図８】図８は第２実施例の上りシリアルインタフェー
スの動作タイミングチャートである。

【図９】図９は従来技術を説明する図である。

【符号の説明】１基板１０ＣＰＵチップ３０周辺ＬＳＩチップ５０ＬＣＤパネル

Claims

【特許請求の範囲】

【請求項１】ＣＰＵチップと周辺ＬＳＩチップとが基
板上の信号線を介して接続する電子機器において、ＣＰＵチップと周辺ＬＳＩチップとの間のデータのやり
取りをシリアルインタフェースにより行うように構成し
たことを特徴とする電子機器。
【請求項２】シリアルインタフェースは調歩同期式に
より構成されていることを特徴とする請求項１の電子機
器。
【請求項３】シリアルインタフェースはクロック同期
式により構成されていることを特徴とする請求項１の電
子機器。
【請求項４】シリアルインタフェースはシリアル−パ
ラレル変換部又はパラレル−シリアル変換部により終端
されていることを特徴とする請求項１の電子機器。
【請求項５】ＣＰＵチップから周辺ＬＳＩチップに対
して同期用コード、制御用コード、及び必要なら１又は
２以上の各種データの順でデータを送り、これらを受信
した周辺ＬＳＩチップは前記同期用コードの検出により
同期を取り、続く制御用コードを保持して対応する制御
モードを決定し、かつ必要なら該決定した制御モードに
従って続く１又は２以上の各種データの処理を行うこと
を特徴とする請求項１の電子機器。
【請求項６】周辺ＬＳＩチップからＣＰＵチップに対
して同期用コード、制御用コードの順、又は同期用コー
ド、データの順でデータを送り、これらを受信したＣＰ
Ｕチップは前記同期用コードの検出により同期を取り、
続く制御用コード又はデータを内部に取り込むことを特
徴とする請求項３の電子機器。
【請求項７】周辺ＬＳＩチップは液晶パネルの制御を
行う液晶コントローラチップであることを特徴とする請
求項１の電子機器。