JP2004213644A

JP2004213644A - デュアルプロセッサのｉｐ共有装置及びその方法

Info

Publication number: JP2004213644A
Application number: JP2003419665A
Authority: JP
Inventors: Shoko Yo; 晟浩尹
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-01-08
Filing date: 2003-12-17
Publication date: 2004-07-29
Also published as: US7269676B2; GB2399191A; GB0400100D0; US20040177188A1; KR100513398B1; KR20040063499A; GB2399191B

Abstract

【課題】アービトレーションによりＩＰを効果的に共有することができるＩＰ共有装置及びその方法を提供すること。
【解決手段】ＭＣＵから内部バスを通じて出力されたアドレス、リード／ライトストローブ信号及びデータを受信して格納し、システムクロック信号を受信し逆多重化して、シリアルクロック信号とシリアルデータ及びシリアルイネーブル信号を出力する第１ＲＦコントロールＩＰと、ＤＳＰから内部バスを通じて出力されたアドレス、リード／ライトストローブ信号及びデータを受信して格納し、システムクロックを受信し逆多重化して、シリアルクロック信号、シリアルデータ及びシリアルイネーブル信号を出力する第２ＲＦコントロールＩＰと、所定の優先順位に従いシリアルリンク使用許可信号及びＭＵＸ選択信号を出力するアービタと、第１又は第２ＲＦコントロールＩＰから出力されたシリアルクロック信号、シリアルデータ、シリアルイネーブル信号をアービタのＭＵＸ選択信号に応じて選択的に出力するＭＵＸと、から構成される。
【選択図】図１

Description

本発明は、デュアルプロセッサのＩＰ（Intellectual Property）共有装置及びその方法に係り、より詳細には、ＭＣＵやＤＳＰのようなデュアルプロセッサを有するシステムにおいて、アービトレーションによりＩＰを効果的に共有することができるＩＰ共有装置及びその方法に関する。

現在、世界的に携帯電話の使用者が急増している。これに伴い、多様な通信方式やサービスを支援する様々な製品が導入されつつある。昨今では、第３世代通信として、ＣＤＭＡ２０００(Code Division Multiplex Access ２０００)及びＷ−ＣＤＭＡ(Wide-CDMA)のサービスに基づいた製品が開発され、多様なコンテンツやサービスが創出されている。また、ヨーロッパでは第２．５世代ＧＳＭ／ＧＰＲＳ製品が続々と開発されている。

第３世代通信システムには、高速伝送やマルチメディアサービス、他の通信方式との互換性などが必要である。すなわち、無線端末機はデュアルモードの支援と、ソフトウェアの様々なプロトコルスタックとを必要とする。
このようなシステムは、デジタルシグナルプロセッシング（以下ＤＳＰと称す）を使用してマイクロコントロールユニット（以下ＭＣＵと称す）の負荷を分散する。ＤＳＰはブートローディング可能なチップであり、実際の動作には駆動プログラムを必要とする。この駆動プログラムはＭＣＵに連結したメモリ装置からダウンロードされ、その後内部プログラムメモリに格納される。

無線端末機に内蔵されたモデムＳＯＣ(System On Chip)は、ベースバンド信号処理を行う半導体である。ＭＣＵ及びＤＳＰのデュアルプロセッサはシステム全体の動作を制御する。ＭＣＵが処理全体の流れと制御とに対応する一方で、ＤＳＰはソフトウェア又はハードウェアのモデムシステムに基づいた特定の処理を実行する。したがって、こうした無線端末機は、大容量のメモリと特定目的の多くのハードウェアロジックをもつ。このようなハードウェアロジックをＩＰという。

モデムＳＯＣは、ミキシング信号装置とＲＦ装置とを制御することができる。これらはモデムＳＯＣの外部に備えられ、Ａ／Ｄ変換器、Ｄ／Ａ変換器、フィルタなどを内蔵している。このように、モデムＳＯＣは外部装置に適合したインターフェースＩＰを有する。
例えば、外部ＲＦ装置を制御するＲＦコントロールＩＰにおいては、モデムＳＯＣはＲＦコントロールＩＰを用いて外部ＲＦ装置のコントロールレジスタをリード／ライトする。この時、２つのプロセッサが同一のＲＦコントロールＩＰ機能を共有できるよう、ＭＣＵ及びＤＳＰは全てのＲＦコントロールＩＰにアクセスすることが可能である。
したがって、ＭＣＵとＤＳＰが使用する各バスは、１つのＲＦコントロールバスに連結される。また、各アクセス間のアービトレーションを通じてコントロールＩＰを所有する権限は対応するプロセッサが持ち、外部ＲＦ装置を制御する。

図３は非同期デュアルプロセッサを用いた従来のシステムのＩＰ共有装置を示すブロック図である。
アービタ１４は、ＭＣＵ１０又はＤＳＰ１２とＲＦコントロールＩＰ２６とが通信を行うよう、内部バス占有許可信号及び待機信号を出力する。ＭＣＵ１０は処理全体の流れと制御とに対応し、アービタ１４から内部バス占有許可信号を受信して内部バスを占有する。また、アドレスＡｄｄｒ、リード／ライトストローブ信号（ｎＲＷ）、リード／ライトデータ（Ｄａｔａ）を送受信して、ＲＦコントロールＩＰ２６と通信する。

ＤＳＰ１２は処理全体の流れと制御とに対応し、アービタ１４から内部バス占有許可信号を受信して内部バスを占有する。また、アドレスＡｄｄｒ、リード／ライトストローブ信号（ｎＲＷ）、リード／ライトデータ（Ｄａｔａ）の送受信を行い、モデムシステムに基づいてＲＦコントロールＩＰ２６とともに特殊な処理を行う。
さらに、第１乃至第３マルチプレクサ（以下ＭＵＸと称す）２０、２２、２４は、アービタ１４の制御に対応してＭＣＵ１０及びＤＳＰ１２が出力したアドレス、リード/ライトストローブ信号及びデータを受信し、別々に選択的に出力する。

すなわち、第１乃至第３ＭＵＸ２０、２２、２４は、ＭＣＵ１０又はＤＳＰ１２が出力した各１つのアドレス、リード／ライトストローブ信号及びデータを出力する。ＲＦコントロールＩＰ２６は、第１乃至第３ＭＵＸ２０、２２、２４がそれぞれ出力したアドレス、リード／ライトストローブ信号及びデータを受信し格納する。また、システムクロック信号を受信し、逆多重化して、シリアルクロック信号ＳＣＬＫ、シリアルデータ及びシリアルイネーブル信号を外部装置２８に出力する。

アービタ１４は、ＭＣＵ１０又はＤＳＰ１２からアドレスとリード／ライトストローブ信号とを受信し、所定の優先順位に従ってバス占有許可制御信号を出力する。つまり、アービタ１４が所定の優先順位に従ってＭＣＵ１０にバス占有を許可する場合には、ＤＳＰ１２に待機信号を印加する。あるいは、ＤＳＰ１２にバス占有を許可する場合には、ＭＣＵ１０に待機信号を印加する。

アービタ１４は、ＭＣＵ１０にバス占有を許可すると制御信号を出力し、ＭＣＵ１０が第１内部バス１６を通じて出力するアドレス、リード/ライトストローブ信号及びデータを、第１乃至第３ＭＵＸ２０、２２、２４にそれぞれ選択させる。
また、アービタ１４は、ＤＳＰ１２にバス占有を許可すると制御信号を出力し、ＤＳＰ１２が第２内部バス１８を通じて出力するアドレス、リード/ライトストローブ信号及びデータを、第１乃至第３ＭＵＸ２０、２２、２４にそれぞれ選択させる。

一方、ＭＣＵ１０又はＤＳＰ１２に待機信号が印加されると、ＭＣＵ１０又はＤＳＰ１２は動作を止め、待機状態となる。また、待機信号を印加されないＭＣＵ１０又はＤＳＰ１２は内部バスを占有し、アドレスＡｄｄｒ、リード/ライトストローブ信号（ｎＲＷ）、リード／ライトデータ（Ｄａｔａ）の送受信を行って、ＲＦコントロールＩＰ２６と通信する。
このとき、ＲＦコントロールＩＰ２６は外部装置２８と通信し、シリアルデータＳＤＡＴＡ、シリアルイネーブル信号ＳＥＮ、シリアルクロック信号ＳＣＬＫを外部装置２８に伝送する。

しかし、このような従来の非同期デュアルプロセッサを用いるシステムのＩＰ共有装置においては、ＭＣＵ１０及びＤＳＰ１２のうちいずれか１つのプロセッサが何らかのデータにアクセスする間、別のプロセッサが同時にアクセスしようとすると、アクセス動作を行っているプロセッサが動作を中止させなければならない。
そのため、シリアルリンクとして外部装置に出力されるシリアルクロック信号ＳＣＬＫ、シリアルデータＳＤＡＴＡ及びシリアルイネーブル信号ＳＥＮの動作時間が長い場合には、１つのプロセッサの動作時間中は別のプロセッサが動作を停止して待機しなければならず、バスの使用効率を低下させるという問題があった。

さらに、従来の非同期デュアルプロセッサを用いるシステムのＩＰ共有装置は多数のＭＵＸを用いて多数のアドレス、リード/ライトストローブ信号及びデータから各１つをアービトレーションを通じて選択し、それぞれを１つのＲＦコントロールＩＰ２６に印加していた。そのため、回路の構造が複雑になるという問題点があった。
そこで、本発明の目的は、内部バスを独立的に使用し、アービトレーションを通じて外部へ出力されたシリアルリンクのみを選択することによって、デュアルプロセッサを用いたシステムのＩＰ共有装置の回路を簡素化することにある。
また、本発明の他の目的は、デュアルプロセッサを用いた非同期システムにおいて、ＭＣＵとＤＳＰとが同時に別々に内部バスを使用できるようにすることによって、デュアルプロセッサを用いたシステムのＩＰ共有装置のバスの使用効率性を高めることにある。

このような目的を達成するため、本願発明によるＩＰ共有装置（ＭＣＵ及びＤＳＰのようなデュアルプロセッサを用いたシステムのＩＰ共有装置）は、ＭＣＵから内部バスを通じて出力されたアドレスＡｄｄｒ、リード／ライトストローブ信号及びデータを受信して格納し、システムクロック信号を受信し逆多重化して、シリアルクロック信号ＳＣＬＫ、シリアルデータＳＤＡＴＡ及びシリアルイネーブル信号ＳＥＮを出力する第１ＲＦコントロールＩＰを備える。また、ＤＳＰから内部バスを通じて出力されたアドレスＡｄｄｒ、リード／ライトストローブ信号及びデータを受信して格納し、システムクロック信号を受信し逆多重化して、シリアルクロック信号ＳＣＬＫ、シリアルデータＳＤＡＴＡ及びシリアルイネーブル信号ＳＥＮを出力する第２ＲＦコントロールＩＰを備える。さらに、第１及び第２ＲＦコントロールＩＰからのシリアルリンク使用要求信号ＲｅｑｕｅｓｔＭとＲｅｑｕｅｓｔＤとを受信し、予め設定された優先順位に従ってシリアルリンク使用許可信号ＧｒａｎｔＭ、ＧｒａｎｔＤ及びＭＵＸ選択信号を出力するアービタと、第１又は第２ＲＦコントロールＩＰから出力されたシリアルクロックＳＣＬＫ、シリアルデータＳＤＡＴＡ及びシリアルイネーブル信号ＳＥＮをアービタのＭＵＸ選択信号に応じて選択的に出力するＭＵＸと、を備える。

上記第１ＲＦコントロールＩＰは、ＭＣＵからの第１システムクロック信号に応じて内部バスを通じて入力されるアドレスとリード/ライトストローブ信号とデータとを受信して格納し、シリアルリンク使用要求信号ＲｅｑｕｅｓｔＭをアービタに伝送する第１コントロールレジスタを備える。また、第１コントロールレジスタに格納されたデータを受信してシリアルデータに変換し、そのシリアルデータＳＤＡＴＡとシリアルイネーブル信号ＳＥＮとを、アービタから印加されるシリアルリンク使用許可信号ＧｒａｎｔＭに応じて出力する第１シフトレジスタを備える。さらに、ＭＣＵからの第１システムクロック信号を逆多重化し、シリアルクロック信号ＳＣＬＫとして出力する第１分周器を含むことを特徴とする。

上記第２ＲＦコントロールＩＰは、ＤＳＰからの第２システムクロック信号に応じて内部バスを通じて入力されるアドレスとリード／ライトストローブ信号とデータとを受信して格納し、アービタにシリアルリンク使用要求信号ＲｅｑｕｅｓｔＤを伝送する第２コントロールレジスタを備える。また、コントロールレジスタに貯蔵されたデータを受信してシリアルデータに変換し、アービタから印加されるシリアルリンク使用許可信号ＧｒａｎｔＤに応じてそのシリアルデータＳＤＡＴＡとシリアルイネーブル信号ＳＥＮとを出力する第２シフトレジスタと、前記ＤＳＰからのシステムクロック信号を逆多重化しシリアルクロック信号ＳＣＬＫとして出力する第２分周器と、を備えている。

さらに、このような目的を達成するため、本発明のＩＰ共有方法（ＭＣＵとＤＳＰのような非同期デュアルプロセッサを用いたシステムのＩＰ共有方法）は、シリアルリンク使用許可とは無関係に、第１及び第２ＲＦコントロールＩＰと内部バスとをそれぞれ通じて、ＭＣＵとＤＳＰとが、アドレスＡｄｄｒ、リード/ライトストローブ信号、データなどにアクセスできるようにする段階と、第１及び第２ＲＦコントロールＩＰを通じてアクセスされたデータを外部装置に伝送することによって外部装置を制御しようとする場合、第１及び第２ＲＦコントロールＩＰからアービタにシリアルリンク使用要求信号を伝送する段階と、予め設定された優先順位に従ってアービタからシリアルリンク使用許可信号が印加されるとき、第１及び第２ＲＦコントロールＩＰのうち１つから出力されるシリアルデータ、シリアルイネーブル信号、シリアルクロック信号を外部装置に出力する段階と、からなることを特徴とする。

以上説明したように、本発明は、デュアルプロセッサを用いるシステムのＭＣＵとＤＳＰが、シリアルリンク使用許可とは無関係に、第１及び第２ＲＦコントロールＩＰと内部バス５１、５３とをそれぞれ通じて、アドレスＡｄｄｒ、リード／ライトストローブ信号、データなどにアクセスすることを可能にする。また、シリアルリンクを用いる場合に限り、第１及び第２ＲＦコントロールＩＰのうち１つが外部装置とアクセスできるようにシリアルリンクの使用を許可するので、システムのハードウェア構成を簡素化し、内部バスの使用効率を最大限に高めるという効果がある。

以下、本発明の好適な実施形態について、添付の図面を用いて説明する。なお、本発明を説明するにあたって、本発明の要旨を不明確にすると判断した場合には、関連の公知機能あるいは構成に対する詳細な説明を省略する。
図１は、本発明の実施例による、デュアルプロセッサを用いたシステムのＩＰ共有装置のブロック構成図である。

ＭＣＵ５０は処理全体の流れと制御に対応し、第１ＲＦコントロールＩＰ５４と通信して、内部バス５１を通じて３９ＭＨｚのクロック信号によってアドレスＡｄｄｒ、リード／ライトストローブ信号及びリード／ライトデータを送受信する。
ＤＳＰ５２は処理全体の流れと制御に対応し、内部バス５３を通じて６５ＭＨｚのクロック信号によってアドレスＡｄｄｒ、リード／ライトストローブ信号、リード／ライトデータを送受信して、第２ＲＦコントロールＩＰ５６とモデムシステムに基づいて特殊な処理を行う。

第１ＲＦコントロールＩＰ５４は、内部バス５１を通じてＭＣＵ５０から出力されたアドレスＡｄｄｒ、リード/ライトストローブ信号及びデータを受信し格納する。また、システムクロック信号（３９ＭＨｚ）を受信し逆多重化して、シリアルクロック信号ＳＣＬＫ、シリアルデータＳＤＡＴＡ及びシリアルイネーブル信号ＳＥＮを出力する。
第２ＲＦコントロールＩＰ５６は、内部バス５３を通じてＤＳＰ１２から出力されたアドレスＡｄｄｒ、リード/ライトストローブ信号及びデータを受信し格納する。また、システムクロック信号（６５ＭＨｚ）を受信し逆多重化して、シリアルクロック信号ＳＣＬＫ、シリアルデータＳＤＡＴＡ及びシリアルイネーブル信号ＳＥＮを出力する。

アービタ５８は、第１及び第２ＲＦコントロールＩＰ５４、５６からのシリアルリンク使用要求信号ＲｅｑｕｅｓｔＭ、ＲｅｑｕｅｓｔＤを受信し、所定の優先順位に従って、シリアルリンク使用許可信号ＧｒａｎｔＭ、ＧｒａｎｔＤ及びＭＵＸ選択信号を出力する。
ＭＵＸ６０は、第１又は第２ＲＦコントロールＩＰ５４又は５６から出力されたシリアルクロック信号ＳＣＬＫ、シリアルデータＳＤＡＴＡ及びシリアルイネーブル信号ＳＥＮを、アービタ５８のＭＵＸ選択信号に応じて選択的に出力する。

図２は、本発明の実施例による第１及び第２ＲＦコントロールＩＰ５４、５６の詳細な構成図である。
第１コントロールレジスタ７０、第１シフトレジスタ７２、第１分周器７４は第１ＲＦコントロールＩＰ５４内に設けられている。第１コントロールレジスタ７０は、ＭＣＵ５０からのシステムクロック信号（３９ＭＨｚ）によって内部バス５１を通じて入力されるアドレス、リード／ライトストローブ信号及びデータを受信して格納し、アービタ５８にシリアルリンク使用要求信号ＲｅｑｕｅｓｔＭを伝送する。

また、第１シフトレジスタ７２は、第１コントロールレジスタ７０に格納されたデータを受信してシリアルデータに変換し、アービタ５８から印加されるシリアルリンク使用許可信号ＧｒａｎｔＭに応じてそのシリアルデータＳＤＡＴＡとシリアルイネーブル信号ＳＥＮとを出力する。
さらに、第１分周器７４は、ＭＣＵ５０からのシステムクロック信号（３９ＭＨｚ）を逆ｎ重化してシリアルクロック信号ＳＣＬＫとして出力する。

第２コントロールレジスタ８０、第２シフトレジスタ８２、第２分周器８４は第２ＲＦコントロールＩＰ５６内に設けられている。第２コントロールレジスタ８０は、ＤＳＰ５２からのシステムクロック信号（６５ＭＨｚ）によって内部バス５３を通じて入力されるアドレス、リード／ライトストローブ信号及びデータを受信して格納し、アービタ５８にシリアルリンク使用要求信号ＲｅｑｕｅｓｔＤを伝送する。

また、第２シフトレジスタ８２は、第２コントロールレジスタ８０に格納されたデータを受信してシリアルデータに変換し、アービタ５８から印加されるシリアルリンク使用許可信号ＧｒａｎｔＤに応じてそのシリアルデータＳＤＡＴＡとシリアルイネーブル信号ＳＥＮとを出力する。
さらに、第２分周器８４は、ＤＳＰ５２からのシステムクロック信号（６５ＭＨｚ）を逆ｍ重化してシリアルクロック信号ＳＣＬＫとして出力する。

図１、図２を参照して本発明の好適な実施例の動作を詳細に説明する。
ＭＣＵ５０は、処理全体の流れと制御とに対応し、内部バス５１を通じて、３９ＭＨｚのクロック信号によってアドレスＡｄｄｒ、リード／ライトストローブ信号、リード／ライトデータを送受信し、第１ＲＦコントロールＩＰ５４と通信する。
ＤＳＰ５２は処理全体の流れと制御とに対応し、６５ＭＨｚのクロック信号によって内部バス５３を通じてアドレスＡＤＤｒ、リード/ライトストローブ信号、リード／ライトデータを送受信し、モデムシステムに基づいて第２ＲＦコントロールＩＰ５６と特殊な処理を行う。
このとき、第１ＲＦコントロールＩＰ５４は、ＭＣＵ５０から内部バス５１を通じて出力されたアドレスＡｄｄｒ、リード／ライトストローブ信号及びデータを受信して格納する。また、システムクロック信号（３９ＭＨｚ）を受信し逆多重化して、シリアルクロック信号ＳＣＬＫ、シリアルデータＳＤＡＴＡ及びシリアルイネーブル信号ＳＥＮを出力する。

第１ＲＦコントロールＩＰ５４の動作を図２を参照して詳しく説明する。
第１コントロールレジスタ７０は、ＭＣＵ５０から提供されるシステムクロック信号（３９ＭＨｚ）によって内部バス５１を通じて入力されるアドレス、リード／ライトストローブ信号及びデータを受信して格納し、アービタ５８にシリアルリンク使用要求信号ＲｅｑｕｅｓｔＭを伝送する。

第１シフトレジスタ７２は、第１コントロールレジスタ７０に貯蔵されたデータを受信及びシフトしてシリアルデータに変換し、アービタ５８から印加されるシリアルリンク使用許可信号ＧｒａｎｔＭに応じてそのシリアルデータＳＤＡＴＡとシリアルイネーブル信号ＳＥＮを外部装置６２に出力する。
第１分周器７４は、ＭＣＵ５０から提供されるシステムクロック信号（３９ＭＨｚ）を逆ｎ重化して、シリアルクロック信号ＳＣＬＫを外部装置６２に出力する。

第２ＲＦコントロールＩＰ５６は、ＤＳＰ５２から内部バス５３を通じて出力されたアドレスＡｄｄｒ、リード／ライトストローブ信号及びデータを受信して格納する。また、システムクロック信号を受信し逆多重化して、シリアルクロック信号ＳＣＬＫ、シリアルデータＳＤＡＴＡ及びシリアルイネーブル信号ＳＥＮを出力する。
第２ＲＦコントロールＩＰ５６の動作を、図２を参照して詳しく説明する。

第２コントロールレジスタ８０は、ＤＳＰ５２からのシステムクロック信号６５ＭＨｚによって内部バス５３を通じて入力されるアドレス、リード／ライトストローブ信号及びデータを受信して格納し、アービタ５８にシリアルリンク使用要求信号ＲｅｑｕｅｓｔＤを伝送する。
第２シフトレジスタ８２は、コントロールレジスタ８０に格納されたデータを受信及びシフトしてシリアルデータに変換し、アービタ５８から印加されるシリアルリンク使用許可信号ＧｒａｎｔＤに応じてそのシリアルデータＳＤＡＴＡとシリアルイネーブル信号ＳＥＮを外部装置６２に出力する。

第２分周器８４は、ＤＳＰ５２からのシステムクロック信号（６５ＭＨｚ）を逆ｍ重化し、シリアルクロック信号ＳＣＬＫを外部装置６２に出力する。
このとき、アービタ５８は第１及び第２ＲＦコントロールＩＰ５４、５６からのシリアルリンク使用要求信号ＲｅｑｕｅｓｔＭ、ＲｅｑｕｅｓｔＤを受信し、所定の優先順位に従ってシリアルリンク使用許可信号ＧｒａｎｔＭ、ＧｒａｎｔＤ及びＭＵＸ選択信号を出力する。

ＭＵＸ６０は、アービタ５８のＭＵＸ選択信号に応じて、第１又は第２ＲＦコントロールＩＰ５４又は５６から出力されたシリアルクロックＳＣＬＫ、シリアルデータＳＤＡＴＡ、シリアルイネーブル信号ＳＥＮを選択的に出力する。
したがって、ＭＣＵ５０とＤＳＰ５２は、第１及び第２ＲＦコントロールＩＰ５４、５６、各内部バス５１、５３をそれぞれ通じて、アドレスＡｄｄｒ、リード／ライトストローブ信号、データなどに、シリアルリンク使用許可とは無関係にアクセスすることができる。シリアルリンクを用いる場合に限り、第１及び第２ＲＦコントロールＩＰ５４、５６のうち１つが外部装置６２とアクセスできるよう、シリアルリンクの使用を許可する。

ここでシリアルリンクとは、シリアルクロック信号ＳＣＬＫ、シリアルデータＳＤＡＴＡ及びシリアルイネーブル信号ＳＥＮを外部装置６２に伝送し、それによって外部装置６２を制御するためのリンクを表している。ＭＣＵ５０は３９ＭＨｚのクロックで動作し、ＤＳＰ５２は６５ＭＨｚのクロックで動作する。そのため、ＭＣＵ５０とＤＳＰ５２は相互に非同期の関係である。
ＭＣＵ５０とＤＳＰ５２とは、それぞれ３９ＭＨｚ、６５ＭＨｚの非同期クロックで動作する。また、第１及び第２ＲＦコントロールＩＰ５４、５６によるシリアルリンクのシリアルクロック信号ＳＣＬＫは、１３ＭＨｚ以下で動作する。

本発明は、様々なＩＰ共有装置に利用することができる。

本発明の実施例による、デュアルプロセッサを用いるシステムのＩＰ共有装置のブロック構成図である。本発明の実施例による第１及び第２ＲＦコントロールＩＰの詳細構成図である。従来の非同期デュアルプロセッサを用いるシステムのＩＰ共有装置の構成図である。

符号の説明

１０、５０ＭＣＵ
１２、５２ＤＳＰ
１４、５８アービタ
１６、１８、５１、５３内部バス
２０、２２、２４第１乃至第３ＭＵＸ
２６ＲＦコントロールＩＰ
５４、５６第１及び第２ＲＦコントロールＩＰ
６０ＭＵＸ
７０、８０第１及び第２コントロールレジスタ
７２、８２第１及び第２シフトレジスタ
７４、８４第１及び第２分周器

Claims

ＭＣＵやＤＳＰのようなデュアルプロセッサを用いるシステムのＩＰ共有装置において、
第１ＲＦコントロールＩＰが、前記ＭＣＵから内部バスを通じて出力されたアドレス、リード/ライトストローブ信号及びデータを受信して格納し、第１システムクロック信号を受信し逆多重化して、シリアルクロック信号、シリアルデータ及びシリアルイネーブル信号を出力し、
第２ＲＦコントロールＩＰが、前記ＤＳＰから内部バスを通じて出力されたアドレス、リード/ライトストローブ信号及びデータを受信して格納し、第２システムクロック信号を受信し逆多重化して、シリアルクロック信号、シリアルデータ及びシリアルイネーブル信号を出力し、
アービタが、前記第１及び第２ＲＦコントロールＩＰが発信するシリアルリンク使用要求信号を受信し、予め設定された優先順位に従ってシリアルリンク使用許可信号及びＭＵＸ選択信号を出力し、
ＭＵＸが、前記第１又は第２ＲＦコントロールＩＰが発信するシリアルクロック信号、シリアルデータ及びシリアルイネーブル信号を、前記アービタのＭＵＸ選択信号に応じて選択的に出力することを特徴とするデュアルプロセッサのＩＰ共有装置。
前記第１ＲＦコントロールＩＰが、
前記ＭＣＵからの第１システムクロック信号によって内部バスを通じて入力されるアドレス、リード/ライトストローブ信号及びデータを受信して格納し、前記アービタにシリアルリンク使用要求信号を伝送する第１コントロールレジスタと、
前記第１コントロールレジスタに格納されたデータを受信し、前記データをシリアルデータに変換し、前記アービタから印加されるシリアルリンク使用許可信号に応じて前記シリアルデータと前記シリアルイネーブル信号とを出力する第１シフトレジスタと、
前記ＭＣＵからの前記第１システムクロック信号を逆多重化し、前記シリアルクロック信号として出力する第１分周器と、
を含むことを特徴とする請求項１に記載のデュアルプロセッサのＩＰ共有装置。
前記第２ＲＦコントロールＩＰが、
前記ＤＳＰからの第２システムクロック信号によって内部バスを通じて入力されるアドレス、リード/ライトストローブ信号及びデータを受信して格納し、前記アービタにシリアルリンク使用要求信号を伝送する第２コントロールレジスタと、
前記第２コントロールレジスタに格納されたデータを受信してシリアルデータに変換し、アービタから印加される前記シリアルリンク使用許可信号に応じてそのシリアルデータとシリアルイネーブル信号とを出力する第２シフトレジスタと、
前記ＤＳＰからのシステムクロック信号を逆多重化してシリアルクロック信号として出力する第２分周器と、
を含むことを特徴とする請求項２に記載のデュアルプロセッサのＩＰ共有装置。
前記第１システムクロック信号は３９ＭＨｚであることを特徴とする請求項３に記載のデュアルプロセッサのＩＰ共有装置。
前記第２システムクロック信号は６５ＭＨｚであることを特徴とする請求項４に記載のデュアルプロセッサのＩＰ共有装置。
前記シリアルクロック信号は１３ＭＨｚ以下であることを特徴とする請求項１乃至５のいずれかに記載のデュアルプロセッサのＩＰ共有装置。
ＭＣＵとＤＳＰのような非同期デュアルプロセッサを用いるシステムのＩＰ共有方法であって、
シリアルリンク使用許可とは無関係に、前記ＭＣＵと前記ＤＳＰとを第１及び第２ＲＦコントロールＩＰそれぞれと各内部バスとを通じて、アドレス、リード/ライトストローブ信号、データなどにアクセスできるようにする段階と、
前記第１及び第２ＲＦコントロールＩＰを通じてアクセスされたデータを外部装置に伝送して前記外部装置を制御しようとするとき、前記第１及び第２ＲＦコントロールＩＰからアービタにシリアルリンク使用要求信号を伝送する段階と、
所定の優先順位に従って前記アービタからシリアルリンク使用許可信号が印加されるとき、前記第１及び第２ＲＦコントロールＩＰのうち１つが出力するシリアルデータ、シリアルイネーブル信号、シリアルクロック信号を、前記外部装置に出力する段階と、
からなることを特徴とするデュアルプロセッサのＩＰ共有方法。