KR100318849B1 - Ｃｄｍａ 이동통신 시스템에서의 ｃｐｕ 및 ｄｓｐ간인터페이스 장치 - Google Patents

Ｃｄｍａ 이동통신 시스템에서의 ｃｐｕ 및 ｄｓｐ간인터페이스 장치 Download PDF

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Abstract

본 발명은 ＣＤＭＡ 이동통신 시스템에서의 ＣＰＵ 및 ＤＳＰ간 인터페이스 장치, 더욱 상세하게는 CPU의 대기신호(Wait*) 입력단과 다수개 DSP의 입력버퍼 풀 핀(Pibf) 및 출력버퍼 엠프티 핀(Pobe) 사이에 대기신호 제어부를 장착하여, 다수개의 DSP내 수신용 레지스터에 음성 데이터가 라이트되거나 또는 송신용 레지스터가 엠프티 상태일 경우 자동으로 CPU의 상태를 대기상태로 천이시켜 줄 수 있도록 해주는 ＣＤＭＡ 이동통신 시스템에서의 ＣＰＵ 및 ＤＳＰ간 인터페이스 장치에 관한 것으로서, 본 발명에 의한 ＣＤＭＡ 이동통신 시스템에서의 ＣＰＵ 및 ＤＳＰ간 인터페이스 장치에 의하면, 다수개의 DSP내 수신용 레지스터에 음성 데이터가 라이트되거나 또는 송신용 레지스터가 엠프티 상태일 경우 자동으로 CPU의 상태를 대기상태로 천이시켜 줌으로써, CPU가 다수개 DSP의 상태를 일일이 체크하지 않아도 되기 때문에 CPU의 부하를 줄여줄 뿐만 아니라, CPU의 오버 라이트 에러가 발생하지 않도록 해주는 뛰어난 효과가 있다.

Description

ＣＤＭＡ 이동통신 시스템에서의 ＣＰＵ 및 ＤＳＰ간 인터페이스 장치{INTERFACE DEVICE BETWEEN CPU AND DSP IN CDMA MOBILE COMMUNICATION SYSTEM}
본 발명은 ＣＤＭＡ(Code Division Multiple Access; 이하 CDMA라 칭함.) 이동통신 시스템에서의 중앙제어장치(Central Process Unit; 이하 ＣＰＵ라 칭함.) 및 ＤＳＰ(Digital Signal Processor; 이하 DSP라 칭함.)간 인터페이스(Interface) 장치에 관한 것으로, 더욱 상세하게는 CPU의 대기신호(Wait*) 입력단과 다수개 DSP의 입력버퍼 풀 핀(Input Buffer Full Pin)(Pibf) 및 출력버퍼 엠프티 핀(Output Beffer Empty Pin)(Pobe) 사이에 대기신호 제어부를 장착하여, 다수개의 DSP내 수신용 레지스터(Register)에 음성 데이터가 라이트(Write)되거나 또는 송신용 레지스터가 엠프티(Empty) 상태일 경우 자동으로 CPU의 상태를 대기상태(Wait State)로 천이시켜 줄 수 있도록 해주는 ＣＤＭＡ 이동통신 시스템에서의 ＣＰＵ 및 ＤＳＰ간 인터페이스 장치에 관한 것이다.
종래의 ＣＤＭＡ 이동통신 시스템에서의 ＣＰＵ 및 ＤＳＰ간 인터페이스 장치는 도 1에 도시한 바와 같이, CPU(1), 다수개의 DSP(2), 버퍼(Buffer)(3), 및 디코더(Decoder)(4)로 구성되어 있었다.
그리고, 상기 CPU(1)는 상기 다수개 DSP(2)의 스테이트 핀(State Pin)(Pstate), 데이터 입/출력핀(Data), 라이트 스트로브(Write strobe) 신호 입력핀(Pids), 리드 스트로브(Read strobe) 신호 입력핀(Pods) 및 칩 셀렉트 핀(Chip select Pin)(Pics)에 접속되어 있었다.
따라서, 상기 CPU(1)는 상기 다수개의 DSP(2)중 해당 DSP(2)와의 데이터 송/수신 동작을 수행하면서, 상기 해당 DSP(2)의 스테이트 핀(Pstate)을 통해 해당 DSP(2)내 수신용 레지스터 및 송신용 레지스터의 상태를 수시로 체크하였다. 이때, 상기 CPU(1)는 해당 DSP(2)의 수신용 레지스터에 음성 데이터가 라이트되거나 송신용 레지스터의 상태가 엠프티 상태가 되면 스스로 자신의 상태를 대기상태로 천이시킴으로 모든 동작을 잠시 중단하였다. 그러다가, 해당 DSP(2)의 수신용 레지스터가 비어있음과 동시에 송신용 레지스터의 상태가 엠프티 상태가 아닐 경우, 상기 CPU(1)는 자신의 상태를 액티브 상태로 천이시켜 정상적인 동작을 다시 수행하였다.
그러나, 종래의 ＣＤＭＡ 이동통신 시스템에서의 ＣＰＵ 및 ＤＳＰ간 인터페이스 장치는, CPU에서 항상 DSP내 레지스터들의 상태를 체크해야 되기 때문에 CPU의 부하가 많이 걸리고, 이로인해 CPU의 음성 데이터 처리속도가 느려지는 문제점이 있었다.
또한, 종래의 ＣＤＭＡ 이동통신 시스템에서의 ＣＰＵ 및 ＤＳＰ간 인터페이스 장치는, CPU에서 해당 DSP내 레지스터들의 상태를 잘못 체크했을 경우 DSP내 수신용 레지스터로 음성 데이터를 오버 라이트(Overwrite)시키는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 다수개의 DSP내 수신용 레지스터에 음성 데이터가 라이트되거나 또는 송신용 레지스터의 상태가 엠프티 상태일 경우 자동으로 CPU의 상태를 대기상태로 천이시켜 줌으로써, CPU의 부하를 줄여줌과 동시에 CPU의 오버 라이트 에러가 발생하지 않도록 해주기 위한 ＣＤＭＡ 이동통신 시스템에서의 ＣＰＵ 및 ＤＳＰ간 인터페이스 장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명 ＣＤＭＡ 이동통신 시스템에서의 ＣＰＵ 및 ＤＳＰ간 인터페이스 장치는, 기지국으로부터 음성 데이터가 수신되면 그 음성 데이터를 버퍼를 통해 다수개의 DSP중 해당 DSP내 수신용 레지스터에 라이트하는 한편 상기 다수개의 DSP중 해당 DSP내 송신용 레지스터에 음성 데이터가 라이트되면 그 음성 데이터를 상기 버퍼를 거쳐 리드한 후 상기 기지국으로 전송하는 CPU, 수신용 레지스터 및 송신용 레지스터를 각각 내장하고 있어서 상기 수신용 레지스터에 음성 데이터가 라이트되면 그 음성 데이터를 각각 리드한 후 코딩작업을 수행하여 처리하는 한편 상기 CPU로 음성 데이터를 전송하고자 할 때 그 음성 데이터를 상기 송신용 레지스터에 각각 라이트하는 다수개의 DSP, 및 상기 CPU에서 출력한 각종 제어신호를 상기 다수개의 DSP중 해당 DSP로 전송하는 디코더로 구성된 ＣＤＭＡ 이동통신 시스템에서의 CPU 및 DSP간 인터페이스 장치에 있어서,
상기 다수개 DSP의 입력버퍼 풀 핀(Pibf) 및 출력버퍼 엠프티 핀(Pobe)에 신호 입력단이 각각 접속됨과 동시에 상기 CPU의 대기신호 입력단(Wait)에 신호 출력단이 접속되어, 상기 디코더에서 출력한 칩 셀렉트 신호(Pics*)에 의해 상기 다수개의 DSP중 임의의 DSP와의 접속이 결정되고, 이후 해당 DSP의 수신용 레지스터에 음성 데이터가 라이트되거나 송신용 레지스터의 상태가 엠프티 상태임에 따라 입력버퍼 풀 핀(Pibf) 또는 출력버퍼 엠프티 핀(Pobe)에서 하이신호가 출력되면 상기 CPU로 대기신호(Wait*)인 로우신호를 출력하여 상기 CPU의 상태를 대기상태로 천이시키는 한편, 해당 DSP의 수신용 레지스터가 비어있음과 동시에 송신용 레지스터가 엠프티 상태가 아님에 따라 입력버퍼 풀 핀(Pibf) 및 출력버퍼 엠프티 핀(Pobe)에서 모두 로우신호를 출력하면 상기 CPU로 액티브 천이신호인 하이신호를 출력하여 상기 CPU의 상태를 액티브상태로 천이시키는 대기신호 제어부가 추가로 구성된 것을 특징으로 한다.
도 1은 종래 ＣＤＭＡ 이동통신 시스템에서의 ＣＰＵ 및 ＤＳＰ간 인터페이스 장치의 구성을 나타낸 기능블록도,
도 2는 본 발명의 일 실시예에 따른 ＣＤＭＡ 이동통신 시스템에서의 ＣＰＵ 및 ＤＳＰ간 인터페이스 장치의 구성을 나타낸 기능블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : CPU 200 : DSP
201 : 수신용 레지스터 202 : 송신용 레지스터
300 : 버퍼 400 : 디코더
500 : 대기신호 제어부 501 : 오어 게이트
502 : 멀티플렉서
이하, 본 발명의 일 실시예에 의한 ＣＤＭＡ 이동통신 시스템에서의 ＣＰＵ 및 ＤＳＰ간 인터페이스 장치에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 의한 ＣＤＭＡ 이동통신 시스템에서의 ＣＰＵ 및 ＤＳＰ간 인터페이스 장치의 기능블록도로서, 본 발명의 일 실시예에 의한 ＣＤＭＡ 이동통신 시스템에서의 ＣＰＵ 및 ＤＳＰ간 인터페이스 장치는 CPU(100), 다수개의 DSP(200), 버퍼(300), 디코더(400), 및 대기신호 제어부(500)로 구성되어 있다.
상기 CPU(100)는 상기 대기신호 제어부(500)로부터 대기신호(Wait*)인로우(Low)신호가 인가되면, 그 로우신호에 의해 대기상태로 천이되어 모든 동작을 잠시 중단하는 한편, 상기 대기신호 제어부(500)로부터 액티브(Active) 천이신호인 하이(High)신호가 인가되면, 그 하이신호에 의해 액티브 상태로 천이되어 다시 정상적인 동작을 수행한다.
또한, 상기 CPU(100)는 액티브 상태일 경우, 기지국(10)으로부터 음성 데이터가 수신되면 그 음성 데이터를 상기 버퍼(300)를 통해 다수개의 DSP(200)중 해당 DSP(200)내 수신용 레지스터(201)에 라이트하는 한편, 상기 다수개의 DSP(200)중 해당 DSP(200)내 송신용 레지스터(201)에 음성 데이터가 라이트되면 그 음성 데이터를 상기 버퍼(300)를 거쳐 리드한 후 상기 기지국(10)으로 전송하는 역할을 한다.
한편, 상기 다수개의 DSP(200)는 수신용 레지스터(201) 및 송신용 레지스터(202)를 각각 내장하고 있으며, 상기 CPU(100)에서 상기 수신용 레지스터(201)에 음성 데이터를 라이트하면 그 음성 데이터를 각각 리드한 후 코딩작업을 수행하여 처리하는 한편, 상기 CPU(100)로 음성 데이터를 전송하고자 할 경우 그 음성 데이터를 디코딩시켜 상기 송신용 레지스터(202)에 각각 라이트하는 역할을 한다.
이때, 상기 다수개의 DSP(200)내에 각각 장착된 수신용 레지스터(201)는 상기 CPU(100)에서 전송한 음성 데이터를 저장하는 레지스터이다.
또한, 상기 다수개의 DSP(200)내에 각각 장착된 송신용 레지스터(202)는 해당 DSP(200)에서 상기 CPU(100)로 전송하고자 하는 음성 데이터를 저장하는 레지스터이다.
한편, 상기 버퍼(300)는 상기 CPU(100)에서 음성 데이터를 상기 다수개의 DSP(200)중 해당 DSP(200)내 수신용 레지스터(201)로 라이트시키거나, 상기 CPU(100)에서 해당 DSP(200)내 송신용 레지스터(202)내에 저장된 음성 데이터를 리드할 때, 그 음성 데이터를 바이패스(Bypass)시키는 역할을 한다.
또한, 상기 디코더(400)는 상기 CPU(100)에서 출력한 칩 셀렉트 신호(Pics*), 라이트 스트로브 신호(Pids*), 리드 스트로브 신호(Pods*) 등과 같은 각종 제어신호를 입력받아 디코딩 처리하여 상기 다수개의 DSP(200)중 해당 DSP(200)로 전송하는 한편, 그 제어신호중 인에이블 신호(En*) 및 칩 셀렉트 신호(Pics*)는 디코딩시켜 상기 대기신호 제어부(500)로 전송하는 역할을 한다.
그리고, 상기 대기신호 제어부(500)는 상기 다수개 DSP(200)의 입력버퍼 풀 핀(Pibf) 및 출력버퍼 엠프티 핀(Pobe)에 신호 입력단이 각각 접속됨과 동시에 상기 CPU(100)의 대기신호 입력단(Wait)에 신호 출력단이 접속되어, 상기 디코더(400)에서 출력한 칩 셀렉트 신호(Pics*)에 의해 상기 다수개의 DSP(200)중 임의의 DSP(200)와의 접속이 결정되고, 이후 해당 DSP(200)의 수신용 레지스터(201)에 음성 데이터가 라이트되거나 송신용 레지스터(202)의 상태가 엠프티 상태임에 따라 입력버퍼 풀 단자(Pibf) 또는 출력버퍼 엠프티 단자(Pobe)에서 하이신호가 출력되면 상기 CPU(100)로 대기신호(Wait*)인 로우신호를 출력하여 상기 CPU(100)의 상태를 대기상태로 천이시킨다.
한편, 상기 대기신호 제어부(500)는 해당 DSP(200)의 수신용 레지스터(201)가 비어있음과 동시에 송신용 레지스터(202)가 엠프티 상태가 아님에 따라 입력버퍼 풀 핀(Pibf) 및 출력버퍼 엠프티 핀(Pobe)에서 로우신호를 출력하면 상기 CPU(100)로 액티브 천이신호인 하이신호를 출력하여 상기 CPU(100)의 상태를 액티브상태로 천이시키는 역할을 하며, 다수개의 오어 게이트(501) 및 멀티플렉서(502)로 구성되어 있다.
이때, 상기 대기신호 제어부(500)내에 장착된 다수개의 오어 게이트(501)는 상기 다수개의 DSP(200) 입력버퍼 풀 핀(Pibf) 및 출력버퍼 엠프티 핀(Pobe)에 각각 한 개씩 접속되어, 상기 상기 다수개의 DSP(200) 입력버퍼 풀 핀(Pibf) 및 출력버퍼 엠프티 핀(Pobe)로부터 하이신호 및 로우신호를 각각 입력받아 오어연산을 수행한 후 그 결과값을 상기 멀티플렉서(502)로 출력하는 역할을 한다.
또한, 상기 대기신호 제어부(500)내에 장착된 멀티플렉서(502)는 상기 다수개의 오어 게이트(501) 신호 출력단에 신호 입력단이 모두 접속되어, 상기 디코더(400)에서 출력한 칩 셀렉트 신호(Pics*)에 의해 상기 다수개의 DSP(200)중 임의의 DSP(200)와의 접속이 결정되면, 그 DSP(200)에 접속된 오어 게이트(501)의 출력신호를 인버팅시켜 상기 CPU(100)로 출력하는 역할을 한다.
그러면, 상기와 같은 구성을 가지는 ＣＤＭＡ 이동통신 시스템에서의 ＣＰＵ 및 ＤＳＰ간 인터페이스 장치의 동작과정에 대해 도 2를 참조하여 설명하기로 한다.
먼저, 상기 다수개의 DSP(200)는 전원이 온됨에 따라 초기화 작업을 수행하게 되는데, 이때 수행하는 초기화 작업은 자신의 송신용 레지스터(202)에 더미 데이터를 라이트시키는 작업이다. 그러면, 상기 CPU(100)는 상기 다수개의 DSP(200)내 송신용 레지스터(202)에 더미 데이터가 존재함으로 대기상태로 천이되지 않고 액티브 상태를 유지한다.
한편, 상기 CPU(100)는 액티브 상태일 경우, 기지국(10)으로부터 음성 데이터가 수신되면 다수개의 DSP(200)중에서 그 음성 데이터를 전송하고자 하는 DSP(200)를 선택하기 위해 해당 DSP(200) 및 대기신호 제어부(500)로 칩 섹렉트 신호(Pics*)를 출력한다. 그러면, 대기신호 제어부(500)내 멀티플렉서(502)는 상기 CPU(100)에서 출력한 칩 섹렉트 신호(Pics*)를 입력받아, 해당 DSP(200) 및 상기 CPU(100)를 접속시킨다. 이때, 상기 멀티플렉서(502)에서 상기 CPU(100)와 해당 DSP(200)를 접속시키는 방법을 예를 들어 설명하면, 상기 CPU(100)와 1번째 DSP(200)를 접속시키라는 칩 섹렉트 신호(Pics*)가 입력되면 상기 멀티플렉서(502)의 3비트 어드레스(A[1..3])의 값은 '001'로 셋팅되게 된다. 따라서, 상기 CPU(100)와 1번째 DSP(200)가 접속되게 된다.
그런후, 상기 CPU(100)는 상기 기지국(10)으로부터 수신받은 음성 데이터를 상기 버퍼(300)를 통해 다수개의 DSP(200)중 해당 DSP(200)내 수신용 레지스터(201)로 라이트한다.
또한, 상기 CPU(100)는 상기 다수개의 DSP(200)중 해당 DSP(200)내 송신용 레지스터(202)에 음성 데이터가 존재하면, 그 음성 데이터를 리드한 후 상기 기지국(10)으로 전송한다.
따라서, 상기 CPU(100)는 액티브 상태일 경우, 상술한 바와 같은 음성 데이터 리드/라이트 동작을 반복해서 수행한다.
한편, 상기 해당 DSP(200)의 입력버퍼 풀 핀(Pibf) 및 출력버퍼 엠프티 핀(Pobe)은 수신용 레지스터(201)에 음성 데이터가 라이트되거나 송신용 레지스터(202)의 상태가 엠프티 상태일 경우 하이신호를 출력한다. 그러면, 상기 대기신호 제어부(500)내에 장착된 해당 오어 게이트(501)는 하이신호를 출력한다. 이어서, 상기 대기신호 제어부(500)내에 장착된 멀티플렉서(502)는 상기 해당 오어 게이트(501)에서 출력한 하이신호를 인버팅시켜 상기 CPU(100)로 로우신호를 출력한다. 이때, 상기 멀티플렉서(502)에서 출력한 로우신호는 대기신호(Wait*)를 의미함으로 상기 CPU(100)는 대기상태로 천이된다.
반면에, 상기 해당 DSP(200)의 입력버퍼 풀 핀(Pibf) 및 출력버퍼 엠프티 핀(Pobe)은 수신용 레지스터(201)가 비어있음과 동시에 송신용 레지스터(202)의 상태가 엠프티 상태가 아닐 경우 로우신호를 출력한다. 그러면, 상기 대기신호 제어부(500)내에 장착된 해당 오어 게이트(501)는 로우신호를 출력한다. 이어서, 상기 대기신호 제어부(500)내에 장착된 멀티플렉서(502)는 상기 해당 오어 게이트(501)에서 출력한 로우신호를 인버팅시켜 상기 CPU(100)로 하이신호를 출력한다. 이때, 상기 멀티플렉서(502)에서 출력한 하이신호는 액티브 천이신호(Wait*)를 의미함으로 상기 CPU(100)는 액티브 상태로 천이된다.
따라서, 상기 대기신호 제어부(500)는 상술한 바와 같은 동작을 계속해서 반복적으로 수행해 줌으로써, 상기 CPU(100)의 상태를 계속해서 전환시켜 준다.
그러므로, 상기 CPU(100)의 상태는 해당 DSP(200) 입력버퍼 풀 핀(Pibf) 및 출력버퍼 엠프티 핀(Pobe)의 출력신호가 변함에 따라 자동적으로 전환되게 되는 것이다.
상술한 바와 같이 본 발명에 의한 ＣＤＭＡ 이동통신 시스템에서의 ＣＰＵ 및 ＤＳＰ간 인터페이스 장치에 의하면, CPU와 다수개의 DSP 사이에 대기신호 제어부를 추가로 장착하여, 다수개의 DSP내 수신용 레지스터에 음성 데이터가 라이트되거나 또는 송신용 레지스터가 엠프티 상태일 경우 자동으로 CPU의 상태를 대기상태로 천이시켜 줌으로써, CPU가 다수개 DSP의 상태를 일일이 체크하지 않아도 되기 때문에 CPU의 부하를 줄여줄 뿐만 아니라, CPU의 오버 라이트 에러가 발생하지 않도록 해주는 뛰어난 효과가 있다.

Claims (3)

  1. 기지국으로부터 음성 데이터가 수신되면 그 음성 데이터를 버퍼를 통해 다수개의 DSP중 해당 DSP내 수신용 레지스터에 라이트하는 한편 상기 다수개의 DSP중 해당 DSP내 송신용 레지스터에 음성 데이터가 라이트되면 그 음성 데이터를 상기 버퍼를 거쳐 리드한 후 상기 기지국으로 전송하는 CPU, 수신용 레지스터 및 송신용 레지스터를 각각 내장하고 있어서 상기 수신용 레지스터에 음성 데이터가 라이트되면 그 음성 데이터를 각각 리드한 후 코딩작업을 수행하여 처리하는 한편 상기 CPU로 음성 데이터를 전송하고자 할 때 그 음성 데이터를 상기 송신용 레지스터에 각각 라이트하는 다수개의 DSP, 및 상기 CPU에서 출력한 각종 제어신호를 상기 다수개의 DSP중 해당 DSP로 전송하는 디코더로 구성된 ＣＤＭＡ 이동통신 시스템에서의 CPU 및 DSP간 인터페이스 장치에 있어서,
    상기 다수개 DSP의 입력버퍼 풀 핀(Pibf) 및 출력버퍼 엠프티 핀(Pobe)에 신호 입력단이 각각 접속됨과 동시에 상기 CPU의 대기신호 입력단(Wait)에 신호 출력단이 접속되어, 상기 디코더에서 출력한 칩 셀렉트 신호(Pics*)에 의해 상기 다수개의 DSP중 임의의 DSP와의 접속이 결정되고, 이후 해당 DSP의 수신용 레지스터에 음성 데이터가 라이트되거나 송신용 레지스터의 상태가 엠프티 상태임에 따라 입력버퍼 풀 핀(Pibf) 또는 출력버퍼 엠프티 핀(Pobe)에서 하이신호가 출력되면 상기 CPU로 대기신호(Wait*)인 로우신호를 출력하여 상기 CPU의 상태를 대기상태로 천이시키는 한편, 해당 DSP의 수신용 레지스터가 비어있음과 동시에 송신용 레지스터가엠프티 상태가 아님에 따라 입력버퍼 풀 핀(Pibf) 및 출력버퍼 엠프티 핀(Pobe)에서 모두 로우신호를 출력하면 상기 CPU로 액티브 천이신호인 하이신호를 출력하여 상기 CPU의 상태를 액티브상태로 천이시키는 대기신호 제어부가 추가로 구성됨을 특징으로 하는 ＣＤＭＡ 이동통신 시스템에서의 CPU 및 DSP간 인터페이스 장치.
  2. 제 1항에 있어서,
    상기 대기신호 제어부는 다수개의 DSP 입력버퍼 풀 단자(Pibf) 및 출력버퍼 엠프티 단자(Pobe)로부터 하이신호 및 로우신호를 각각 입력받아 오어연산을 수행하는 다수개의 오어 게이트; 및
    상기 다수개의 오어 게이트 신호 출력단에 모두 접속되어, 상기 디코더에서 출력한 칩 셀렉트 신호(Pics*)에 의해 상기 다수개의 DSP중 임의의 DSP와의 접속이 결정되면, 그 DSP에 접속된 오어 게이트의 출력신호를 인버팅시킨 후 상기 CPU로 출력하는 멀티플렉서로 구성된 것을 특징으로 하는 ＣＤＭＡ 이동통신 시스템에서의 CPU 및 DSP간 인터페이스 장치.
  3. 제 1항에 있어서,
    상기 다수개의 DSP는, 전원이 온됨에 따라 초기화 작업을 수행하게 되면 자신의 송신용 레지스터에 더미 데이터를 라이트시켜, 상기 CPU의 초기상태를 액티브상태로 천이시키는 것을 특징으로 하는 ＣＤＭＡ 이동통신 시스템에서의 CPU 및 DSP간 인터페이스 장치.
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