JPH0773140A - 共用レジスタの回路構造およびそのデータ伝送方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 データ伝送回線に接続するための直列タイプ
のインターフェースを含み，集積面積をかなり削減でき
ると同時に，高速処理を可能にする。 【構成】 アドレス／データ伝送バスによって該レジス
タに接続された直列タイプのインターフェーシング回路
手段を介してデータ伝送回線に接続された共用レジスタ
回路構造であり，この構造は，アドレス情報とデータ情
報を交互に用いるために，セレクト信号用の少なくとも
ひとつの伝送回線を含んでいる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は，共用レジスタの回路
構造に関するものであり，特に，記憶装置やマイクロプ
ロセッサで使用するための，直列タイプのインターフェ
ーシング回路手段を介してデータ伝送回線に結合された
共用レジスタの回路構造に関するものである。

【０００２】

【従来の技術】多くの統合回路装置は，いろいろなモー
ドで作動するように構成することができる種々のレジス
タを必要としている。こうしたレジスタは，通常，占有
面積とそれら装置の外部端子の数を減らすために，並列
ではなく，直列タイプのインターフェースからの入力デ
ータである。直列タイプのインターフェース回路手段
は，各送信データ・ビットを適切なレジスタに送るよう
に作動する。

【０００３】このように，集積回路手段内部には，アド
レスとデータの両方を記憶し，合わせて並列タイプの伝
送パスを記憶して，そのことにより，データをアドレス
にしたがって特定のレジスタに書き込めるようにするシ
フト・レジスタ回路手段が設けられている。

【０００４】

【発明が解決しようとする課題】しかしながら，データ
をアドレスされたレジスタに書き込むために必要な並列
タイプの伝送パスの数はデータ・レジスタの数とデータ
をエンコードするために用いられるビット数の両方に依
存しており，集積回路においては，データの信頼性と安
全性を保証しなければならない場合，大量のインテグレ
ーション領域を必要とすることになる。このことは集積
回路に基づく装置の場合，集積面積に比例するコストに
直接反映する。

【０００５】集積面積の好ましくない占有に加えて，レ
ジスタからのデータ読み出しの速度にも問題がある。な
ぜなら，こうした読み出しは，アドレスのデコードとい
う第一のステップと，読み出し操作がアドレスされてい
るレジスタからの実際のデータの読み出しという第二の
ステップにより実行されるからである。書き込み動作
中，デコーディングと特定のレジスタへの書き込みとは
平行して行われる。

【０００６】従来における複数レジスタ・システムにお
ける最高速度の動作は，したがってレジスタ・アドレス
をデコードし，そして指定された記憶セルからデータを
読み出すのに必要な時間の合計と逆比例の関係にある。

【０００７】本発明の基本的な技術的課題は，データ伝
送回線に接続するための直列タイプのインターフェース
を含み，集積面積をかなり削減できると同時に，高速処
理を可能にする共用レジスタ回路構造およびそのデータ
伝送方法を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに，請求項１に係る共用レジスタの回路構造は，直列
タイプのインターフェーシング回路手段によってデータ
伝送回線に接続されている共通レジスタの回路構造にお
いて，少なくとも該レジスタの一部が，レジスタ・アド
レスとデータの両方を伝送するための束ねられた回線に
よって，前記インターフェーシング回路に接続されてい
るものである。

【０００９】また，請求項２に係る共用レジスタの構造
は，前記回路構造が，アドレスおよびデータ・セレクト
信号用の，少なくともひとつの伝送回線によって構成さ
れているものである。

【００１０】また，請求項３に係る共用レジスタの構造
は，少なくともひとつのアドレス・デコーダと，前記ア
ドレス・デコーダによってデコードされたアドレスのた
めのアドレス・ラッチとにより構成され，前記アドレス
・デコーダが少なくとも前記アドレスおよびデータ伝送
回線の一部に接続された入力端子と，セレクト信号伝送
回線に接続された少なくともひとつのイネーブル端子と
を有しており，さらに，前記ラッチがアドレス・デコー
ダに接続された少なくともひとつの入力端子と，セレク
ト信号伝送回線に接続された少なくともひとつのコマン
ド端子と，アドレスおよびデータ伝送回線によってイン
ターフェーシング回路手段に接続されたレジスタの少な
くともひとつのコマンド端子に結合された，少なくとも
ひとつの出力端子を有しているものである。

【００１１】また，請求項４に係る共用レジスタの回路
構造は，少なくともひとつのアドレス・デコーダと，前
記アドレス・デコーダによってデコードされたアドレス
のためのアドレス・ラッチとにより構成され，前記アド
レス・デコーダが少なくとも前記アドレスおよびデータ
伝送回線の一部に接続された入力端子と，セレクト信号
伝送回線に接続された少なくともひとつのイネーブル端
子とを有しており，さらに，前記ラッチがアドレス・デ
コーダに接続された少なくともひとつの入力端子と，セ
レクト信号伝送回線に接続された少なくともひとつのコ
マンド端子と，アドレスおよびデータ伝送回線を介して
インターフェーシング回路手段に接続されたレジスタの
少なくともひとつのコマンド端子に結合された，少なく
ともひとつの出力端子を有しているものである。

【００１２】また，請求項５に係る共用レジスタの回路
構造は，それぞれ，アドレスおよびデータ伝送回線によ
ってインターフェーシング回路手段に接続されたレジス
タのひとつ，アドレス・デコーダおよびアドレス・デコ
ーダによってデコードされたアドレスのためのアドレス
・ラッチを有する複数のデータ記憶ブロックにより構成
され，前記アドレス・デコーダがアドレスおよびデータ
伝送回線の少なくとも一部と接続された入力端子と，セ
レクト信号伝送回線に接続された少なくともひとつのイ
ネーブル端子を有しており，前記ラッチがアドレス・デ
コーダに接続された少なくともひとつの入力端子と，第
二のセレクト信号伝送回線に接続された少なくともひと
つのコマンド端子と，アドレスおよびデータ伝送回線に
よってインターフェーシング回路手段に接続されたレジ
スタの少なくともひとつのコマンド端子に結合された少
なくともひとつの出力端子を有するものである。

【００１３】また，請求項６に係る共用レジスタの回路
構造は，前記データ記憶ブロックのそれぞれが，ラッチ
の出力端子とデータ書き込み信号用伝送回線に接続され
た第一と第二の入力端子とを有する第一のコマンド手段
と，アドレスおよびデータ伝送回線によりインターフェ
ーシング回路に接続された，前記ブロック内に含まれ
る，そのレジスタのコマンド端子に接続された少なくと
もひとつの出力端子を有しているものである。

【００１４】また，請求項７に係る共用レジスタの回路
構造は，前記データ記憶ブロックのそれぞれが，前記ブ
ロック内に含まれたインターフェーシング回路に接続さ
れた，そのレジスタに接続された少なくともひとつの入
力回路と，アドレスおよびデータ伝送回線に接続された
少なくともひとつの出力端子とを有するデータ読み取り
回路と，第二のコマンド回路手段の出力端子に接続さ
れ，それぞれ，ラッチの出力端子とデータ読み出し信号
用伝送回線に接続された，少なくとも第一と第二の出力
端子を有している少なくともひとつのイネーブル端子と
を含んでいるものである。

【００１５】また，請求項８に係る共用レジスタの回路
構造は，前記第一と第二のコマンド回路手段が，ＡＮＤ
タイプの論理ゲート回路である。

【００１６】また，請求項９に係るデータ伝送方法は，
ひとつの伝送バスが，レジスタ・アドレスおよびデータ
の両方のために用いられることを特徴とする，共用レジ
スタ回路構造内で直列タイプのインターフェーシング回
路手段からレジスタ自体にデータを送るものである。

【００１７】また，請求項１０に係るデータ伝送方法
は，アドレスおよびデータ・セレクト信号が用いられる
ものである。

【００１８】また，請求項１１に係るデータ伝送方法
は，各データの前に，そのデータが送られるべきレジス
タのアドレスが送られるものである。

【００１９】また，請求項１２に係るデータ伝送方法
は，アドレスの伝送中，該アドレスのデコーディングが
セレクト信号によってイネーブルされ，次のアドレスが
伝送されるまでデコードされた状態の記憶が命令される
ものである。

【００２０】また，請求項１３に係るデータ伝送方法
は，アドレスの伝送中，第一のセレクト信号が該アドレ
スのデコーディングをイネーブルし，第二のセレクト信
号が次のアドレスが伝送されるまでデコードされた状態
の記憶が命令されるものである。

【００２１】また，請求項１４に係るデータ伝送方法
は，各データ記憶レジスタに対して，次のアドレスが伝
送されるまでその出力が記憶されるアドレス・デコーダ
が用いられ，エンコーダが接続されている，そのレジス
タが，デコードされたアドレスが該レジスタのアドレス
である場合のみ，記憶期間中にデータ書き込みおよび読
み取り操作ができるようにするものである。

【００２２】

【作用】この発明に係る共用レジスタの回路構造（請求
項１）は，直列タイプのインターフェーシング回路手段
によってデータ伝送回線に接続されている共通レジスタ
の回路構造において，少なくとも該レジスタの一部が，
レジスタ・アドレスとデータの両方を伝送するための束
ねられた回線によって，インターフェーシング回路に接
続されているので，集積面積をかなり削減できると同時
に，高速処理が実現する。

【００２３】この発明に係る共用レジスタの回路構造
（請求項２）は，回路構造が，アドレスおよびデータ・
セレクト信号用の，少なくともひとつの伝送回線によっ
て構成されているので，集積面積をかなり削減できると
同時に，高速処理が実現する。

【００２４】この発明に係る共用レジスタの回路構造
（請求項３）は，少なくともひとつのアドレス・デコー
ダと，アドレス・デコーダによってデコードされたアド
レスのためのアドレス・ラッチとにより構成され，該ア
ドレス・デコーダが少なくともアドレスおよびデータ伝
送回線の一部に接続された入力端子と，セレクト信号伝
送回線に接続された少なくともひとつのイネーブル端子
とを有しており，さらに，ラッチがアドレス・デコーダ
に接続された少なくともひとつの入力端子と，セレクト
信号伝送回線に接続された少なくともひとつのコマンド
端子と，アドレスおよびデータ伝送回線によってインタ
ーフェーシング回路手段に接続されたレジスタの少なく
ともひとつのコマンド端子に結合された，少なくともひ
とつの出力端子を有しているので，集積面積をかなり削
減できると同時に，高速処理が実現する。

【００２５】この発明に係る共用レジスタの回路構造
（請求項４）は，少なくともひとつのアドレス・デコー
ダと，アドレス・デコーダによってデコードされたアド
レスのためのアドレス・ラッチとにより構成され，アド
レス・デコーダが少なくともアドレスおよびデータ伝送
回線の一部に接続された入力端子と，セレクト信号伝送
回線に接続された少なくともひとつのイネーブル端子と
を有しており，さらに，該ラッチがアドレス・デコーダ
に接続された少なくともひとつの入力端子と，セレクト
信号伝送回線に接続された少なくともひとつのコマンド
端子と，アドレスおよびデータ伝送回線を介してインタ
ーフェーシング回路手段に接続されたレジスタの少なく
ともひとつのコマンド端子に結合された，少なくともひ
とつの出力端子を有しているので，集積面積をかなり削
減できると同時に，高速処理が実現する。

【００２６】この発明に係る共用レジスタの回路構造
（請求項５）は，それぞれ，アドレスおよびデータ伝送
回線によってインターフェーシング回路手段に接続され
たレジスタのひとつ，アドレス・デコーダおよびアドレ
ス・デコーダによってデコードされたアドレスのための
アドレス・ラッチを有する複数のデータ記憶ブロックに
より構成され，アドレス・デコーダがアドレスおよびデ
ータ伝送回線の少なくとも一部と接続された入力端子
と，セレクト信号伝送回線に接続された少なくともひと
つのイネーブル端子を有しており，ラッチがアドレス・
デコーダに接続された少なくともひとつの入力端子と，
第二のセレクト信号伝送回線に接続された少なくともひ
とつのコマンド端子と，アドレスおよびデータ伝送回線
によってインターフェーシング回路手段に接続されたレ
ジスタの少なくともひとつのコマンド端子に結合された
少なくともひとつの出力端子を有するので，集積面積を
かなり削減できると同時に，高速処理が実現する。

【００２７】この発明に係る共用レジスタの回路構造
（請求項６）は，データ記憶ブロックのそれぞれが，ラ
ッチの出力端子とデータ書き込み信号用伝送回線に接続
された第一と第二の入力端子とを有する第一のコマンド
手段と，アドレスおよびデータ伝送回線によりインター
フェーシング回路に接続された，ブロック内に含まれ
る，そのレジスタのコマンド端子に接続された少なくと
もひとつの出力端子を有しているので，集積面積をかな
り削減できると同時に，高速処理が実現する。

【００２８】この発明に係る共用レジスタの回路構造
（請求項７）は，データ記憶ブロックのそれぞれが，ブ
ロック内に含まれたインターフェーシング回路に接続さ
れた，そのレジスタに接続された少なくともひとつの入
力回路と，アドレスおよびデータ伝送回線に接続された
少なくともひとつの出力端子とを有するデータ読み取り
回路と，第二のコマンド回路手段の出力端子に接続さ
れ，それぞれ，ラッチの出力端子とデータ読み出し信号
用伝送回線に接続された，少なくとも第一と第二の出力
端子を有している少なくともひとつのイネーブル端子と
を含んでいるので，集積面積をかなり削減できると同時
に，高速処理が実現する。

【００２９】この発明に係る共用レジスタの回路構造
（請求項８）は，第一と第二のコマンド回路手段が，Ａ
ＮＤタイプの論理ゲート回路であるので，集積面積をか
なり削減できると同時に，高速処理が実現する。

【００３０】この発明に係るデータ伝送方法（請求項
９）は，ひとつの伝送バスが，レジスタ・アドレスおよ
びデータの両方のために用いられることを特徴とする，
共用レジスタ回路構造内で直列タイプのインターフェー
シング回路手段からレジスタ自体にデータを送るので，
高速処理が実現する。

【００３１】この発明に係るデータ伝送方法（請求項１
０）は，アドレスおよびデータ・セレクト信号が用いら
れるので，高速処理が実現する。

【００３２】この発明に係るデータ伝送方法（請求項１
１）は，各データの前に，そのデータが送られるべきレ
ジスタのアドレスが送られるので，高速処理が実現す
る。

【００３３】この発明に係るデータ伝送方法（請求項１
２）は，アドレスの伝送中，該アドレスのデコーディン
グがセレクト信号によってイネーブルされ，次のアドレ
スが伝送されるまでデコードされた状態の記憶が命令さ
れるので，高速処理が実現する。

【００３４】この発明に係るデータ伝送方法（請求項１
３）は，アドレスの伝送中，第一のセレクト信号が該ア
ドレスのデコーディングをイネーブルし，第二のセレク
ト信号が次のアドレスが伝送されるまでデコードされた
状態の記憶が命令されるので，高速処理が実現する。

【００３５】この発明に係るデータ伝送方法（請求項１
４）は，各データ記憶レジスタに対して，次のアドレス
が伝送されるまでその出力が記憶されるアドレス・デコ
ーダが用いられ，エンコーダが接続されている，そのレ
ジスタが，デコードされたアドレスが該レジスタのアド
レスである場合のみ，記憶期間中にデータ書き込みおよ
び読み取り操作ができるので，高速処理が実現する。

【００３６】

【実施例】以下，この発明に係る共用レジスタの回路構
造およびそのデータ伝送方法の実施例を図面に基づいて
説明する。図１は，本発明に係る共用レジスタの回路構
造に含まれているデータ記憶部のひとつを示す説明図で
ある。本発明に係る共用レジスタの回路構造は，データ
伝送回線に結合するための直列タイプのインターフェー
スを有する多くの集積記憶装置またはマイクロプロセッ
サにおいて，データ・アドレスがデータの記憶前に使え
るようになるという事実を活用している。

【００３７】本発明による回路構造の主要な特徴は，そ
れが上記直列タイプのインターフェースと個々のレジス
タの間の該接続回線のそれぞれにおいて，束ねられたデ
ータ伝送回線およびアドレス伝送回線を含んでいること
である。物理的な観点で見ると，ひとつの，同じリード
線が集積回路内でデータとアドレスの両方を伝送するた
めに用いられている。この回路構造は，さらに，少なく
ともひとつの，該線束を通じて送られるアドレスとデー
タとの間の区別をつけるためのセレクト信号伝送回線を
含んでいる。

【００３８】アドレスが“ｍ”ビット，そしてデータが
“ｎ”ビットでコードされるシステムを想定して，従来
における共用レジスタ回路構造は，直列インターフェー
スとデータ・レジスタの間にｎ＋ｍの伝送回線を持つ。
本発明の回路構造においては，反対に，アドレス・ビッ
トとデータ・ビットのどちらが大きいかによって，ｎ＋
１またはｍ＋１の伝送回線を必要とするだけである。集
積回路における面積減少の程度がどれ程のものか極めて
明らかである。

【００３９】システムを有効に動作させるためには，上
記に述べたように，アドレスをデータの前に利用できる
ようにし，そしてアドレスを連続的なデータ伝送中に記
憶させるようにすることが必要である。各データ・レジ
スタに追加アドレス・レジスタを物理的に設けずに，し
たがって，システム・ハードウェアを二重化せずに，ア
ドレス情報を記憶する最も有効な方法は，アドレス／デ
ータ制御信号が，アドレスおよびデータ情報がアドレス
およびデータ伝送回線を通じて送られていることを示し
た瞬間から，アドレスをデコードして，アドレスではな
く，デコーダの出力状態だけを記憶するようにすること
である。つまり，デコードされたアドレスを記憶するメ
モリを有するアドレス・デコーダ構造を設けるべきであ
る。

【００４０】このシステム内のすべてのアドレス・デコ
ーダはデコードされた状態を記憶し，アドレス／データ
・セレクト信号が新しいアドレスが伝送されていること
を示すまで，それを保持する。論理的な観点からする
と，データ記憶レジスタと同じ数の出力を有する単一ア
ドレス・デコーダでもよいし，または，データ・レジス
タと同じ数のデコーダを有する単一アドレス・デコーダ
であってもよい。

【００４１】適切なデコーディングおよび記憶レベルの
選択は，装置の設計および最適化に関連する問題であ
る。本発明によれば，実際に占有されている集積面積と
処理速度の観点から，データ・レジスタと同数の記憶機
能を有するデコーダを設けるのが，最も簡便な方式であ
るように思われる。

【００４２】図１は，記憶機能を有するアドレス・デコ
ーダを各レジスタのための構造に導入した場合に得られ
るデータ記憶部のひとつを示している。このデータ・レ
ジスタ１はアドレスとデータの両方のための束ねられた
伝送回線，あるいは多重化バス２に接続された入力端子
と，データ読み出し回路手段３に接続するための，そし
て伝送バスに接続されている出力端子を有している。こ
のバスと，該入力および出力端子とは，図では簡素化の
ため，ひとつの回線とそれぞれひとつの入力および出力
端子により示してある。

【００４３】多重化バス２には，アドレス・デコーダ４
の入力端子も接続されており，これも単一の入力端子に
より示してある。上記に述べたように，この例のいくつ
かのデータ記憶部では，アドレス・デコーダ４は，デコ
ードされたアドレスを記憶するレジスタあるいはアドレ
ス・ラッチ５に接続され，デコーダの出力状態だけを記
憶するように作動する単一の出力端子を有している。

【００４４】デコーダ４およびデコード化アドレス・ラ
ッチ５はそれぞれひとつのイネーブル端子とラッチ端子
を持っており，これらの端子は両方ともセレクト信号伝
送回線６に接続されており，アドレスが多重化バス２を
通じて送られると，これら２つのブロックを起動する。
アドレス・デコーダ４の出力状態は，多重化バス２を通
じて別のアドレスが伝送されるまで，記憶される。

【００４５】デコード化アドレス・ラッチ５からの出力
はそのアドレス後に伝送されたデータをソノレジスタに
書き込ませるように働くが，ただし，それはデコード化
されたアドレスが指定されたデータ記憶レジスタのアド
レスの場合のみである。データ記憶レジスタはデコード
化アドレスラッチ５の出力端子と，ＡＮＤタイプの論理
ゲート７を通じてデータ書き込み信号を伝送する『書き
込み』回線９に接続されたコマンド端子を有しており，
書き込み命令がそのレジスタへのデータの書き込みを開
始させるのは，伝送されたアドレスが図に示されたデー
タ・レジスタ１のアドレスの場合だけである。

【００４６】データ・レジスタ１の出力端子と多重化バ
ス２の間には，上記に述べた通り，多重化バス２からの
データを中継できるように，そのレジスタ１からデータ
を読み出すデータ読み出し回路手段３が接続されてい
る。このデータ読み出し回路手段３はデコード化アドレ
ス・ラッチ５と，ＡＮＤタイプの論理ゲート８を通じて
データ読み出し信号を伝送するための『読み出し』回線
１０にも接続されたイネーブル端子を有している。そし
て読み出しコマンド信号がレジスタ１からのデータの読
み出しを開始させるのは，伝送されたアドレスが図１に
示したアドレスの場合だけである。

【００４７】ＡＮＤゲート回路（ＡＮＤタイプに論理ゲ
ート）は，当業者に公知の適切な方法で，同様の論理形
式で実施できることは明らかである。また，図に示され
ている記憶ブロックも，一般的には双安定性マルチバイ
ブレータを用いて，個々の装置や性能基準に合わせて，
当業者に公知の他の形態で実施しても差し支えない。

【００４８】この点で特に有効なのは，例えば，反復タ
イプ・セル間の接続面積を，ダイナミック・タイプの回
路技術を用いることによって最小限化できるＣＭＯＳ技
術において，ＶＬＳＩタイプの集積を行うことである。
多重化バスのためには，プレチャージド（precharged)
バス技術などにおいて知られているような他の手法を用
いることもできる。完全に時間調整した処理を行わせる
ために必要なコマンド信号を発生させるためには，この
レジスタ・アーキテクチャを自己時間調整するように簡
単に修正することができる。

【００４９】本発明のひとつの実施例を実例として図
示，説明したが，本発明の概念の範囲内において変更，
修正は可能である。

【００５０】

【発明の効果】以上説明した通り， この発明に係る共
用レジスタの回路構造（請求項１）にあっては，直列タ
イプのインターフェーシング回路手段によってデータ伝
送回線に接続されている共通レジスタの回路構造におい
て，少なくとも該レジスタの一部が，レジスタ・アドレ
スとデータの両方を伝送するための束ねられた回線によ
って，インターフェーシング回路に接続されているた
め，集積面積をかなり削減できると同時に，高速処理を
実現することができる。

【００５１】この発明に係る共用レジスタの回路構造
（請求項２）にあっては，回路構造が，アドレスおよび
データ・セレクト信号用の，少なくともひとつの伝送回
線によって構成されているため，集積面積をかなり削減
できると同時に，高速処理を実現することができる。

【００５２】この発明に係る共用レジスタの回路構造
（請求項３）にあっては，少なくともひとつのアドレス
・デコーダと，アドレス・デコーダによってデコードさ
れたアドレスのためのアドレス・ラッチとにより構成さ
れ，該アドレス・デコーダが少なくともアドレスおよび
データ伝送回線の一部に接続された入力端子と，セレク
ト信号伝送回線に接続された少なくともひとつのイネー
ブル端子とを有しており，さらに，ラッチがアドレス・
デコーダに接続された少なくともひとつの入力端子と，
セレクト信号伝送回線に接続された少なくともひとつの
コマンド端子と，アドレスおよびデータ伝送回線によっ
てインターフェーシング回路手段に接続されたレジスタ
の少なくともひとつのコマンド端子に結合された，少な
くともひとつの出力端子を有しているため，集積面積を
かなり削減できると同時に，高速処理を実現することが
できる。

【００５３】この発明に係る共用レジスタの回路構造
（請求項４）にあっては，少なくともひとつのアドレス
・デコーダと，アドレス・デコーダによってデコードさ
れたアドレスのためのアドレス・ラッチとにより構成さ
れ，アドレス・デコーダが少なくともアドレスおよびデ
ータ伝送回線の一部に接続された入力端子と，セレクト
信号伝送回線に接続された少なくともひとつのイネーブ
ル端子とを有しており，さらに，該ラッチがアドレス・
デコーダに接続された少なくともひとつの入力端子と，
セレクト信号伝送回線に接続された少なくともひとつの
コマンド端子と，アドレスおよびデータ伝送回線を介し
てインターフェーシング回路手段に接続されたレジスタ
の少なくともひとつのコマンド端子に結合された，少な
くともひとつの出力端子を有しているため，集積面積を
かなり削減できると同時に，高速処理を実現することが
できる。

【００５４】この発明に係る共用レジスタの回路構造
（請求項５）にあっては，それぞれ，アドレスおよびデ
ータ伝送回線によってインターフェーシング回路手段に
接続されたレジスタのひとつ，アドレス・デコーダおよ
びアドレス・デコーダによってデコードされたアドレス
のためのアドレス・ラッチを有する複数のデータ記憶ブ
ロックにより構成され，アドレス・デコーダがアドレス
およびデータ伝送回線の少なくとも一部と接続された入
力端子と，セレクト信号伝送回線に接続された少なくと
もひとつのイネーブル端子を有しており，ラッチがアド
レス・デコーダに接続された少なくともひとつの入力端
子と，第二のセレクト信号伝送回線に接続された少なく
ともひとつのコマンド端子と，アドレスおよびデータ伝
送回線によってインターフェーシング回路手段に接続さ
れたレジスタの少なくともひとつのコマンド端子に結合
された少なくともひとつの出力端子を有するため，集積
面積をかなり削減できると同時に，高速処理を実現する
ことができる。

【００５５】この発明に係る共用レジスタの回路構造
（請求項６）にあっては，データ記憶ブロックのそれぞ
れが，ラッチの出力端子とデータ書き込み信号用伝送回
線に接続された第一と第二の入力端子とを有する第一の
コマンド手段と，アドレスおよびデータ伝送回線により
インターフェーシング回路に接続された，ブロック内に
含まれる，そのレジスタのコマンド端子に接続された少
なくともひとつの出力端子を有しているため，集積面積
をかなり削減できると同時に，高速処理を実現すること
ができる。

【００５６】この発明に係る共用レジスタの回路構造
（請求項７）にあっては，データ記憶ブロックのそれぞ
れが，ブロック内に含まれたインターフェーシング回路
に接続された，そのレジスタに接続された少なくともひ
とつの入力回路と，アドレスおよびデータ伝送回線に接
続された少なくともひとつの出力端子とを有するデータ
読み取り回路と，第二のコマンド回路手段の出力端子に
接続され，それぞれ，ラッチの出力端子とデータ読み出
し信号用伝送回線に接続された，少なくとも第一と第二
の出力端子を有している少なくともひとつのイネーブル
端子とを含んでいるため，集積面積をかなり削減できる
と同時に，高速処理を実現することができる。

【００５７】この発明に係る共用レジスタの回路構造
（請求項８）にあっては，第一と第二のコマンド回路手
段が，ＡＮＤタイプの論理ゲート回路であるため，集積
面積をかなり削減できると同時に，高速処理を実現する
ことができる。

【００５８】この発明に係るデータ伝送方法（請求項
９）にあっては，ひとつの伝送バスが，レジスタ・アド
レスおよびデータの両方のために用いられることを特徴
とする，共用レジスタ回路構造内で直列タイプのインタ
ーフェーシング回路手段からレジスタ自体にデータを送
るため，高速処理を実現することができる。

【００５９】この発明に係るデータ伝送方法（請求項１
０）にあっては，アドレスおよびデータ・セレクト信号
が用いられるため，高速処理を実現することができる。

【００６０】この発明に係るデータ伝送方法（請求項１
１）にあっては，各データの前に，そのデータが送られ
るべきレジスタのアドレスが送られるため，高速処理を
実現することができる。

【００６１】この発明に係るデータ伝送方法（請求項１
２）にあっては，アドレスの伝送中，該アドレスのデコ
ーディングがセレクト信号によってイネーブルされ，次
のアドレスが伝送されるまでデコードされた状態の記憶
が命令されるため，高速処理を実現することができる。

【００６２】この発明に係るデータ伝送方法（請求項１
３）にあっては，アドレスの伝送中，第一のセレクト信
号が該アドレスのデコーディングをイネーブルし，第二
のセレクト信号が次のアドレスが伝送されるまでデコー
ドされた状態の記憶が命令されるため，高速処理を実現
することができる。

【００６３】この発明に係るデータ伝送方法（請求項１
４）にあっては，各データ記憶レジスタに対して，次の
アドレスが伝送されるまでその出力が記憶されるアドレ
ス・デコーダが用いられ，エンコーダが接続されてい
る，そのレジスタが，デコードされたアドレスが該レジ
スタのアドレスである場合のみ，記憶期間中にデータ書
き込みおよび読み取り操作ができるため，高速処理を実
現することができる。

【図面の簡単な説明】

【図１】本発明に係る共用レジスタの回路構造に含まれ
るデータ記憶部のひとつを示す説明図である。

【符号の説明】

１ データ・レジスタ ２ 多重化バス ３ データ読み出し回路手段 ４ アドレス・デコーダ ５ アドレス・ラッチ ６ セレクト信号伝送回路 ７ ＡＮＤタイプに論理ゲート ８ ＡＮＤタイプに論理ゲート ９ 『書き込み』回線 １０ 『読み出し』回線

フロントページの続き (72)発明者 ロベルト アリニ イタリア国，イ−27049 パビア，ストラ デラ，ビア ジ．ディ ビットリオ，24 (72)発明者 ダビッド モロネイ イタリア国，イ−20010 ミラノ，コルナ レド，ビア ブレラ，24 (72)発明者 シルバノ ゴルナティ イタリア国，イ−20010 ミラノ，カソレ ッツォ，ビア ジ．プッチーニ，11 (72)発明者 サルバトーレ ポルタルリ イタリア国，イ−27100 パビア，ビア パベジ，４

Claims (14)

【特許請求の範囲】
1. 【請求項１】 直列タイプのインターフェーシング回路
   手段によってデータ伝送回線に接続されている共通レジ
   スタの回路構造において，少なくとも該レジスタの一部
   が，レジスタ・アドレスとデータの両方を伝送するため
   の束ねられた回線によって，前記インターフェーシング
   回路に接続されていることを特徴とする共用レジスタの
   回路構造。
2. 【請求項２】 前記回路構造が，アドレスおよびデータ
   ・セレクト信号用の，少なくともひとつの伝送回線によ
   って構成されていることを特徴とする請求項１記載の共
   用レジスタの回路構造。
3. 【請求項３】 少なくともひとつのアドレス・デコーダ
   と，前記アドレス・デコーダによってデコードされたア
   ドレスのためのアドレス・ラッチとにより構成され，前
   記アドレス・デコーダが少なくとも前記アドレスおよび
   データ伝送回線の一部に接続された入力端子と，セレク
   ト信号伝送回線に接続された少なくともひとつのイネー
   ブル端子とを有しており，さらに，前記ラッチがアドレ
   ス・デコーダに接続された少なくともひとつの入力端子
   と，セレクト信号伝送回線に接続された少なくともひと
   つのコマンド端子と，アドレスおよびデータ伝送回線に
   よってインターフェーシング回路手段に接続されたレジ
   スタの少なくともひとつのコマンド端子に結合された，
   少なくともひとつの出力端子を有していることを特徴と
   する請求項２記載の共用レジスタの回路構造。
4. 【請求項４】 少なくともひとつのアドレス・デコーダ
   と，前記アドレス・デコーダによってデコードされたア
   ドレスのためのアドレス・ラッチとにより構成され，前
   記アドレス・デコーダが少なくとも前記アドレスおよび
   データ伝送回線の一部に接続された入力端子と，セレク
   ト信号伝送回線に接続された少なくともひとつのイネー
   ブル端子とを有しており，さらに，前記ラッチがアドレ
   ス・デコーダに接続された少なくともひとつの入力端子
   と，セレクト信号伝送回線に接続された少なくともひと
   つのコマンド端子と，アドレスおよびデータ伝送回線を
   介してインターフェーシング回路手段に接続されたレジ
   スタの少なくともひとつのコマンド端子に結合された，
   少なくともひとつの出力端子を有していることを特徴と
   する請求項２記載の共用レジスタの回路構造。
5. 【請求項５】 それぞれ，アドレスおよびデータ伝送回
   線によってインターフェーシング回路手段に接続された
   レジスタのひとつ，アドレス・デコーダおよびアドレス
   ・デコーダによってデコードされたアドレスのためのア
   ドレス・ラッチを有する複数のデータ記憶ブロックによ
   り構成され，前記アドレス・デコーダがアドレスおよび
   データ伝送回線の少なくとも一部と接続された入力端子
   と，セレクト信号伝送回線に接続された少なくともひと
   つのイネーブル端子を有しており，前記ラッチがアドレ
   ス・デコーダに接続された少なくともひとつの入力端子
   と，第二のセレクト信号伝送回線に接続された少なくと
   もひとつのコマンド端子と，アドレスおよびデータ伝送
   回線によってインターフェーシング回路手段に接続され
   たレジスタの少なくともひとつのコマンド端子に結合さ
   れた少なくともひとつの出力端子を有することを特徴と
   する請求項２記載の共用レジスタの回路構造。
6. 【請求項６】 前記データ記憶ブロックのそれぞれが，
   ラッチの出力端子とデータ書き込み信号用伝送回線に接
   続された第一と第二の入力端子とを有する第一のコマン
   ド手段と，アドレスおよびデータ伝送回線によりインタ
   ーフェーシング回路に接続された，前記ブロック内に含
   まれる，そのレジスタのコマンド端子に接続された少な
   くともひとつの出力端子を有していることを特徴とする
   請求項５記載の共用レジスタの回路構造。
7. 【請求項７】 前記データ記憶ブロックのそれぞれが，
   前記ブロック内に含まれたインターフェーシング回路に
   接続された，そのレジスタに接続された少なくともひと
   つの入力回路と，アドレスおよびデータ伝送回線に接続
   された少なくともひとつの出力端子とを有するデータ読
   み取り回路と，第二のコマンド回路手段の出力端子に接
   続され，それぞれ，ラッチの出力端子とデータ読み出し
   信号用伝送回線に接続された，少なくとも第一と第二の
   出力端子を有している少なくともひとつのイネーブル端
   子とを含んでいることを特徴とする請求項５記載の共用
   レジスタの回路構造。
8. 【請求項８】 前記第一と第二のコマンド回路手段が，
   ＡＮＤタイプの論理ゲート回路であることを特徴とする
   請求項７記載の共用レジスタの回路構造。
9. 【請求項９】 ひとつの伝送バスが，レジスタ・アドレ
   スおよびデータの両方のために用いられることを特徴と
   する，共用レジスタ回路構造内で直列タイプのインター
   フェーシング回路手段からレジスタ自体にデータを送る
   ためのデータ伝送方法。
10. 【請求項１０】 アドレスおよびデータ・セレクト信号
    が用いられることを特徴とする請求項９記載のデータ伝
    送方法。
11. 【請求項１１】 各データの前に，そのデータが送られ
    るべきレジスタのアドレスが送られることを特徴とする
    請求項１０記載のデータ伝送方法。
12. 【請求項１２】 アドレスの伝送中，該アドレスのデコ
    ーディングがセレクト信号によってイネーブルされ，次
    のアドレスが伝送されるまでデコードされた状態の記憶
    が命令されることを特徴とする請求項１１記載のデータ
    伝送方法。
13. 【請求項１３】 アドレスの伝送中，第一のセレクト信
    号が該アドレスのデコーディングをイネーブルし，第二
    のセレクト信号が次のアドレスが伝送されるまでデコー
    ドされた状態の記憶が命令されることを特徴とする請求
    項１１記載のデータ伝送方法。
14. 【請求項１４】 各データ記憶レジスタに対して，次の
    アドレスが伝送されるまでその出力が記憶されるアドレ
    ス・デコーダが用いられ，エンコーダが接続されてい
    る，そのレジスタが，デコードされたアドレスが該レジ
    スタのアドレスである場合のみ，記憶期間中にデータ書
    き込みおよび読み取り操作ができるようにすることを特
    徴とする請求項１２または１３記載のデータ伝送方法。