KR100308662B1 - 음성사서함시스템에서공통메모리억세스장치 - Google Patents

Abstract

본 발명은 다수의 공통 메모리를 실장하고, 여기에 버스트 구조를 가지는 연상 제공 능력을 갖는 프로세서와 동적 버스 적산이 가능한 중앙처리장치간의 데이터 전송시스템과 연계한 공통 메모리 전송을 구현한 인터페이스 장치를 구현하였다.

Description

음성사서함시스템에서 공통 메모리 억세스장치{APPARATUS FOR ACCESSING COMMON MEMORY IN VMS}

본 발명은 음성사서함시스템(VMS; Voice Mail System)에 관한 것으로, 특히 녹음을 위한 음성 데이터를 공통메모리로 전송하는 인터페이스 장치 및 방법에 관한 것이다.

일반적으로 전자 사서함(Electronic Mail)이 문서 정보를 전자적으로 송수신하는 서비스를 말하는데 반하여 음성사서함(Voice Mail)은 음성 정보를 전자적으로 송, 수신하는 서비스를 말한다. 즉, 상기 수신 서비스는 전화기 등 통신 매체를 통해 인가되는 음성을 디지털 신호로 변환하고, 변환된 디지털 신호를 디지털 신호 처리한 후 자기 디스크 장치 등의 축적장치에 기록하며, 상기 송신 서비스는 특정 가입자의 재생 요구에 의해 해당 데이터를 상기 축적장치로부터 독출하여 통상적인음성 신호로 변환한 후 상기 특정 가입자에게 제공하는 서비스를 일 예라 할 수 있다.

한편, 상기한 음성 사서함 서비스를 제공하는 시스템을 통상적으로 음성사서함장치(VMS; Voice Mail System)라고 하는데, 상기 VMS는 다수 가입자마다 고유 메모리 영역을 할당하여 음성 정보를 축적, 전송함으로써 음성 메시지 교환을 서비스하는 장치이다.

통상적으로 상기한 VMS의 개략적인 블록 구성은 도 1에 도시된 바와 같은 구성을 가진다. 상기 도 1에서 보면, 상기 VMS의 구성은 VMS의 전반적인 기능을 제어하는 메인 중앙처리장치(Main CPU; Control Processing Unit) 110, 가입자와의 정보를 인터페이스 하는 라인 인터페이스부(LIU; Line Interface Unit) 140, 음성 메시지를 기록하는 축적장치 130a∼130n, VMS 버스 100과 상기 축적장치 130a∼130n 간의 정보를 인터페이스 하는 소형 컴퓨터 시스템 인터페이스(Small Computer System Interface, 이하 "SCSI"라 칭함) 120으로 도시하였다. 이때 상기한 각 구성들은 VMS 버스 100을 통해 상호 정보를 교환한다.

상기한 구성을 가지는 VMS에서 종래 라인 인터페이스부 140의 구성은 도 2에 도시된 바와 같다. 상기 도 2를 참조하여 종래 라인 인터페이스 140의 구성을 설명하면, 가입자로 송, 수신되는 음성 메시지를 디지털 신호 처리하는 다중 디지털신호처리부(DSP; Digital Signal Processor) DSP#1∼DSP#4 200∼206을 내장하고 있으며, 상기 DSP#1∼DSP#4 각각에는 공유 메모리(RAM 0∼RAM 3) 220∼226이 디코딩부 208, 중앙처리장치(CPU) 208 및 어드레스 버퍼 216, 데이터 버퍼 218을 통해 일대일로 연결된다. 이때 상기 각각의 DSP#1∼DSP#4 200∼206은 PCM 하이웨이(highway) 150으로부터 인가되는 PCM 데이터를 ADPCM 데이터로 부호화 하거나 내부에서 발생하는 ADPCM 데이터를 상기 PCM 하이웨이 150으로 송출할 PCM 데이터로 복호화 하는 기능을 수행하는 "TMS320C548 계열"의 DSP를 사용한다. 또한 상기 각각의 DSP#1∼DSP#4 200∼206은 앞에서 언급한 기능을 수행하기 위해 씨리얼 오토 버퍼(serial auto buffer) 및 호스트 포트 인터페이스(HPI; Host Port Interface) 메모리를 가진다. 상기 씨리얼 오토 버퍼는 PCM 하이웨이로 송신 및 수신할 PCM 데이터를 버퍼링 하는 기능으로 사용되며, 상기 HPI 메모리는 변환된 또는 변환할 ADPCM 데이터를 임시 저장하는 기능 및 CPU 208로부터 인가되는 제어 데이터를 임시 저장하기도 한다. 상기 RAM 0∼RAM 3 220∼226은 어드레스 버퍼 216과 데이터 버퍼 218을 통해 CPU 210에 연결되며, 상기 CPU 210은 메모리 중재부 214의 중재에 의해 주기적으로 상기 RAM 0∼RAM 3 220∼226을 억세스 하여 데이터를 독출(read)하거나 기록(write)한다. 이때 상기 DSP#1∼DSP#4 200∼206은 상기 RAM 0∼RAM 3 220∼226을 억세스 하여 데이터를 처리하는 경우 샘플 대 샘플(Sample by Sample)로 처리하였다. 그로 인해 종래에는 DSP 처리 과정에서 오버헤드(overhead)가 존재하였다.

이하 상기한 도 2의 구성을 참조하여 종래 VMS의 동작을 설명하면 다음과 같다.

먼저, 녹음의 경우 DSP의 동작을 보면, 다수의 DSP 200∼206은 통상적으로 16미리 세크(ms)에 해당하는 소정 시간 동안 PCM 하이웨이(high way) 150을 통하여PCM 데이터를 수집하여 내부에 존재하는 씨리얼 오토 버퍼(serial auto buffer)에 임시 저장한다. 한편, 상기 DSP 200∼206은 적응 차분 펄스부호변조방식(ADPCM; Adaptive Differential Pulse Code Modulation)으로 부호화(encode)를 요구하는 CPU 명령이 인가되면 상기 임시 저장된 PCM 데이터에 대해 부호화를 수행하며, 상기 부호화에 의해 발생된 ADPCM 데이터를 내부 HPI 메모리에 기록(write)한다. 한편, 상기 기록된 ADPCM 데이터는 상기 CPU 210의 제어에 의해 VME 공통 메모리 RAM 0∼RAM 3 220∼226을 거쳐 VME 버스 100으로 출력되며, 상기 출력된 ADPCM 데이터는 도 1에 도시한 SCSI 인터페이스부 120을 통해 축적장치 130a 내지 130n에 녹음된다.

다음으로 청취의 경우 DSP의 동작을 보면, DSP 200∼206은 복호화(decode)를 요구하는 CPU 210의 명령이 인가되면 상기 CPU 208에 의해 상기 HPI 메모리에 기록된 ADPCM 데이터를 읽어 PCM 데이터로 복호화 한 후 씨리얼 오토 버퍼에 임시 저장한다. 한편 상기 씨리얼 오토 버퍼에 임시 저장된 PCM 데이터는 소정 시간 동안 PCM 하이웨이(high way) 150을 통하여 전송한다. 이때 상기 HPI 메모리에 ADPCM 데이터가 기록되는 것은 메인 CPU 110의 제어에 의해 도 1에 도시한 축적장치 130a 내지 130n에 기록된 ADPCM 데이터가 독출되며, 상기 독출된 ADPCM 데이터는 SCSI 인터페이스 120을 거쳐 VME 버스 100으로 출력된다. 상기 VME 버스 100으로 출력된 ADPCM 데이터는 라인 인터페이스부 140에 구비된 VME 공통 메모리 220∼226에 기록되며, 상기 라인 인터페이스부 140에 구비된 CPU 210의 제어에 의해 상기 VME 공통 메모리 220∼226에 기록된 ADPCM 데이터를 상기 HPI 메모리로 전송하는 일련의 동작에 의해 이루어진다.

상술한 녹음 및 청취 동작을 수행하기 위해 상기 CPU 210은 부호화 또는 복호화를 요구하는 명령을 HPI 메모리에 기록한 후 DSP 200∼206에 의해 상기 명령이 수행된 결과를 상기 HPI 메모리를 통해 읽게 된다. 이때 상기 DSP 200∼206 내부의 HPI 메모리는 8비트로 구성되어 있어 상기 CPU 210은 32비트 단위로 데이터를 억세스 하는 동적 버스 적산(Dynamic Bus Sizing) 기능을 가지는 "68계열"임에도 불구하고 모든 DSP 200∼206 내부의 HPI 메모리를 읽기 위해서는 8비트 단위로 DSP 200∼206을 순차적으로 네 번 억세스 한 후 32비트 단위로 VME 공통 메모리 220∼226으로 전송하여야 했다. 즉, 상기 CPU 208은 32비트 단위로 데이터를 읽어들이는 기능을 제공하고 있으나 DSP가 이러한 기능을 제공하지 못함에 따라 복수개의 DSP를 순차적으로 한번씩 억세스 하여야 하였다.

그로 인해 종래에는 다수의 DSP를 실장하고 ADPCM 데이터를 HPI 메모리를 통해 CPU가 억세스함에 있어 CPU의 로딩(loading)이 커졌으며, 이로 인해 CPU가 실시간으로 다수의 DSP 채널을 처리하는데 제약을 받았다. 또한 CPU에서 제공하는 기능을 완전하게 할용할 수 없는 비효율성이 대두되었다.

상기한 바와 같이 종래 다 용량의 음성처리를 하는 라인 인터페이스 카드를 구성하는 "TMS320C548" DSP와 동적 버스 적산(Dynamic Bus Sizing)이 가능한 68계열의 32비트 "68020" CPU 간의 데이터를 인터페이스 하는데 있어 상기 CPU가 8비트단위로 데이터를 억세스 함에 따라 능률면에 제약을 받는 문제점을 가지고 있었다.

따라서 본 발명의 목적은 상기한 바와 같은 문제점을 해결하고, 호스트 포트 인터페이스 메모리 억세스를 통한 데이터 전송이 효율적으로 이루어지도록 하는 라인 인터페이스 장치 및 방법을 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명은 다수의 공통 메모리를 실장하고, 여기에 버스트 구조를 가지는 연상 제공 능력을 갖는 프로세서와 동적 버스 적산이 가능한 중앙처리장치간의 데이터 전송시스템과 연계한 공통 메모리 전송 장치를 구현하였다.

도 1은 통상적인 음성사서함시스템의 블록 구성도.

도 2는 종래 음성사서함시스템에 구비된 라인 인터페이스부의 구성을 도시된 도면.

도 3은 본 발명의 일 실시 예에 따른 데이터를 인터페이스 하기 위한 라인 인터페이스의 하드웨어 구성을 도시한 도면.

도 4는 도 3에 도시한 모드 인에이블 제어부의 일 실시 예에 따른 상세 구성을 도시한 도면.

도 5는 본 발명의 일 실시 예에 따른 어드레스를 인터페이스 하기 위한 라인 인터페이스의 하드웨어 구성을 도시한 도면.

도 6은 도 5에 도시한 어드레스 선택부의 일 실시 예에 따른 상세 구성을 도시한 도면.

도 7은 본 발명의 일 실시 예에 따른 동적 버스 적산을 시작하는 매 주기의 어드레스 변화 과정을 도시한 도면.

도 8과 도 10은 본 발명의 일 실시 예에 따른 브이엠이 공통 메모리의 내부테이블에 기록된 적응 차분 펄스부호변조방식 데이터의 구성을 도시한 도면.

도 9는 본 발명의 일 실시 예에 따른 각 디지털 신호 처리부의 호스트 포트 인터페이스 메모리 구성을 도시한 도면.

도 11은 본 발명의 일 실시 예에 따른 중앙처리장치가 주기적으로 수행하는 인터럽트 서비스 루틴에 따른 제어 흐름을 도시한 도면.

도 12는 본 발명의 일 실시 예에 따른 디지털 신호 처리부가 주기적으로 수행하는 인터럽트의 제어 흐름을 도시한 도면.

이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

본 발명의 일 실시 예에 따라 동적 버스 적산(Dynamic Bus Sizing, 이하 "DBS"라 통칭함)이 가능한 68 계열의 CPU와 ADPCM 부호화 및 복호화가 가능한 "TMS320C548 계열"의 DSP 간의 데이터를 인터페이스 하기 위한 하드웨어 로직의 구성은 도 3에 도시한 바와 같다.

상기 도 3을 참조하면, HPI 메모리를 실장한 DSP 300∼306을 억세스 할 수 있도록 각각의 DSP HPI 메모리는 CPU 310의 입장에서 동적 버스 적산(Dynamic Bus Sizing)이 가능할 수 있도록 한다. 또한, 4개의 DSP HPI 메모리가 32비트의 장문 포트(long word port)로 인식될 수 있도록 DSP#1 300은 상위 비트(D31∼D24)로 구성하고, DSP#4 306은 하위 비트(D7∼D0)로 구성한다. 상기 DSP HPI를 DSP 별로 제어하기 위하여 모드 인에이블 컨트롤 로직(mode enable control logic) 308을 구성하여 칩 셀렉트(chip select)를 컨트롤할 수 있도록 구성한다. 이렇게 구성하여 CPU 310에서는 장문(long word)으로 억세스하고 아이들(idle)인 DSP 채널인 경우 디스에이블(disable) 시키도록 하여 제어 가능하도록 구성하고, VME 공통 메모리 324∼330도 칩 셀렉트 별로 제어할 수 있도록 구성하였다. 즉, 상기 DSP 300∼306의 각 출력포트는 데이터 버퍼 314의 해당 포트와 각각 연결되며, 상기 데이터 버퍼 314의 출력은 공통 메모리 324∼330에 각각 연결된다. 한편 상기 DSP 300∼306 각각에 인가되는 칩 선택신호는 모드 인에이블 제어부 308의 Q₀∼Q₃으로부터 각각 출력되며, 상기 모드 인에이블 제어부 308은 중앙처리부 310의 제어(D24∼D27, 클럭) 및 외부로부터 인가되는∼에 의해 상기를 발생한다. 또한 별도의 중재부 312를 두어 상기 공통 메모리 324∼330이 순차적으로 선택되도록 하는데, 상기 중재부 312는 상기 중앙처리부 310으로부터 인가되는 로컬 응답(Local_request)과 VME 응답(VME_request)에 의해 로컬 성공 신호와 VME 성공 신호를 발생한다. 이때에는 상기 로컬 선공 신호에 의해 상기 공통 메모리 324∼330이 순차적으로 선택하기 위해서는 각 공통 메모리 324∼330의단 마다 논리곱 게이트 316∼322가 구비된다. 상기 논리곱 게이트 316∼322 각각은 상기 모드 인에이블 제어부 308로부터 출력되는 인에이블 신호 EN_1∼EN_4, 동적버스 적산 칩 선택부 332로부터 인가되는∼및 상기 로컬 성공 신호를 각각 논리곱하여 해당 공통 메모리 324 내지 330의 칩 선택 신호로에 인가된다. 상기 동적버스 적산 칩 선택부 332는 상기 중앙처리부 310으로부터 제공되는 A0, A1, SIZE 0 및 SIZE 1에 의해 상기 모드 인에이블 제어부 308로 인가되는∼와 상기∼를 출력한다.

상기 도 3에 도시한 모드 인에이블 제어부 308의 상세 구성은 도 4에 도시한 바와 같은 구성을 가진다. 상기 도 3을 참조하면, CPU 310으로부터 제공되는 D24∼D27을 클럭(clock)에 의해 카운트하여 각 인에이블 신호 EN_1∼EN_4를 네 개의 출력(Q0∼Q3)으로 하는 카운터 410과, 상기 Q0∼Q3 중 하나의 반전 출력과 상기 도 3에 도시한 동적 버스 적산 칩 선택부 332로부터 제공되는 칩 선택신호∼중 하나의 반전 신호를 각각 논리 곱한 후 반전하여 출력하는 논리 곱 게이트 412∼418로 구성되어 상기 논리 곱 게이트 412∼418의 출력을 도 3에 도시한 DSP 300∼306의 칩 선택 신호로 각각 제공한다.

본 발명의 일 실시 예에 따라 동적 버스 적산(Dynamic Bus Sizing)이 가능한 CPU 310과 DSP 300∼306 간의 어드레스를 인터페이스 하기 위한 하드웨어 로직의 구성은 도 5에 도시한 바와 같다. 상기 도 5를 참조하면, 중앙처리부 310으로부터 출력되는 A0∼A31이 디코더 510으로 인가되며, 상기 디코더 510은 상기 A0∼A31에 의해 래치 512 내지 518의 클럭을 발생한다. 상기 클럭에 의해 래치 512 내지 518은 상기 중앙처리부 310으로부터 제공되는 D31∼D0 중 인가되는 해당 데이터를 래치한다. 상기 래치 512 내지 518에 의해 래치된 데이터는 어드레스 스윙부 522로인가되며, 상기 어드레스 스윙부 522는 어드레스 선택부 520의 Q0, Q1로부터 출력되는 신호에 의해 상기 인가되는 데이터를 스윙하여 버퍼 524로 출력한다. 상기 버퍼 524는 상기 어드레스 선택부 520으로부터 제공되는 제어신호에 의해 상기 데이터를 버퍼링하여 해당 공통 메모리 528 내지 534로 인가한다. 이로 인해 상기 공통 메모리 528 내지 534로 인가되는 어드레스는 A6∼A15이며, 하위 비트 A0∼A5는 상기 어드레스 선택부 520의 제어에 의한 버퍼 526으로부터 출력되어 공통으로 인가된다. 상기 어드레스 선택부 520은 모드 인에이블(MOD_ENABLE),, D0, 메모리 억세스 응답신호 및 클럭(CLK)에 의해 상기한 신호를 발생한다.

상기한 구성을 통한 동작을 살펴보면, 16msec 단위, 즉 64 바이트의 ADPCM을 억세스할 수 있도록 VME 공통 메모리에 해당하는 메모리 528 내지 534는 하위 어드레스 A0∼A5를 통해 공통으로 연결하고, 나머지 상위 어드레스, 즉 옵-셋(off-set) 어드레스 A6∼A15는 상기 도 4에 도시하였듯이 라인 카드의 중앙처리부 310이 억세스시에 어드레스 래치부 512 내지 518을 각각 A,B,C,D로 두고 억세스될 때마다 어드레스가 스윙(swing)될 수 있도록 어드레스 스윙부 522를 구성하였다. 또한 어드레스 래치 데이터가 스윙이 이루어질 수 있도록 카운터로 어드레스 선택 로직을 구성한다.

상기 어드레스 선택 로직의 상세 구성은 도 6에 도시한 바와 같은 구성을 가지는데,를 클럭으로 하여 저항을 통해 인가되는 전압을 데이터로 하여 버퍼링하는 지연 플립플럽(D F/F) 610과, 상기 D F/F 610의 반전 출력단의 출력과 로컬 성공 신호 및 로콜 응답 신호의 반전된 신호를 논리 곱한 후 그 결과를 반전하여출력하는 논리곱 게이트 418과, 상기 논리곱 게이트 418의 출력을 클럭(CLK)에 의해 버퍼링 하는 D F/F 616과, 모드 인에이블 신호를 클럭으로 하여 D0를 버퍼링 하는 D F/F 614와, 반전된 상기 D F/F 614의 출력이 클리어단()으로 상기 D F/F 616의 출력이 인버터 620을 통해 반전되어 클럭단으로 인가되어 카운트 값에 따라 출력 Q0와 Q1을 발생하는 카운터 618로 구성된다.

상기 도 6에 도시한 구성을 참조하여 동작을 살펴보면, 16msec 인터럽트 발생시에 어드레스 로직 카운터 618을 인에이블 시키기 위하여 MOD_ENABLE 어드레스에 D0을 "0"으로 한 후 64 장문(long word) ADPCM 데이터를 VME 공통 메모리에 전송한다. 이를 인터페이스하기 위하여 동적 버스 적산(Dynamic Bus Sizing)이 가능한 68 계열의 중앙처리부 310의 명령 지시(instruction fetch)에 의해 발생하는 신호 OSC를 상기 명령 지시가 발생하는 순간에 래치하고, 매번 버스 억세스마다 어드레스를 스윙할 수 있도록 구성한다.

한편, 상기 DSP#1,#2,#3,#4 300 내지 306의 ADPCM 데이터의 구성은 도 7에 도시한 바와 같다. 가령 ADPCM 데이터를 8 바이트 단위로 전송한다고 가정하여 설명하고자 한다.

DSP는 ADPCM 데이터를 HPI 메모리에 4 바이트를 의사 데이터(dummy data)로 하고 DSP#1과 같이 0∼7로 데이터를 저장하고, 같은 방법으로 도 7에 도시한 바와 같이 DSP#2,#3,#4 HPI ADPCM 데이터를 정렬한다. 즉, DSP#4인 경우 1 바이트를 의사 데이터로 하고 그 이후 ADPCM 8 바이트를 정렬하며, 나머지 3 바이트도 의사 데이터로 정렬한다.

도 8은 ADPCM 데이터를 CPU가 장문(long word)으로 억세스 하였을 때에 VME 공통 메모리에 도시하였다. Nu_0, Nu_0', Nu_0", Nu_0'"를 순차적으로 억세스 하게 된다. 도 9에 세모로 표시된 부분과 동그라미로 표시한 부분을 도시하여 데이터 억세스 됨을 설명하고자 한다.

먼저, Nu_0으로 억세스시에 데이터 정렬이 이루어져 있고 한 사이클(cycle)에 Nu_0, Nu_0', Nu_0", Nu_0'"를 순차적으로 억세스 하게 된다. 또한 Nu_3을 보면 한 사이클에서는 Nu_3만 억세스 하게 되고 다음 사이클에 0', 1", 2'"를 순차적으로 억세스 하게 된다. 즉, 이러한 동작이 가능하게 되려면 VME 어드레스 옵-셋 레지스터를 셋팅(setting) 하고 상기 어드레스가 시간에 따라 스윙하여야 만 가능해짐을 알 수 있다.

도 9는 다음 16msec의 인터럽트가 발생하기 전에 먼저 DSP는 HPI 메모리를 H_1, H_2, H_3 및 H_4를 의사 데이터로 지정된 C_1, C_2, C_3 및 C_4에 복사한다. 이는 VME 공통 메모리에 기록할 경우 기존 데이터에 오버 라이트(overwrite)하여도 동일한 데이터를 기록하기 위함이다. 도 10은 CPU가 동적 버스 적산(Dynamic Bus Sizing) 하여 VME 공통 메모리에 ADPCM 데이터를 구성한 일 예를 도시한 도면으로 두 번째 16msec 발생시 VME 공통 메모리 ADPCM 데이터 구성을 도시한 도면이다.

이를 수행하기 위한 CPU가 16msec마다 수행하는 인터럽트 서비스 루틴에 따른 제어 흐름은 도 11에 도시한 바와 같다.

상기 도 11을 참조하면, 1100단계에서 16msec는 동일하게 발생하고, 이때 1102단계에서 명령을 DSP에 내장된 호스트 버퍼에 청취, 녹음 또는 아이들(idle)명령을 인가한다. 이로 인해 1104단계 내지 1116단계를 통해 채널별로 녹음 채널을 먼저 수행하고, 1118내지 1130단계를 통해 청취 채널을 수행하도록 수행 채널을 지정한 후 각각의 채널별로 녹음, 청취 명령을 인가한다. 여기서 1106단계 또는 1120단계를 통해 VME 어드레스 옵-셋을 셋팅하고, 채널별로 인에이블 시킨다. 또한 1108단계 또는 1122단계를 통해 DSP의 HPI 메모리의 어드레스(HPIA)를 DSP별로 셋팅하고, DSP별 인에이블 또는 디스에이블을 셋팅 한다.

다음의 녹음시에는 DSP의 HPI 모드를 버스트 모드(burst mode)로 전환하여 장문(long word) 단위로 억세스 하여 VME 공통 메모리로 전송한다.

동적 버스 적산(Dynamic Bus Sizing)을 하도록 제어 흐름도의 어셈블러(assembler)와 같이 0번지, 1번지,… 단위로 DSP, VME 버스에 전송한다. 일반적으로 장문(long word) 억세스시 0번지, 4번지, 8번지,…단위로 억세스 한다. 전송이 완료되면 청취 모드를 수행한다.

도 12는 DSP가 16msec마다 수행하는 인터럽트의 제어 흐름을 도시한 도면이다.

상기 도 12를 참조하면, w동 버퍼 인터럽트 루틴의 발생에 따라 1202단계에서 명령을 CPU로부터 확인하고, 1206단계를 통해 상술하였던 H_1, H_2, H_3 및 H_4를 C_1, C_2, C_3 및 C_4에 복사한다. 녹음시에는 1210단계 및 1212단계를 통해 오토 버퍼(auto buffer)로부터 PCM 데이터를 선형(linear) PCM 데이터로 전환하고, 이를 ADPCM 엔코딩 하여 HPI 메모리에 기록한다. 한편 청취 모드인 경우에는 1216단계 및 1218단계를 통해 ADPCM 데이터를 HPI 메모리로부터 독출하여 ADPCM 디코딩하여 선형(linear) PCM을 u_law PCM으로 전환하고 이를 송신 오토 버퍼에 보관한다.

상술한 바와 같이 본 발명은 다중 DSP를 운용하는 시스템에서 음성 사서함의 ADPCM 엔코딩과 디코딩을 수행하는 DSP와 동적 버스 적산(Dynamic Bus Sizing) 기능의 CPU를 통하여 공통 메모리로 전송하기 위한 인터페이싱 로직 구현을 효과적으로 하여 고 용량의 음성 사서함을 구현할 수 있는 효과가 있다.

Claims (1)

1. 음성사서함시스템에서 공통 메모리 억세스 장치에 있어서,

   데이터 전송을 위한 전반적인 동작을 제어하는 중앙처리부와,

   상기 중앙처리부로부터의 로컬 응답과 VMS 응답에 의해 로컬 성공신호 및 VMS 성공신호를 발생하는 중재부와,

   상기 중앙처리부로부터의 제어 클럭과 동적 버스 적산 칩 선택부로부터의 칩 선택 신호들을 입력으로 하여 디지털신호 처리부들로 제공되는 상기 소정 칩 선택신호들과 인에이블 신호들을 출력하는 모드 인에이블 제어부와,

   상기 중앙처리부로부터의 제어에 의해 상기 모드 인에이블 제어부로의 칩 선택신호들과 모드 제어신호들을 출력하는 상기 동적 버스 적산 칩 선택부와,

   장문포트에 대응하는 복수의 비트들을 동일한 비트수로 이루어진 복수의 비트 그룹들로 나누고, 상기 복수의 비트 그룹들 각각에 대응하여 구비하여 상기 모드 인에이블 제어부로부터의 인에이블 신호들 중 하나의 인에이블 신호에 의해 내부 메모리에 저장된 데이터를 상기 비트 그룹을 통해 출력하는 상기 디지털신호 처리부들과,

   소정 비트수로 이루어지는 데이터들을 입력으로 하고, 소정 칩 선택신호들에 의해 인에이블되어 상기 데이터 비트들을 저장하거나 출력하는 복수의 공통 메모리들과,

   상기 디지털신호처리부들로부터의 비트 그룹들이 서로 다른 포트들에 각각연결되고, 상기 공통 메모리들과 서로 다른 포트들 통해 각각 연결되어 상기 중재부로부터의 로컬 성공신호에 의해 상기 디지털신호처리부들로부터의 비트 그룹들을 상기 공통 메모리들로 버퍼링하는 데이터 버퍼와,

   상기 중재부로부터의 로컬 성공신호와 상기 모드 인에이블 제어부로부터의 인에이블 신호들 중 하나의 인에이블 신호 및 상기 동적 버스 적산 칩 선택부로부터의 모드 제어신호들 중 하나의 모드 제어신호를 논리 곱하여 상기 공통 메모리들의 칩 선택신호로 출력하는 논리 게이트들을 포함함을 특징으로 하는 상기 장치.