KR100290545B1 - 메모리어레이,메모리소자및정보처리방법 - Google Patents

메모리어레이,메모리소자및정보처리방법 Download PDF

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Abstract

2B 포맷으로 인코딩된 정보의 이진 논리 비트를 저장하거나 또는 출력하는 레지스터 화일 어레이(register file array)가 개시된다. 어레이는 판독 포트에 의한 액세스 이전에 2B 포맷으로 저장된 정보를 인코딩하는 통합된 2B 인코더를 포함하여 메모리 액세스 시간에 크게 영향을 주지 않고 2B 포맷의 출력을 제공한다.

Description

메모리 어레이, 메모리 소자 및 정보 처리 방법{REGISTER FILE ARRAY HAVING A TWO-BIT TO FOUR-BIT ENCODER}
본 발명은 정보 처리 시스템에 관한 것으로서, 보다 구체적으로는 정보 처리 시스템내에서 정보를 저장하거나 또는 출력하는 메모리 어레이에 관한 것이다.
전형적인 정보 처리 시스템의 설계시 정보 처리 시스템내에서 정보를 저장하거나 또는 출력하는 다양한 유형의 메모리 어레이를 사용해야 한다. 예를 들면, 정보 처리 시스템에서 사용되는 메모리 어레이의 한 유형은 레지스터 화일 어레이이다.
통상적인 메모리 어레이 또는 레지스터 화일 어레이는 이진 논리 포맷, 즉 임의의 특별한 포맷으로 인코딩되지 않은 입력 및 출력을 사용한다. 이러한 통상적인 메모리 어레이는 특별히 인코딩된 포맷을 출력하지 않는다.
전체적인 전력 소비를 감소시키고 노이즈 마진을 증가시키기 위해 정보 처리 시스템내에서 사용하기 위한 다른 인코딩 방안이 개발되어 왔다. 특히, 2비트를 4비트로 매핑시키기 위한 인코딩 방안으로서, 임의의 소정의 시간에 4비트 중 단지 1비트만이 ″온(on)″이거나 또는 하이(high) 상태(″0″과 반대이며 논리적으로 ″1″임)로 되는 인코딩 방안이 개발되었다. 이 인코딩 방안은 2B 인코딩이라 칭해지며 인코딩된 정보는 2B 인코딩 포맷으로서 칭해진다.
2B 인코딩 포맷으로 정보를 출력하는 메모리 어레이 또는 레지스터 화일 어레이가 필요하게 된다.
따라서, 본 발명은 이진 논리 비트 정보를 저장하거나 또는 출력하는 메모리 셀과, 하나의 이진 논리 비트 세트를 대응하는 인코딩된 세트로 인코딩하며 그 인코딩된 세트중 단지 1비트만이 사전정의된 논리 상태(predefined logic state)를 갖는 회로를 포함하는 메모리 어레이에 관한 것이다.
본 발명은 또한 이진 논리 비트 정보를 저장하거나 또는 출력하는 메모리 셀과, 하나의 이진 논리 비트 세트를 대응하는 인코딩된 세트로 인코딩하며 그 인코딩된 세트중 단지 1비트만이 사전정의된 논리 상태를 갖는 회로를 포함하는 메모리 어레이를 포함하는 정보 처리 시스템에 관한 것이다.
본 발명의 주요한 장점은 2B 인코딩된 포맷으로 정보를 출력하는 메모리 어레이 또는 레지스터 화일 어레이를 제공하는 것이다. 본 발명은 메모리 어레이의 메모리 액세스 시간을 크게 증가시키지 않고 이러한 것을 성취한다.
도 1은 본 발명을 이용하는 정보 처리 시스템을 도시하는 도면,
도 2는 본 발명에서 사용된 2비트-4비트 인코딩 방안을 예시하는 도면,
도 3은 본 발명의 메모리 어레이의 바람직한 실시예의 블록도,
도 4는 다른 메모리 어레이의 블록도,
도 5는 도 3의 메모리 어레이의 메모리 요소의 세부사항을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 메모리 어레이 11 : 메모리 소자
12, 16 : 기록 포트 14, 18 : 메모리 셀
20 : 판독 액세스 포트 22 : 인코더
통상적으로, 본 발명은 이진 논리 비트 정보를 저장하거나 또는 출력하는 메모리 어레이를 제공한다. 본 발명의 메모리 어레이는 2B 인코딩된 포맷으로 저장된 정보를 출력하도록 특별히 설계된 회로를 포함한다.
이제 도 1을 참조하면, 본 발명을 구현하는 대표적인 하드웨어 환경이 도시되어 있으며, 적어도 하나의 중앙 처리 장치(CPU)(10)를 갖는 본 발명에 따른 컴퓨터 또는 정보 처리 시스템의 전형적인 하드웨어 구성을 예시한다. CPU(10)는 시스템 버스(12)를 통해 랜덤 액세스 메모리(RAM)(14)와, 판독 전용 메모리(ROM)(16)와, 디스크 유닛(20) 및 테이프 드라이브(40)와 같은 주변 장치를 버스(12)에 접속시키는 입/출력 어댑터(18)와, 키보드(24), 버튼(17)을 갖는 마우스(26), 스피커(28), 마이크로폰(32), 및/또는 터치 스크린 디바이스(도시되지 않음)와 같은 다른 사용자 인터페이스 디바이스를 버스(12)에 접속시키는 사용자 인터페이스 어댑터(22)와, 데이터 프로세싱 네트워크에 정보 처리 시스템을 접속시키는 통신 어댑터(34)와, 디스플레이 디바이스(38)에 버스(12)를 접속시키는 디스플레이 어댑터(36)에 상호접속된다.
본 발명은 바람직하게 CPU(10)의 일부로서 구현된다. 특히, 본 발명의 메모리 어레이는 도 2에 예시된 인코딩 방안에 따라 인코딩된 정보를 출력하도록 설계된다.
도 2를 참조하면, 2B 인코딩으로 칭해지는 2비트-4비트 인코딩 방안이 도시되어 있으며, 여기서 2개의 비트 WD0, WD1을 갖는 신호 형태의 정보가 4개의 비트 A0, A1, A2, A3을 갖는 신호로 인코딩된다. 도 2는 본 발명을 예시하기 위한 단지 하나의 예를 제공한다. 본 발명에서는 2개 이상의 임의의 수의 비트를 갖는 신호가 사용될 수도 있음은 물론이다.
도 3을 참조하면, 본 발명에 따른 메모리 어레이(10)가 도시되어 있다. 메모리 어레이(10)는 출력 RD0, RD1, RD2 및 RD3에 동작가능하게 연결되는 다수의 메모리 소자(11)를 포함한다. 도 3에는 N+1개의 메모리 소자(11)가 도시되어 있는데 이를 대표하여 메모리 소자(11.0 및 11.1)만이 도시되어 있다. 그러나, 매우 많은 N+1개의 이러한 소자(11)가 어레이(10)에 포함될 수도 있으며 이후 기술되는 사항이 N+1개의 소자(11.0, 11.1, .... 11.N)에 적용가능함은 물론이다.
이러한 메모리 소자는 제 1 기록 포트(12)를 포함한다. 기록 포트(12)는 단일 데이터 비트 WD0가 메모리 셀 또는 저장 소자(14)에 기록되거나 저장되게 하는 기록 인에이블 입력 WE0을 포함한다. 기록 인에이블 입력 WE0이 하이 상태이거나 또는 논리 1 상태인 경우, 기록 포트(12)는 데이터 비트 WD0 및 그의 보수
Figure pat00001
가 메모리 셀(14)에 전달되거나 또는 입력되도록 한다. 메모리 소자(11)는 기록 인에이블 입력 WE1 및 데이터 비트 입력 WD1을 갖는 제 2 기록 포트(16)를 또한 포함한다. 기록 포트(16)의 출력 WD1 및
Figure pat00002
는 제 2 메모리 셀 또는 저장 소자(18)에 전송되고 저장된다. 기록 인에이블 입력 WE1이 하이 상태이거나 논리 1 상태인 경우 제 2 기록 포트(16)는 데이터 비트 WD1이 제 2 메모리 셀(18)에 저장되거나 전달되도록 한다. 메모리 소자(11)는 메모리 셀(14 및 18)로부터 이진 논리 비트를 액세스하는 판독 액세스 포트(20)를 또한 포함한다.
판독 액세스 포트(20)는 입력 비트 A0, A1, A2 및 A3 대 출력 RD0, RD1, RD2 및 RD3의 전송 또는 전달을 제어하는 판독 인에이블 입력 RE을 포함한다. 판독 액세스 포트(20)에 대한 판독 인에이블 RE 입력이 하이, 활성, 또는 논리 1 상태인 경우, 판독 액세스 포트(20)의 출력 RD0 내지 RD3은 판독 액세스 포트(20)의 입력 A0 내지 A3을 판독하고, 입력 A0 내지 A3은 출력 RD0 내지 RD3으로 전달되거나 전송된다. 입력 A0 내지 A3이 출력 RD0 내지 RD3에 나타날 때까지 판독 인에이블 입력이 하이, 활성 또는 논리 1 상태로 세트되거나 배치되는 시간은 메모리 액세스 시간으로서 알려져 있다.
본 발명에 따르면, 판독 액세스 포트(20)로부터 출력되는 정보 RD0 내지 RD3은 2B 인코딩된 포맷이어야 한다. 이러한 요건을 충족시키기 위해, 본 발명은 메모리 셀(14 및 18)의 출력 및 판독 액세스 포트(20)의 입력 A0 내지 A3에 연결된 2비트-4비트 2B 인코더(22)를 제공한다. 인코더(22)는 입력 비트로서 WD0,
Figure pat00003
, WD1 및
Figure pat00004
을 갖고 출력 비트로서 A0, A1, A2 및 A3을 갖는다. 인코더(22)는 도 2에 개시된 인코딩 방안에 따라 비트 WD0, WD1를 비트 A0, A1, A2 및 A3에 매핑시킨다. 예를 들면, 비트 WD0 및 WD1이 0비트이면, 비트 A3, A2 및 A1은 0이 될 것이고, 비트 A0은 1이 될 것이다.
각각의 판독 포트(22.0, 20.1 등)와 연관된 저장 소자들 사이에는 인코더(22.0, 22.1 등)가 삽입되어 있으므로, 메모리 셀(14 및 18)에 저장된 이진 논리 비트 WD0 및 WD1은 임의의 판독 포트(20)에 의한 액세스와는 독립적으로 2B 포맷의 비트 A0 내지 A3으로 인코딩된다. 임의의 판독 포트(20)의 액세스가 판독 인에이블 입력 RE에 의해 트리거되는 경우, 인코더(22)에 의해 저장 소자(14 및 18)내의 데이터가 미리 인코딩됨으로써 메모리 액세스 시간 동안 이진 포맷으로부터 2B 인코딩된 포맷으로 변환하는데 추가의 지연이 발생하지는 않는다.
단지 2개의 메모리 셀이 도시되기는 했으나, 본 발명은 임의의 수의 메모리 셀, 기록 포트, 판독 포트, 또는 2비트-4비트 인코더에 대해 동등하게 적용가능함은 물론이다. 메모리 어레이는 메모리 어레이의 메모리 액세스 시간을 크게 증가시키지 않고 2B 인코딩된 포맷 정보의 출력을 제공하므로, 도 3에 도시되고 기술된 실시예는 본 발명의 바람직한 실시예이다.
이제 도 4를 참조하면, 메모리 어레이(100)에 대한 다른 회로 구성이 도시되어 있다. 도 4의 전형적인 메모리 소자(110)는 도 3의 메모리 소자(11)와 동일한 입력, 즉 WE0, WE1, WD0, WD1, RE 및 출력 RD0 내지 RD3을 갖는다. 제 1 기록 포트(112), 제 1 메모리 셀(114), 제 2 기록 포트(116) 및 제 2 메모리 셀(118)은 판독 액세스 포트(120)에 대한 데이터 비트 WD0 및 WD1을 판독 액세스 포트(120)에 대한 입력으로서 전송한다. 이 때, 2비트-4비트 인코더에 데이터 비트가 직접 입력되는 대신 판독 액세스 포트(120)에 직접 입력되므로, 데이터 비트 WD0 및 WD1의 보수는 필요하지 않음에 주의해야 한다. 판독 액세스 포트(120)의 출력은 비트 X 및 Y이다. 도 4의 판독 액세스 포트(120)는 도 3의 판독 액세스 포트(20)와 유사한 방식으로 판독 인에이블 입력 RE에 의해 제어된다.
임의의 인에이블된 판독 포트(120.0, 120.1 등)로부터 출력되는 비트 X 및 Y는 단일 레일-이중 레일(single-rail to dual-rail) 변환기(121)에 입력된다. 단일 레일-이중 레일 변환기(121)의 출력은 비트 X 및 Y의 참 및 보수, 즉 비트 X,
Figure pat00005
, Y,
Figure pat00006
이다. 비트 X,
Figure pat00007
, Y,
Figure pat00008
는 2비트-4비트 인코더 또는 2B 인코더(122)에 입력되고, 인코더(122)의 출력은 2B 포맷으로 인코딩된 비트 RD0 내지 RD3이다.
메모리 어레이(100)에 대한 이와 같은 대안적인 다른 회로에는 단지 하나의 인코더(122)만이 필요하다. 통상적으로 레이아웃 공간, 전력, 소자의 개수 등이 절약되므로 이러한 회로가 유용한 것으로 생각할 수 있다. 그러나, 메모리 어레이(100)의 회로에서, 2B 인코딩된 포맷의 비트 RD0 내지 RD3에 대한 액세스를 제공하기 위해 판독 인에이블 신호가 하이 또는 활성으로 된 후 단일 레일-이중 레일 변환기(121) 및 인코더(122)에 의해 발생되는 지연으로 인해 메모리 액세스 시간이 현저하게 증가된다. 따라서, 도 3에서는 메모리 어레이(10)의 회로가 바람직하다. 또한, 임의의 시점에서 인코더(22)로부터 출력되는 4비트중 단지 1비트만이 하이 상태 또는 온 상태(즉, 논리 1)이며, 그 결과 인코더의 개수의 증가와 관련한 전력 증가를 완화시킨다는 점에 주의해야 한다.
이제 도 5를 참조하면, 도 3의 메모리 소자 회로에 대한 세부사항이 도시되어 있다.
본 발명 및 본 발명의 장점이 상세하게 도시되었으나, 첨부되는 청구 범위에서 정의된 바와 같이 본 발명의 정신 또는 범위로부터 벗어나지 않고 각종 변경, 대체 및 수정이 이루어질 수 있음을 이해할 수 있을 것이다.
상기한 바와 같은 본 발명에 따르면, 2B 포맷으로 인코딩된 정보의 이진 논리 비트를 저장하거나 또는 출력하는 레지스터 화일 어레이가 개시되는데, 이 레지스터 화일 어레이는 판독 포트에 의한 액세스 이전에 2B 포맷으로 저장된 정보를 인코딩하는 통합된 2B 인코더를 포함하여 메모리 액세스 시간에 크게 영향을 주지 않고 2B 포맷의 출력을 제공하게 된다.

Claims (11)

  1. 다수의 메모리 셀을 포함하는 메모리 어레이에 있어서,
    ① 제 1 비트를 수신하는 제 1 기록 포트와,
    ② 상기 제 1 기록 포트로부터 상기 제 1 비트를 수신하는, 상기 다수의 메모리 셀들 중의 제 1 메모리 셀과,
    ③ 제 2 비트를 수신하는 제 2 기록 포트와,
    ④ 상기 제 2 기록 포트로부터 상기 제 2 비트를 수신하는, 상기 다수의 메모리 셀들 중의 제 2 메모리 셀과,
    ⑤ 상기 제 1 및 제 2 비트를 수신하여, 제 1 인코딩된 표현을 출력하는 제 1 인코더와,
    ⑥ 상기 제 1 인코딩된 표현을 제 1 판독 출력으로 판독하는 제 1 판독 포트와,
    ⑦ 제 3 비트를 수신하는 제 3 기록 포트와,
    ⑧ 상기 제 3 기록 포트로부터 상기 제 3 비트를 수신하는, 상기 다수의 메모리 셀들 중의 제 3 메모리 셀과,
    ⑨ 제 4 비트를 수신하는 제 4 기록 포트와,
    ⑩ 상기 제 4 기록 포트로부터 상기 제 4 비트를 수신하는, 상기 다수의 메모리 셀들 중의 제 4 메모리 셀과,
    ⑪ 상기 제 3 및 제 4 비트를 수신하여, 제 2 인코딩된 표현을 출력하는 제 2 인코더와,
    ⑫ 상기 제 2 인코딩된 표현을 제 2 판독 출력으로 판독하는 제 2 판독 포트와,
    ⑬ 상기 메모리 어레이의 출력을 더 포함하는
    메모리 어레이.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 판독 출력은 상기 제 1 또는 제 2 인코딩된 표현이 상기 메모리 어레이의 상기 출력으로 출력될 수 있도록 하는 방법으로 상기 메모리 어레이의 상기 출력에 접속되어 있는 메모리 어레이.
  3. 제 1 항에 있어서,
    상기 다수의 메모리 셀은 6 개 이상의 메모리 셀을 포함하며, 2 개의 메모리 셀마다 1 개의 인코더가 각각 접속되어 있는 메모리 어레이.
  4. 메모리 소자에 있어서,
    ① 제 1 비트 및 그 보수(complement)를 저장하는 제 1 저장 소자와,
    ② 상기 제 1 저장 소자로부터 분리되어 있으며, 제 2 비트 및 그 보수를 저장하는 제 2 저장 소자와,
    ③ 상기 제 1 저장 소자에 접속되어, (i) 상기 제 1 비트 및 제 1 기록 인에이블 신호를 수신하고, (ii) 상기 제 1 비트의 보수를 생성하고, (iii) 상기 제 1 기록 인에이블 신호에 응답하여 상기 제 1 비트 및 그 보수를 상기 제 1 저장 소자에 기록하는 제 1 기록 포트와,
    ④ 상기 제 2 저장 소자에 접속되어, (i) 상기 제 2 비트 및 제 2 기록 인에이블 신호를 수신하고, (ii) 상기 제 2 비트의 보수를 생성하고, (iii) 상기 제 2 기록 인에이블 신호에 응답하여 상기 제 2 비트 및 그 보수를 상기 제 2 저장 소자에 기록하는 제 2 기록 포트와,
    ⑤ 상기 제 1 및 제 2 저장 소자에 접속되어, 상기 저장 소자들에 저장되어 있는 상기 제 1, 제 2 비트 및 그들의 보수를 인코딩된 표현(encoded representation)―상기 인코딩된 표현은 상기 제 1 및 제 2 비트가 상기 제 1 및 제 2 저장 소자에 저장되는 것에 응답하여 즉시 상기 인코더에 의해 생성됨―으로 인코딩하는 인코더와,
    ⑥ 상기 인코더에 접속되어 있으며, 판독 인에이블 신호에 응답하여 상기 인코딩된 표현을 판독하는 판독 포트를 포함하는
    메모리 소자.
  5. 제 4 항에 있어서,
    상기 인코딩된 표현은 상기 제 1 및 제 2 비트의 2B 표현인 메모리 소자.
  6. 제 4 항에 있어서,
    상기 인코더는 2 비트-4 비트(2-bit to 4-bit) 인코더이며, 상기 인코더의 4 개의 출력들 중 단지 1 개만이 한번에 어서트(assert)되는 메모리 소자.
  7. 제 4 항에 있어서,
    상기 인코더는 상기 저장 소자들과 상기 판독 포트 사이에 접속되어 있는 메모리 소자.
  8. 제 4 항에 있어서,
    상기 인코더는,
    상기 제 1 및 제 2 비트를 수신하는 제 1 NAND 게이트와,
    상기 제 1 및 제 2 비트의 각각의 보수들을 수신하는 제 2 NAND 게이트와,
    상기 제 1 비트 및 상기 제 2 비트의 보수를 수신하는 제 3 NAND 게이트와,
    상기 제 2 비트 및 상기 제 1 비트의 보수를 수신하는 제 4 NAND 게이트를 더 포함하되,
    상기 NAND 게이트들의 출력은 상기 판독 포트에 접속되는
    메모리 소자.
  9. 정보 처리 방법에 있어서,
    ① 제 1 기록 인에이블 신호에 응답하여, 제 1 비트 및 그 보수를 제 1 저장 소자에 기록하는 단계와,
    ② 제 2 기록 인에이블 신호에 응답하여, 제 2 비트 및 그 보수를 제 2 저장 소자에 기록하는 단계―상기 제 1 저장 소자는 상기 제 2 저장 소자로부터 분리되어 있음―와,
    ③ 상기 저장 소자들에 저장되어 있는 제 1, 제 2 비트 및 그들의 보수를 인코딩된 표현으로 인코딩하는 단계―상기 인코딩 단계는 상기 기록 단계에 응답하여 즉시 발생됨―와,
    ④ 판독 인에이블 신호에 응답하여, 상기 인코딩된 표현을 판독하는 단계를 포함하는
    정보 처리 방법.
  10. 제 9 항에 있어서,
    상기 인코딩된 표현은 상기 제 1 및 제 2 비트의 2B 표현인 정보 처리 방법.
  11. 제 9 항에 있어서,
    상기 인코딩 단계는 상기 제 1 및 제 2 비트를 4 출력 비트로 변환하는 단계를 더 포함하며, 상기 4 출력 비트들 중 단지 1 비트만이 한번에 어서트되는 정보 처리 방법.
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