JPS63308784A - デュアルポートｒａｍメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はたがいに別個の２組の配線群ないし２本のバス
により、それぞれ別個のポートを介してアクセスするこ
とが可ｔｅなランダムアクセス（読出し書込み）メモリ
　（ＲＡＭ）に関するものであり、とくにそのような形
式のメモリ装置において、当該メモリにアクセスする多
様なメモリ利用ユニットに対してプログラマブルなオー
ガナイゼーション（ビット編成）をもってインターフェ
ースされ、そのプログラマブルなオーガナイゼーション
がそれにアクセスする特定のメモリ利用ユニットの特定
のオーガナイゼーシ重ンに適合しうるようにするととも
に、該メモリ装置の全容量を完全に活用しうるようにし
たデュアルポートＲＡＭメモリ装置に係わるものである
。

［従来の技術］ たがいに別個の２本のバスにより、それぞれ別個のポー
トを介してアクセスすることを可能とすることにより、
２種ないしそれ以上のコンピュータやＣＰＵユニット、
あるいはその周辺ユニット等のメモリ利用ユニットが同
一の位置にアクセスしうるようにしたＲＡＭメモリは、
それ自体すでに公知である。このようなメモリに対する
アクセスは、２本のたがいに別個のバスを介して行なわ
れ、それらのバスの各々にはアドレス信号やデータ信号
、および制御信号が乗せられ、該メモリ装置に対するア
クセスは、アクセス要求の衝突があった場合にこれを仲
裁するアービトレータとしてはたらく特定の論理組込み
デバイスによりこれを制御している。これらのメモリは
９種々のユーザユニットが、それに対して全くの非同期
式又は独立同期式でアクセス可能に、これらユーザユニ
ット間に介在している一時的な緩衝用メモリとして有効
活用されるものであって、一つのユーザユニットから他
の複数のユーザユニットへのデータ転送が、タイミング
喪失由来で破壊されたり、相互干渉したりするのを防ぐ
ように作用する。この種のメモリ装置により、上記二種
のポートとインターフェースした一個ないし二個以上の
メモリ利用ユニットが当該メモリ装置にデータの書込み
を行なうとともに、同一のメモリ利用ユニット、もしく
はそれら以外のメモリ利用ユニットがデータを必要とす
るその時点で、その所要データを当該メモリ装こから読
み出すことが可能となる。

［発明が解決しようとする問題点１ 上述のようなメモリ装置における主たる欠点は、そのオ
ーガナイゼーションすなわちビット編成が硬直したもの
であるという点にある。事実。

いま例えば８ビツトワードで動作するマイクロプロセッ
サやＣＰＵユニット等のメモリ利用ユニットが、あるポ
ートとインターフェースされた場合、仮に１ビツトワー
ドで動作するユニット、すなわちシリアルポートのよう
に×１オーガナイゼーションバターンを有するユニット
が他のポートとインターフェースされていても、当該メ
モリ装置のオーガナイゼーションは必ず×８オーガナイ
ゼーションでなければならない。

こうした種類のメモリ装置の結果するところは、」−述
の例に即していえば、×１オーガナイゼーションとした
ユニットが１ビツトのデータをメモリに書き込むごとに
、×８オーガナイゼーションとしたユニットに適合する
ワードのわずか８分の１を上記１ビツトが占有する比す
ぎないということである。このことはすなわち、×１オ
ーガナイゼーションとしたユニットがデュアルポートＲ
ＡＭメモリを介して×８オーガナイゼーションユニット
に有意のデータを送る必要のあるときには、前者はワー
ドあたり１ビツトだけを該メモリに送入して、当該メモ
リの８ビツトワードを８ワ一ド分占有することとなる。

他方×８オーガナイゼーションとしたユニットの方は、
入力した８ワードをすべて読み取った上で、それらから
無意味な７ビツトを削除して、ただ１個の有意ビットを
取り出し、しかる後、計８ビットの有意ビットをひとま
とめにして有意の８ビツトワードとしなければならない
。

上記したようなステップは、必要な動作を実行するのに
時間とソフトウェアの煩雑化をともなうのみならず、無
用かつ徒らにメモリが占有されて、メモリ空間をいちぢ
るしく浪費するものである。

［発明の目的Ｊ かくて本発明の目的は、上述のような欠点を解消して、
公知のメモリ装置のもつ現有の利点に加えてさらに、メ
モリのオーガナイゼーションをプログラマブルなものと
して、メモリ利用ユニットによる特定のオーガナイゼー
ションに適合しうるオーガナイゼーションとすることに
より、メモリ空間を完全に活用しうるようにしたメモリ
装置を提供することにある。

［問題点を解決しようとするための手段］このような目
的を達成すべく本発明は、カスタムメード方式により一
方または双方のポートにおけるピンのオーガナイゼーシ
ョンを可変とし。

電源電圧（ＶＤＤ）接続用ピンおよび接地電圧接続用ピ
ン（ＧＮＤ）に加えて、それぞれが読出しおよび書込み
動作をイネーブルとする制御信号と結合するための２個
のピンを有する第１および第２のピンと、アドレス信号
を印加するための１組のピンと、ｎ個のデータ入力／出
力（Ｉｌｏ）ピンを有するメモリアレイないしコア（マ
トリクス）とをそなえたデュアルボー）ＲＡＭメモリ装
置において。

オーガナイズされるポートの前記ｎ個のデータ入力／出
力ピンと前記メモリアレイとの間にオーガナイザ回路を
介挿し、他方のポートのｍ個のデータ入力／出力ピンか
ら供給されるｍ個の信号により前記オーガナイザ回路を
駆動し、その際該ｍ個の信号はこれをｍ個の電子的スイ
ッチとｍ個の波形整形回路部を介して前記オーガナイザ
回路に印加するようにすることにより１選択された入力
端子の組を介して可変のビット組が前記メモリアレイを
アクセスして前記ポートのｍ個以下のデータ入力／出力
ピンをオーガナイズして当該ポートに関してｍ個の追加
アドレスピンに転換し、しかして前記電子的スイッチは
これを別個の信号により駆動するようにしたことを特徴
とするデュアルポートＲＡＭメモリ装置を提供するもの
である。

前記の個数ｎおよびｍは、ｍ＝交ｏｇ２ｎなる関係を満
たすようなものとし、かつ前記ビット組ないし端子組の
組数はこれを２の複数束、すなわち１，２，４，８．１
８等とする。

前記電子的スイッチは、これをＭＯＳトランジスタから
なるトランスファトランジスタにより構成する。

前記波形整形回路部は単一の波形整形ブロック内に含ま
れるものとし、かつそれらの波形整形回路部はこれを二
安定回路（フリップフロップ回路）、スタチックメモリ
セルその他、セット時には安定な２値論理状態をとり、
しかる後さらに駆動信号を受は取るまでは該論理状態を
維持するようにした手段により個々に形成する。

また前記オーガナイザ回路は、オーガナイズされるポー
トのデータ入力／出力ピン数をｎ個としたとき、該回路
はｎ個の入力およびｎ個の出力と９ｍ対の二入力ＮＯＲ
ゲート回路と、これらのＮＯＲゲート回路に後続するイ
ンバータ回路とを含み、それぞれの対をなすＮＯＲゲー
ト回路の第１の入力はこれを共通接続として前記ｍ個の
波形整形回路部からの出力信号を直接受は取るようにし
、さらに、各対のＮＯＲゲート回路の第２の入力につい
ては、それらの入力のうち第２の入力はこれをデータ入
力／出力ピンまたはアドレスピンとして選択的に動作す
るｍ個の入力ピンに直接接続するとともに、第１の入力
はこれをそれぞれインバータ回路を介して該入力ピンに
接続し。

前記ｍ対のＮＯＲゲート回路のうち第１の対において関
連するインバータ回路を有する第１のＮＯＲゲート回路
により前記ｎ個の入力ピンのうち第１の半数のピンに連
なるラインに介挿された電子的スイッチを駆動し、前記
ｍ対のＮＯＲゲート回路のうち第１の対において関連す
るインバータ回路を有する第２のＮＯＲゲート回路によ
り前記ｎ個の入力ピンのうち第２の半数のピンに連なる
ラインに介挿された電子的スイッチを駆動し。

前記ｍ個の波形整形回路部のうち第１の回路部からの出
力信号により前記第１の半数のピンの各々に連なるライ
ンと前記第２の半数のピンの各々に連なるラインとの間
に介挿された電子的スイー２チをインバータ回路を介し
て駆動するとともに、前記ｎ個の入力ピンのうち前記第
２の半数のピンの各々に連なるラインに介挿された電子
的スイッチはこれを直接駆動するようにし、ついで前記
ｍ対のＮＯＲゲート回路の第２の対において関連するイ
ンバータ回路を有する第１のＮ。

Ｒゲート回路により前記ｎ個の入力ピンのうち第１の４
分の１数のピンに連なるラインに介挿された電子的スイ
ッチを駆動し、前記ｍ対のＮＯＲゲート回路の第２の対
において関連するインバータ回路を有する第２のＮＯＲ
ゲート回路により前記ｎ個の入力ピンのうち第２の４分
の１数のピンに連なるラインに介挿された電子的スイッ
チを駆動し、前記ｍ個の波形整形回路部のうち第２の回
路部からの出力信号により前記第１の４分の１数のピン
の各々に連なるラインと前記第２の４分の１数のピンの
各々に連なるラインとの間に介挿された電子的スイッチ
をインバータ回路を介して駆動するとともに、前記ｎ個
の入力ピンのうち前記第２の４分の１数のピンの各々に
連なるラインに介挿された電子的スイッチはこれを直接
駆動するようにし、ついで　′ 前記ｍ対のＮＯＲゲート回路の第３の対において関連す
るインバータ回路を有する第１のＮ。

Ｒゲート回路により前記ｎ個の入力ピンのうち第１の８
分の１数のピンに連なるラインに介挿された電子的スイ
ッチを駆動し、前記ｍ対のＮＯＲゲート回路の第３の対
において関連するインバータ回路を有する第２のＮＯＲ
ゲート回路により前記ｎ個の入力ピンのうち第２の８分
の１数のピンに連なるラインに介挿された電子的スイッ
チを駆動し、前記ｍ個の波形整形回路部のうち第３の回
路部からの出力信号により前記第１の８分の１数のピン
の各々に連なるラインと前記第２の８分の１数のピンの
各々に連なるラインとの間に介挿された電子的スイッチ
をインバータ回路を介して駆動するとともに、前記ｎ個
の入力ピンのうち前記第２の８分の１数のピンの各々に
連なるラインに介挿された電子的スイッチはこれを直接
駆動するようにする等々とする。

【作用１ このような構成としたことの直接的な結果として、相異
なるバス構造を有するメモリ利用ユニットがデュアルポ
ートメモリとインターフェースされたときに、オーガナ
イゼーションをプログラマブルとしたメモリ装置を最善
かつもっとも有効に使用することが可能となる。

事実、たとえば８キロビツト　（８１９２ビツト）のメ
モリは、その２偏の異る周辺ユニットないしＣＰＵユニ
ットとインターフェースされるのに必要なオーガナイゼ
ーションを有するような構成とすることが可能となるた
めに、　　５１２Ｘ　１［ｉ、またはＩＫＸ８．または
２ＫＸ４．または４ＫＸ２．または８に×１のオーガナ
イゼーションパターンを有するメモリとすることができ
る。

このようなメモリ装置の典型的なアプリケージ璽ンは、
たがいに相異なるバス構造を有する２個のＣＰＵユニッ
ト間、あるいはＣＰＵユニットと入力／出力　（Ｉｌｏ
）バス間のインターフェース回路としてである。後者の
場合、２個のポートのうち一方のポートはこれをＣＰＵ
ユニットに接続するとともに、他方のポートを入力／出
力バスに接続してこれに周辺ユニットを接続し、これら
の周辺ユニットの各々がそれ自体のオーガナイゼーシ重
ンに応じた数の　（ワードあたりの）アドレスないしデ
ータビットを使用するようにする。

また本発明によるメモリ装置をＳＲＡＭとした場合は、
該メモリ装置は、シリアル型周辺ユニットがアクセスす
るときは常にＸ１ｔ−ガナイゼーシ望ンとしたメモリ配
列とすることができ、ＣＰＵユニットがアクセスして読
出しまたは書込み動作を行なうときには、当該メモリ装
置のオーガナイゼーションパターンを該ＣＰＵユニット
のオーガナイゼーションに応じて変更してメモリ装置が
Ｘ４．Ｘ８．Ｘｌ［１，Ｘ３２オーガナイゼーシヨンパ
ターンで動作しうるようにする。

上述の例においてＸｌオーガナイゼーションとしたとき
に用いたポートは、その内部オーガナイゼーションをソ
フトウェアを介して変更することにより、あるいは内蔵
ハードウェアにより使用可能なメモリ空間を完全に利用
可能にするように、オーガナイゼーションバターンをｘ
ｔオーガナイゼーシゴン以外のオーガナイゼーションパ
ターンとした他の周辺ユニットにより、当該システム内
において引き続く動作時に、そのままこれを使用するこ
とが可能である。

［実施例］ 以下９図面を参照して本発明の詳細な説明する。以下の
実施例においては１本発明によるメモリ装置はこれをＮ
−ＭＯ３構成としたＳ　ＲＡＭメモリとして記載するこ
ととするが、これは必ずしも限定的なものではなく、メ
モリの構成態様やその寸法上の諸関係、あるいはその入
出力ポートの構成等に関しては上記構成のメモリ以外で
あっても、その動作原理をともにするものであれば。

どのような構成としても差支えない。

かくて図示の実施例においては、メモリアレイはデュア
ルボー）Ａ、Ｂを有するセル数８１９２債のＳＲＡＭメ
モリにより構成されるものとする。

説明を簡単にするため、上記ポートＡはこれをオーガナ
イズ不能の剛構造を有するポートとして設計されている
ものとして、これを４個のデータ入力／出力（Ｉｌｏ）
ピンＣ１，Ｃ２，Ｃ３，Ｃ４および１１個のアドレスピ
ンＡＯＮＡＩＯを介してバスに接続している。また上記
ポートＢはオーガナイズ可能構造を有するものとして、
これを８個のデータ入力／出力ピンＤ１〜Ｄ８および１
０個のアドレスピンＢＯ〜Ｂ９によりこれをバスに接続
している。ここで「オーガナイズ可能」なる語は、これ
を上記ポートＢに関して用いるときには、当該ポートが
×８または×４または×２または×１のうち任意のオー
ガナイゼーションパターンとすることが可能であること
を意味するものとし、本例の場合９選択したオーガナイ
ゼーシ璽ンパターンによってはデータ入力／出力ピンＤ
ｉ−０８のうちの何個かは、これをアドレスピンとして
使用することが可能である０例えば、オーガナイゼーシ
ョンバターンとして×８オーガナイゼーションパターン
を選んだ場合は、アドレスピンの個数は１０個である。

また、オーガナイゼーションパターンとして×４オーガ
ナイゼーシ璽ンパターンを選んだ場合は、ピンＤ６が追
加アドレスピンＢＩＯとして用いられるために、アドレ
スピンの個数は都合１１個となる。ざらにオーガナイゼ
ーションパターンとして×２オーガナイゼーションパタ
ーンを選んだ場合は、ピンＤ６．Ｄ７が追加アドレスピ
ンＢｔｏ、Ｂｌｌとして用いられるために、アドレスピ
ンの個数は都合１２個となるユオーガナイゼーシ重ンバ
ターンとして×１オーガナイゼーシオンパターン選をん
だ場合は、ピンＤ６．Ｄ７．Ｄ８が追加アドレスピンＢ
ＩＯ，Ｂｌｌ、　Ｂ１２として用いられるために、アド
レスピンの個数は都合１３個となる。

図示の回路について詳述するに先立って、上述のように
データ入力／出力ピンをアドレスピンに転換使用する場
合のピン個数について、若干説明しておくこととする。

データ入力／出力ピンからアドレスピンに転換して使用
するピンの個数は、プログラミングが可能なポート、す
なわちここにいうオーガナイズ可能なポートを構成する
データ入力／出力ピンの総数が何個であるかによって定
まる０図示の例においては、前記ポートＢは８個のデー
タ入力／出力ピンＤＩ−０８からなっており、これらの
うちアドレスピンとして転換使用が可能なピンの個数は
、当該ボー）Ｂが標準的な×８オーガナイゼーションパ
ターンノ他にトリうるパターン、すなわちＸ４．Ｘ２お
よび×１オーガナイゼーションパターンの数にひとしく
、転換使用可能のピン数は３である。したがって例えば
１６個のデータ入力／出力ピンからなるポートの場合は
、転換使用が可能のピン数、ひいては追加可ｆ距のアド
レスピンの個数は４個である１等々となる。

本例におけるメモリ装置はさらに通常のごとく電源電圧
ＶＤＤおよび接地ないしゼロ電圧ＧＮＤ供給用の２個の
ピンを有する。

さらに、読出しおよび書込み動作を可能にする制御信号
を印加するための通常のピンとして。

前記ポートＡのためのピンＷＡ、ＯＡおよび前記ポート
ＢのためのピンＷＢ、ＯＢが設けである。

ざらにオーガナイゼーションパターン選択用のピンＯ８
を設けて、前記ポートＢのオーガナイゼーションバター
ンのプログラミングを行なう制御信号を印加するが、こ
れについては後述することとする。

上記制御信号ＷＡ、ＯＡ、ＷＢ、ＯＲ，Ｏ３は次の第１
−１表および！＄１−２表にしたがって当該メモリ装置
の動作モードを決定する。ただしこれらの第１−１表お
よび第１−２表においては、論理高レベル信号をもって
活性信号　（アクチブハイ信号）とする。

制　　御　　信　　号 ＷＡ　　ＯＡ　　ＷＢ　　ＯＢ　　Ｏ３■　Ｌ　　ＨＬ
Ｌ　　Ｌ 〈リ　ＨＨＬＬ　　Ｌ ■　Ｌ　　Ｌ　　Ｌ　　ＨＬ ■　Ｌ　　Ｌ　　ＨＨＬ ■　　　　Ｌ　　　　　　　Ｌ　　　　　　　ＬＬ　　
　　　　　ＨＬ＝低レベル論理信号；　Ｈ＝高レしル論
理信号動　　　作　　　モ　　　−　　　ト ポ　　　−　　　　ト　　　Ａ　　　　　　ポ　　　−
　　　ト　　　Ｂ■　　　　　読出し　　　　高インピ
ーダンス■　　　　　書込み　　　　高インピーダンス
■　　高インピーダンス　　読出し ■　　高インピーダンス　　書込み ■　　高インピーダンス　　高インピーダンス（ピン編
成選択） 以下、まずオーガナイゼーションバターン″を選択する
場合の動作モードについて説明する。この動作モードの
ためには、前記ボー）Ｂのデータ入力／出力ピンＤ１〜
Ｄ８とメモリアレイとの間に「オーガナイザ」ブロック
を介挿して、このオーガナイザブロックを波形整形ブロ
ックからの３種類の信号Ａ、Ｂ、Ｃにより駆動する。こ
のような波形整形ブロックは、前述のようにオーガナイ
ズ不能構造とした前記ポートＡのデータ入力／出力ピン
のうちの３個のピンＣ２，Ｃ３，Ｃ４からの入力信号を
受は取る。

これらのデータ入力／出力ピンＣ２，Ｃ３゜Ｃ４からの
信号を伝送する信号伝送ラインには。

ＭＯＳトランジスタＴＩ、Ｔ２．Ｔ３　　（以下トラン
スファトランジスタという）を接続する。これらのトラ
ンスファトランジスタＴＩ、Ｔ２．Ｔ３は、そのゲート
領域に前記制゛御ピンＯ８を接続して、この制御ピンＯ
３を介してそれ自体公知の態様で駆動される。

前記波形整形ブロックは、３個のたがいに独立した回路
部からなっており、各回路部は出力信号として信号Ｏま
たは信号１　（これらの信号は例えばそれぞれゼロボル
トおよび一般に５ボルトとする正の電圧をもった信号と
されている）を生成出力し、変更コマンドを受信するま
ではその生成信号の値を保持するようにしである。この
ような回路部としては１例えば二安定回路（フリップフ
ロップ回路など）またはスタチックメモリセル等により
これを構成して、前記トランスファトランジスタＴＩ、
Ｔ２．Ｔ３を介して前記データ入力／出力ピンＣ２，Ｃ
３，Ｃ４からの信号により制御して、それぞれが論理１
または論理Ｏレベルをとりうる安定な信号Ａ、Ｂ、Ｃを
それぞれ出力する。

いずれかのオーガナイゼーションパターンを選択する動
作モードを実行するにあたって、前掲の第１−２表に示
したように前記ボー）Ａ、Ｂをいずれも高インピーダン
ス状態とすることが必要となった場合、当該動作モード
において前記制御ピンＯ３に印加される信号が高レベル
信号であると、前記トランスファトランジスタＴｌ、Ｔ
２゜Ｔ３はいずれもオンとなり、このため前記データ入
力／出力ピンＣ２，Ｃ３，Ｃ４を介して適宜の信号が前
記波形整形ブロー、りに印加され、これにより前記オー
ガナイザブロックが駆動されてイネーブル状態となる。

上記以外の動作モードでは。

制御ピンＯ３に印加される信号はいずれの動作モードに
おいても低レベルとされ、したがってトランスファトラ
ンジスタＴＬ、Ｔ２．Ｔ３はいずれもオフ状態に保持さ
れることとなり、このため前記波形整形ブロックとデー
タ入力／出力ピンＣ２，Ｃ３，Ｃ４との間の接続ライン
が開路状態となる。」−述のようにして前記波形整形ブ
ロックの入力信号Ａ、Ｂ、Ｃの値は、それがトランスフ
ァトランジスタＴｌ、Ｔ２．Ｔ３およびピンＣ２，Ｃ３
，Ｃ４を介して変更されるまで保持されることとなる。

上記オーガナイザブロックの詳細な構成を第２図に示す
９本図において、前記ボー）Ｈのデータ入力／出力ピン
Ｄｉ−Ｄ８の配列順序は第１図に示したものとは異るが
、これは単に図示の都合上の理由によるものである。し
かして第２図に示す回路は、まず３対のＮＯＲゲート回
路１０／１１゜１２／１３．１４／１５を有しており、
これらのＮＯＲゲート回路の各々に続いてインバータ回
路１６．１７゜１８、１９．２０．２１が接続されてい
る。それぞれの対をなすＮＯＲゲート回路１０／１１．
１２／１３．１４／１５のそれぞれの第１の入力はたが
いに共通接続されて、前記波形整形ブロックを構成する
個々の波形整形回路部（図示せず）から送出される前記
信号Ａ、Ｂ、Ｃによりそれぞれ駆動される。また各ＮＯ
Ｒゲート回路対の第２の入力間にはインバータ回路２２
．２３．２４がそれぞれ介挿されている。かくて上記Ｎ
ＯＲゲート回路ｌＯ〜１５のうちＮＯＲゲート回路１１
．１３．１５の第２の入力は、前記ポートＢのデータ入
力／出力ピンＤｉ−Ｄ８のうちの３個のピン、すなわち
ピンＤＢ、Ｄ７．Ｄ８にそれぞれ接続されている。

さらに前記ピンＤＩからのラインには３個のトランスフ
ァトランジスタＴ４．Ｔ５．Ｔ６が介挿されており、前
記ピンＤ５からのラインには２個のトランスファトラン
ジスタＴ７．Ｔ８が介挿されており、前記ピンＤ３から
のラインには３個のトランスファトランジスタＴ９．　
ＴＩＱ、　Ｔｌｌが介挿されており、前記ピンＤ６から
のラインには２個のトランスファトランジスタＴＩ２．
　Ｔ１３が介挿されており、前記ピンＤ２からのライン
には４個のトランスファトランジスタＴ１４．　Ｔ１５
．　Ｔｉｅ、Ｔ１７が介挿されており、前記ピンＤ７か
らのラインには２個のトランスファトランジスタＴ１８
゜Ｔ１９が介挿されており、前記ピンＤ４からのライン
には３個のトランスファトランジスタＴ２０．　Ｔ２１
、　Ｔ２２が介挿されており、前記ピンＤ８からのライ
ンには２個のトランスファトランジスタＴ２４、Ｔ２５
が介挿されている。

さらに前記ピンＤ１と、前記ピンＤ２からのラインに介
挿されたトランスファトランジスタＴ１４．　Ｔ１５間
の中間点との間には、トランスファトランジスタＴ２Ｂ
が接続されている。

また前記ピンＤ１からのラインに介挿されたトランスフ
ァトランジスタＴ４，７５間の中間点と前記ピンＤ３か
らのラインに介挿されたトランスファトランジスタＴ９
．ＴＩＯ間の中間点には。

トランスファトランジスタＴ２７が接続されている。前
記ピンＤ２からのラインに介挿されたトランスファトラ
ンジスタＴ１５．Ｔ１８間の中間点と前記ピンＤ４から
のラインに介挿されたトランスファトランジスタＴ２０
．　Ｔ２１間の中間点にはトランスファトランジスタＴ
３０が接続されている。

前記ピンＤ１からのラインに介挿されたトランスファト
ランジスタＴ５．Ｔ６間の中間点と前記ピンＤ５からの
ラインに介挿されたトランスファトランジスタＴ７．Ｔ
８間の中間点にはトランスファトランジスタＴ２８が接
続されている。前記ピンＤ３からのラインに介挿された
トランスファトランジスタＴＩＯ，Ｔｌ１間の中間点と
前記ピンＤ６からのラインに介挿されたトランスファト
ランジスタＴ１２．Ｔ１３間の中間点にはトランスファ
トランジスタＴ２９が接続されている。前記ピンＤ２か
らのラインに介挿されたトランスファトランジスタＴ１
６．Ｔ１７間の中間点と前記ピンＤ７からのラインに介
挿されたトランスファトランジスタＴ１８，７１９間の
中間点にはトランスファトランジスタＴ３１が接続され
ている。前記ピンＤ４からのラインに介挿されたトラン
スファトランジスタＴ２１．　Ｔ２２間の中間点と前記
ピンＤ８からのラインに介挿されたトランスファトラン
ジスタＴ２４．７２５間の中間点にはトランスファトラ
ンジスタＴ３２が接続されている。

前記トランスファトランジスタＴ６．Ｔｌｌ。

Ｔ１７．　Ｔ２２は、前記インバータ回路ＩＢの出力に
よって駆動される。また、前記トランスファトランジス
タＴ８　、　Ｔ１３．　Ｔ１９．　Ｔ２５は、前記イン
バータ回路１７の出力によって駆動される。さらに前記
トランスファトランジスタＴ７．　Ｔ１２．　Ｔ１８゜
Ｔ２４は、前記波形整形ブロックからの信号Ａによって
直接駆動される。前記トランスファトランジスタＴ２８
．　Ｔ２９．　Ｔ３１．　Ｔ３２は、前記インバータ回
路２５からの反転信号Ａによって駆動される。

前記トランスファトランジスタＴ５．Ｔｉ１ｌは、前記
インバータ回路１８の出力によって駆動される。前記ト
ランスファトランジスタＴＩＯ，Ｔ２１は、前記インバ
ータ回路１３の出力によって駆動される。前記トランス
ファトランジスタＴ９．Ｔ２０は、前記波形整形回路か
らの信号Ｂによって直接駆動される。前記トランスファ
トランジスタＴ２７．　Ｔ３０は、前記インバータ回路
２Ｂからの反転信ＩＢによって駆動される。

さらに、前記トランスファトランジスタＴ４は、前記イ
ンバータ回路２０の出力によって駆動される。前記トラ
ンスファトランジスタＴ１５は、前記インバータ回路２
１の出力によって駆動される５前記トランスフアトラン
ジスタＴ１４は、前記波形整形回路からの信号Ｃによっ
て直接駆動される。

前記トランスファトランジスタＴ２Ｂは、前記インバー
タ回路２７からの反転信号Ｃによって駆動される。

上述のような構成とした回路は、事実上前記データ入力
／出力ピンＤＩないしＤ８と前記メモリアレイの入力端
子Ｅ１ないしＥ８自体との間の通路を前記信号Ａ、Ｂ、
Ｃにより選択的に開路させるための専用化入力シフトな
いしスイッチ回路としてはたらくものである。後述する
ように、ピンＤＩないしＤ８と上記入力端子Ｅ１ないし
Ｅ８との間に直接的な接続状態が設定されるケースはた
だひとつ、すなわち×８オーガナイゼーシ璽ンバターン
を選択した場合のみであり、その他のケースでは、その
いずれにおいても、前記ピンＤ１ないしＤ８のうちの何
個かはデータ入力／出力ピンとして使用に供されること
がなく、そのために、これらのピンを前述のように追加
的なアドレスピンとして使用することが可能となり、事
実。

そのようにするのである０本実施例においては。

このような追加的なアドレスピンとして使用するピンは
、取り敢えずこれをピンＤ６．Ｄ７．Ｄ８とし、これら
によって直接にまたは前記インバータ回路２２．２３．
２４を介して前述のＮＯＲゲート回路対１０／１１．１
２／１３．１４／１５を構成する個々のＮＯＲゲート回
路の第２の入力を駆動するものとする。

上述のような構成としたオーガナイザブロックの動作に
つき、以下説明する。

いま例えば前記信号Ａが論理ルベルの信号であるとする
と、このとき前記トランスファトランジスタＴ７　、　
ＴＩ２．　ＴｌＢ、　Ｔ２４はいずれもオン状態にある
。この場合、前記インバータ回路２５があるために、前
記トランスファトランジスタＴ２８．　Ｔ２９．　Ｔ３
１．　Ｔ３２はいずれもオフ状態にある。また前記ＮＯ
Ｒゲート回路１０．１１の２入力のうちのそれぞれ一方
に論理ルベルの信号が印加されるため、これらのＮＯＲ
ゲート回路１０．１１の各出力には論理Ｏレベルの信号
が現われ、そのために前記インバータ回路１６．１７の
各出力には論理ルベルの信号が現われることとなり、こ
れにより、前記トランスファトランジスタＴ６．Ｔｌｌ
。

Ｔ１７．Ｔ２２およびトランスファトランジスタＴ８．
Ｔ１３．Ｔ１９．Ｔ２５がそれぞれオン状態となってい
る。

他方、前記信号Ａ、Ｂ、Ｃがいずれも論理θレベルにあ
るときは、各ＮＯＲゲート回路１０〜１５の第１の入力
には論理Ｏレベルの信号が印加されるため、これらのＮ
ＯＲゲート回路の出力値は。

（ＮｏＲゲート回路ｔｉ、　１３．１５については）直
接に、あるいは（ＮＯＲゲート回路１０．１２．１４に
ついては）前記インバータ回路２２．２３．２４を介し
て、前記ピンＤ６．Ｄ７．Ｄ８から当該ＮＯＲゲート回
路ｌＯ〜１５の第２の入力に印加される信号の論理レベ
ルにより定まることとなる。

かくて第２図に示す回路全体が有する動作の態様は、こ
れを下表のように要約することができる。

１１皿車重」　　ポートＢピン編成 ＡＢＣパターン ■　１　１　１　　　　Ｘ８ ■０　１　１　　　　Ｘ４ ■０　０　１　　　　Ｘ２ ■　　ｏ　　　　　ｏ　　　　　ｏ　　　　　　　　　
　ｘｉ有効データ入力／出力　　追加アドレスピ　　　
　　　　ン　　　　　　　　　　　ピ　　　　　　　　
ン■　　　　　ＤＩ−０８ＢＯ−Ｂ１ ０　　　　　Ｄ　１〜　Ｄ４ＢＯ−ＢＩＯ（Φ　　　　
　Ｄｉ、Ｄ２　　　　　　　　　　　　ＢＯ〜　Ｂｌｌ
■　　　　　ＤＩＢＯ−Ｂ１２ 以上の記載から明らかなように、デュアルポートＡ、Ｂ
を有する本発明によるメモリ装置は。

ボー）Ｈに関して４種類の相異る使用パターンが可能な
ようにオーガナイズすることができる。すなわち。

まず第１のパターン、すなわち×８オーガナイゼーシ重
ンパターンを選択した場合は１図示の１０個の標準的ア
ドレスピン（ＢＯ〜Ｂ９）を使用することにより、８ビ
ツトワード（Ｄｌ−０８）がポートＢおよび入力端子Ｅ
ｌないしＥ８を介して当該メモリアレイに印加されるこ
ととなり。

第２のパターン、すなわち×４オーガナイゼーションパ
ターンを選択した場合は９図示の１０個の標準的アドレ
スピン（ＢＯ−８９）に加エテピンＤ６を介して追加ア
ドレスピン８１．０を使用することにより、４ビツトワ
ード（ＤＩ−０４）がポートＢおよび入力端子Ｅ１ない
しＥ４またはＥ５ないしＥ８を介して当該メモリアレイ
に印加されることとなり。

第３のパターン、すなわち×２オーガナイゼーションパ
ターンを選択した場合は９図示の１０個の標準的アドレ
スピン　（ＢＯＮＨ３）に加エテピンＤ６．Ｄ７を介し
て追加アドレスピンＢＩＯ。

Ｂｌｌを使用することにより、２ビツトワード（ＤＩ、
Ｄ２）がポートＢおよび入力端子Ｅ１ないしＥ２．また
はＥ３ないしＥ４．またはＥ５ないしＥ６．またはＥ７
ないしＥ８を介して当該メモリアレイに印加されること
となり。

第４のパターン、すなわち×１オーガナイゼーシ厘ンパ
ターンを選択した場合は９図示の１０個の標準的アドレ
スピン（ＢＯ〜Ｂ９）に加えてピンＤ６．Ｄ７．Ｄ８を
介して追加アドレスピンＢＩＯ，Ｂｌｌ、　Ｂ１２を使
用することにより、１ビツトワード（Ｄｌ）がボー）Ｂ
および入力端子Ｅ１ないしＥ８のいずれかを介して当該
メモリアレイに印加されることとなる。

以上の記載から明らかなように、前記ポートＢを介して
書き込み、あるいは読み出されるワードは、８ビツト、
または４ビツト、または２ビツト、または１ビツトから
なる可変ビット数のワードであり、しかもこのメモリア
レイをアクセスするにあたっては９選択されたアドレス
端子の組合せからなるアドレス端子信号群、すなわち追
加使用するアドレス端子をも含めた端子により、＃メモ
リアレイをアクセスするのである。

さらに、前述のように波形整形ブロック　（二安定回路
、スタチックセル等により構成する）は、適宜の制御信
号のもとでは論Ｉ！！！またはＯ状７ｇをとり、しかる
後さらに信号が印加されるまではその状態を保持するよ
うにした複数の回路部を含むものである。ただし、電源
の供給不良が生じたときに上記論理状態を変化させるよ
うな回路ないし構成要素を用いる場合は、そうした電源
の供給不良に対処するフェールセーフ手段を設けておく
のがよい。

なお２以上の記載から明らかなように９本発明の実施例
におけるメモリアレイのピンの定義は、説明の都合上９
次のようなものとしである。

ス辷ニー１１　　　　　ボー　ト　Ａ　　　　　ノ３Ｌ
−ｊｄ１−−ζ＝−一とで　　　　　ポー　ト　Ｂアド
レス　　ＡＯ〜ＡＩＱ　　　　　　　　　ＢＯ〜ＢＳデ
ータＩ１０　　Ｃ１〜Ｃ４ＤＩ〜Ｄ８編成選択　　　−
Ｏ８− 占込み イネーブル　　讐Ａ　　　　　　　　　　　　ＷＢ読出
し イネーブル　　ＯＡ　　　　　　　　　　　　０Ｂ７１
ｉ源電圧　　　　　　　　ＶＤ［ｌ　　　　　　−接地
電圧　　　　　　　　ＧＮＤ　　　　　　−上の表より
明らかなように、ピンの総数は４０個である。ただし、
上表のようなピン構成は広く用いられている標準的なピ
ン構成であり１本実施例と同様の動作原理は、これをど
のような形式のメモリ装置に対しても、メモリセルの数
や入出力ピン数に係わりなく、適用することが回部であ
り、またデュアルポートメモリの一方のポートのみなら
ず、双方のポートを選択的にオーガナイズ回部とするこ
ともできる。

以上の説明に関連してさらに以下の項を開示する。

（１）カスタムメード方式により一方または双方のポー
トにおけるピンのオーガナイズを可変とし。

電源電圧（ＶＤＤ）接続用ピンおよび接地電圧接続用ピ
ン　（ＧＮＤ）に加えて、それぞれが読出しおよび書込
み動作をイネーブルとする制御信号と結合するための２
個のピンを有する第１および第２のピンと、アドレス信
号を印加するための１組のピンと、ｎ個のデータ入力／
出力（Ｉｌｏ）ピンを有するメモリアレイないしコア（
マトリクス）とをそなえたデュアルポートＲＡＭメモリ
装置において。

オーガナイズされるポートの前記ｎ個のデータ入力／出
力ピンと前記メモリアレイとの間にオーガナイザ回路を
介挿し、他方のポートのｍ個のデータ入力／出力ピンか
ら供給されるｍ個の信号により前記オーガナイザ回路を
駆動し、その際該ｍ個の信号はこれをｍ個の電子的スイ
ッチとｍ個の波形整形ブロック部を介して前記オーガナ
イザ回路に印加するようにすることにより９選択された
入力端子の組を介して可変のびび組が前記メモリアレイ
をアクセスして前記ポートのｍ個以下のデータ入力／出
力ピンをオーガナイズしてち該ポートに関してｍ個の追
加アドレスピンに転換し、しかして前記電子的スイッチ
はこれを別個の信号により駆動するようにしたことを特
徴とするデュアルポートＲＡＭメモリ装置。

（２）　　前記の個数ｎおよびｍの間の関係はｍ＝Ｊ１
ｏｇ２ｎ個を満たすような関係とし、かつ前記ビット組
ないし端子組の組数はこれを２の複数乗とした前記第１
項に記載のデュアルボー）　ＲＡ、　Ｍメモリ装置。

（３）　　前記電子的スイッチはこれをＭＯＳトランジ
スタからなるトランスファトランジスタにより構成した
前記第１項または第２項に記載のデュアルポートＲＡＭ
メモリ装置。

（４）　　前記波形整形ブロック部は単一の波形整形ブ
ロー、り内に含まれるものとし、かつそれらの波形整形
ブロック部はこれを二安定回路（フリップフロップ回路
）、スタチックメモリセルその他。

セット時には安定な２値論理状態をとり、しかる後さら
に駆動信号を受は取るまでは該論理状態を維持するよう
にした手段入力／出力より個々に形成してなる前記第１
項または第２項に記載のデュアルポートＲＡＭメモリ装
置。

（５）　　前記オーガナイザ回路は、オーガナイズされ
るポートのデータ入力／出力ピン数をｎ個としたとき、
該回路はｎ個の入力およびｎ個の出力と１ｍ対の二入力
ＮＯＲゲート回路と、これらのＮＯＲゲート回路に後続
するインバータ回路とを含み、それぞれの対をなすＮＯ
Ｒゲート回路の第１の入力はこれを共通接続として前記
ｍ個の波形整形ブロック部からの出力信号を直接受は取
るようにし、さらに、各対のＮＯＲゲート回路の第２の
入力については、それらの入力のうち第２の入力はこれ
をデータ入力／出力ピンまたはアドレスピンとして選択
的に動作するｍ個の入力ピンに直接接続するとともに、
第１の入力はこれをそれぞれインバータ回路を介して該
入力ピンに接続し。

前記ｍ対のＮＯＲゲート回路のうち第１の対において関
連するインバータ回路を有する第１のＮＯＲゲート回路
により前記ｎ個の入力ピンのうち第１の半数のピンに連
なるラインに介挿された電子的スイッチを駆動し、前記
ｍ対のＮＯＲゲート回路のうち第１の対において関連す
るインバータ回路を有する第２のＮＯＲゲート回路によ
り前記ｎ個の入力ピンのうち第２の半数のピンに連なる
ラインに介挿された電子的スイッチを駆動し。

前記ｍ個の波形整形ブロック部のうち第１の回路部から
の出力信号により前記第１の半数のピンの各々に連なる
ラインと前記第２の半数のピンの各々に連なるラインと
の間に介挿された電子的スイッチをインバータ回路を介
して駆動するとともに、前記ｎ個の入力ピンのうち前記
第２の半数のピンの各々に連なるラインに介挿された電
子的スイッチはこれを直接駆動するようにし、ついで前
記ｍ対のＮＯＲゲート回路の第２の対において関連する
インバータ回路を有する第１のＮ。

Ｒゲート回路により前記ｎ個の入力ピンのうち第１の４
分の１数のピンに連なるラインに介挿された電子的スイ
ッチを駆動し、前記ｍ対のＮＯＲゲート回路の第２の対
において関連するインバータ回路を有する第２のＮＯＲ
ゲート回路により前記ｎ個の入力ピンのうち第２の４分
の１数のピンに連なるラインに介挿された電子的スイッ
チを駆動し、前記ｍ個の波形整形ブロック部のうち第２
の回路部からの出力信号により前記第１の４分の１数の
ピンの各々に連なるラインと前記第２の４分の１数のピ
ンの各々に連なるラインとの間に介挿された電子的スイ
ッチをインバータ回路を介して駆動するとともに、前記
ｎ個の入力ピンのうち前記第２の４分の１数のピンの各
々に連なるラインに介挿された電子的スイッチはこれを
直接駆動するようにし、ついで 前記ｍ対のＮＯＲゲート回路の第３の対において関連す
るインバータ回路を有する第１のＮ。

Ｒゲート回路により前記ｎ個の入力ピンのうち第１の８
分の１数のピンに連なるラインに介挿された電子的スイ
ッチを駆動し、前記ｍ対のＮＯＲゲート回路の第３の対
において１５１１ｉ！ｌするインバータ回路を有する第
２のＮＯＲゲート回路により前記ｎ個の入力ピンのうち
第２の８分の１数のピンに連なるラインに介挿された電
子的スイッチを駆動し、前記ｍ個の波形整形ブロック部
のうち第３の回路部からの出力信号により前記第１の８
分の１数のピンの各々に連なるラインと前記第２の８分
の１数のピンの各々に連なるラインとの間に介挿された
電子的スイッチをインバータ回路を介して駆動するとと
もに、前記ｎ個の入力ピンのうち前記第２の８分の１数
のピンの各々に連なるラインに介挿された電子的スイッ
チはこれを直接駆動するようにする等々とした前記第１
項または第２項に記載のデュアルボー）ＲＡＭメモリ装
置。

（６）　　前記電子的スイッチはこれをＭＯＳ）ランジ
スタからなるトランスファトランジスタにより構成した
前記第５項に記載のデュアルポートＲＡＭメモリ装置。

（７）　　ｍ付図面中、第１図および第２図を参照し−
Ｃ記載しかつ該図面中に示したような実質的構成とし、
カスタムメード方式によりピンのオーガナイズを可変と
した前記各項のいずれかに記載のデュアルポートＲＡＭ
メモリ装置。

以上本発明の実施例につき各種記載してきたが９本発明
によるメモリ装置は、記載の実施例に対して適宜追加な
いし変更を行なって実施してもよいことはいうまでもな
い。

【図面の簡単な説明】

第１図は本発明によりピンのオーガナイゼーションをプ
ログラマブルとしたデュアルポートＲＡＭメモリ装置を
示すブロック図、第２図は第１図に示すメモリ装置にお
けるオーガナイザブロックの回路構成を示す回路図であ
る。 ＶＤＤ　　、　、　、　、　、電源電圧。 ＧＮＤ　、　、　、　、　、接地電圧。 １１１Ａ、　ｗＢ、　、　、　、　ｌｌ込り信％。 ＯＡ、　ＯＢ、　、　、　、読出し信号。 Ａ、、、、、、第１のポート。 Ｂ、、、、、、第２のポート。 ０１〜Ｃ４，、、、ポートＡの入出力ピン。 ＡＯＮＡＩＯ，、、ポートＡのアドレスピン。 ０１〜Ｄ８．、、、ポートＢの入出力ピン。 ＢＯ−８９，、、、ポートＢのアドレスピン。 Ｔ１〜↑３２　　、　、　、　）ランスファトランジス
タ。 Ｅ１〜Ｅ８．、、、メモリアレイの出力端子。 ｌθ〜１５．、、、ＮＯＲゲート回路。 １８〜２４．、、、インバータ回路。 出願人　　　テキサスインスツルメンツインコーポレイ
テッド 昭和６３年６月２９日 特許庁長官　小　川　邦　夫　殿 ｌ　事件の表示 昭和６３年　特許願　第４４０９３号 事件との関係　特許出願人 住　所　アメリカ合衆国テキサス州、ダラス　ノースセ
ントラル　エクスプレスウェイ　１３５００４代理人〒
ｉｓ。 住　所　東京都渋谷区道玄坂１丁目２０番２号５　補正
命令の日付　　昭和６３年５月１１日（昭和６３年５月
３１日発送）

Claims (1)

【特許請求の範囲】
1. 　カスタムメード方式により一方または双方のポートに
   おけるピンのオーガナイズ（編成）を可変とし、電源電
   圧（ＶＤＤ）接続用ピンおよび接地電圧接続用ピン（Ｇ
   ＮＤ）に加えて、それぞれが読出しおよび書込み動作を
   イネーブルとする制御信号と結合するための２個のピン
   を有する第１および第２のピンと、アドレス信号を印加
   するための１組のピンと、ｎ個のデータ入力／出力（Ｉ
   ／Ｏ）ピンを有するメモリアレイないしコア（マトリク
   ス）とをそなえたデュアルポートＲＡＭメモリ装置にお
   いて、オーガナイズされるポートの前記ｎ個のデータ入
   力／出力ピンと前記メモリアレイとの間にオーガナイザ
   回路を介挿し、他方のポートのｍ個のデータ入力／出力
   ピンから供給されるｍ個の信号により前記オーガナイザ
   回路を駆動し、その際該ｍ個の信号はこれをｍ個の電子
   的スイッチとｍ個の波形整形回路部を介して前記オーガ
   ナイザ回路に印加することにより、選択された入力端子
   の組を介して可変のビット組が前記メモリアレイをアク
   セスして、前記ポートのｍ個以下のデータ入力／出力ピ
   ンをオーガナイズして当該ポートに関してｍ個の追加ア
   ドレスピンに転換し、しかして前記電子的スイッチはこ
   れを別個の信号により駆動するようにしたことを特徴と
   するデュアルポートＲＡＭメモリ装置。