JPH11232874A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来の３ポートＲＡＭにおいては、複数のポ
ートに対して読出しが連続して行なわれる場合には先の
読出しによるビット線の電位が充分に回復して次の読出
しが可能な状態になるにもかかわらず書込みサイクルに
設定されたサイクル時間に従って次の読出しサイクルが
実行されるため無駄な時間が生じていた。 【解決手段】 ｎ個（ｎは正の整数）の入出力ポートを
有するＲＡＭにおいて、１つの外部サイクルに対応して
ＲＡＭの内部サイクルをｎサイクルとするとともに、ｎ
サイクルのうち１つを書込みサイクルに必要な時間（ｔ
ｃｗ）に設定し、残りの（ｎ−１）のサイクルを読出し
サイクルに必要な時間（ｔｃｒ）に設定して、書込みサ
イクルを（ｎ−１）個の読出しサイクルの後に持って来
て、読出しポートを前の方のサイクルに順次割り当て書
込みポートを後の方サイクルに割り当てるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶技術さ
らには複数の入出力ポートを備えた高速ＲＡＭ（ランダ
ム・アクセス・メモリ）に適用して有効な技術に関し、
特に複数のポートに同時に読出しと書込みが入った場合
のメモリ内の制御方式に利用して有効な技術に関する。

【０００２】

【従来の技術】従来、マイクロプロセッサのキャッシュ
メモリとして、１つのメモリアレイに対して３個の入出
力ポートを備え外部サイクルタイムの３倍の速度で内部
動作することにより外部からはあたかも３個のＲＡＭが
存在するかのように見えるように構成されたスタティッ
ク型の３ポートＲＡＭが提案されている（ISSCC94,A200
MHx Internal/66MHz external 64kB Embedded Virtual
Three port Cashe RAM）。この３ポートＲＡＭにおいて
は、外部から３つのポートに対して同時に読出しと書込
みを並行して行なうことができるようにされている。

【０００３】

【発明が解決しようとする課題】周知のように、スタテ
ィックＲＡＭは選択されたメモリセルがビット線に接続
されたときの当該ビット線対の電位差を増幅して読出し
を行なう一方、書込みはビット線対を書込みデータに応
じてメモリセルを反転させるのに充分な比較的高い電位
にチャージアップして行なうようにされているため、書
込みサイクルは読出しサイクルよりも長い時間に設定さ
れる。仮に、書込みサイクルを短くして書込みサイクル
後に読出しサイクルを実行すると、ビット線レベルがプ
リチャージレベルまで充分に回復する前に読出しが開始
されるため、データの誤読出しが行なわれるおそれがあ
るためである。

【０００４】前述の３ポートＲＡＭにおいては、外部サ
イクルに対して内部サイクルを単純に３分割するととも
に、外部から３つのポートのいずれに対しても読出しと
書込みを行なうことができるようにするため、各内部サ
イクルは書込みサイクルに必要な時間に設定されてい
た。逆に言うと、外部のサイクル時間は、ＲＡＭのアク
セス時間に規定されるため、上記書込みサイクルに必要
な時間に設定された内部サイクル時間の３倍に設定する
必要があった。

【０００５】本発明者は、前述の３ポートＲＡＭについ
て詳細に検討した結果、この３ポートＲＡＭにおいて
は、図２（Ａ）に示すように、複数のポートに対して読
出しが連続して行なわれる場合には先の読出しによるビ
ット線の電位が充分に回復して次の読出しが可能な状態
になるにもかかわらず、書込みサイクルに必要な時間に
設定されたサイクル時間ｔｃｗに従って次の読出しサイ
クルが実行されるため、無駄な時間ｔlossが生じている
ことを見いだした。

【０００６】この発明の目的は、複数の入出力ポートを
備えたＲＡＭのサイクル時間を短縮し、これによってこ
のＲＡＭを使用したデータ処理システムを高速化できる
ようにした半導体記憶技術を提供することにある。

【０００７】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【０００９】すなわち、例えばｎ個（ｎは正の整数）の
入出力ポートを有するＲＡＭにおいて、１つの外部サイ
クルに対応してＲＡＭの内部サイクルをｎサイクルとす
るとともに、ｎサイクルのうち１つを書込みサイクルに
必要な時間に設定し、残りの（ｎ−１）のサイクルを読
出しサイクルに必要な時間に設定して、書込みサイクル
を（ｎ−１）個の読出しサイクルの後に持って来て、読
出しに係るポートを前のサイクルに順次割り当て書込み
に係るポートを後の方のサイクルに割り当てるようにし
たものである。

【００１０】上記した手段によれば、外部サイクルに対
応したｎサイクルのうち（ｎ−１）のサイクルが読出し
サイクルに必要な時間に設定されているためＲＡＭの内
部サイクルをすべて書込みサイクルに必要な時間に設定
した場合に比べて外部サイクルを短くすることができ、
これによってこのＲＡＭを使用したシステムを高速化す
ることができるとともに、書込みサイクルに比べて短い
読出しサイクルで書込み動作を実行して次の長い書込み
サイクルで読出し動作が実行されることがないので、書
込み後のビット線電位が充分に回復する前に読出し動作
が開始されるのを確実に回避してデータの誤読出しを防
止しつつサイクルタイムの短縮を図ることができる。

【００１１】上記ポートの上記書込みサイクルまたは読
出しサイクルへの割り当ては、当該ポートに外部より供
給される読出し／書込みを指示する信号に基づいて行わ
れるように構成する。これによって、上記ポートの切換
えを行なう制御信号を内部で自動的に形成することがで
き、外部からそのような制御信号を与える必要がなく、
システム設計が容易になるとともに当該メモリを制御す
るマイクロプロセッサ等のマスタ装置の負担を軽減する
ことができる。

【００１２】さらに、外部から供給される基準となるク
ロック信号を受けて上記読出しサイクルに対応したタイ
ミングで変化する第１の内部クロック信号および上記書
込みサイクルに対応したタイミングで変化する第２の内
部クロック信号を形成するタイミング発生回路を設け、
これらの内部クロック信号に基づいてメモリ部への制御
信号が形成されるように構成する。これによって、上記
読出しサイクルおよび書込みサイクルに従った制御信号
の形成が容易に行なえるようになる。

【００１３】さらに、上記のように構成されたメモリ
（半導体記憶装置）を例えばマイクロプロセッサのキャ
ッシュメモリとして使用したデータ処理システムを構成
することにより、サイクルタイムが短く高速動作可能な
システムを実現することができる。

【００１４】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は本発明をマイクロプロセ
ッサのキャッシュメモリとして好適な２ポートＲＡＭに
適用した場合の一実施例を示すブロックである。

【００１５】図１において、１０は汎用のスタティック
ＲＡＭとほぼ同様な構成を有するＳＲＡＭ部で、このＳ
ＲＡＭ部１０は、各々がフリップフロップ型ラッチ回路
と一対の選択用スイッチ素子とからなる複数のメモリセ
ルがマトリックス状に配置されたメモリアレイ１１、Ｘ
アドレス信号をデコードして上記メモリアレイ１１内の
対応するワード線を選択するＸデコーダ回路１２、Ｙア
ドレス信号をデコードして上記メモリアレイ１１内の対
応するビット線対を選択するＹデコーダ回路１３、上記
Ｘデコーダ回路１２にＸアドレス信号を供給するＸアド
レスバッファ１４、上記Ｙデコーダ回路１３にＹアドレ
ス信号を供給するＹアドレスバッファ１５、上記ビット
線に読み出された信号を増幅したり、書込みデータに従
ってビット線対に電位差を与えるセンスアンプ＆Ｉ／Ｏ
バス１６、センスアンプに書込みデータ信号を供給する
データ入力バッファ１７、センスアンプにより増幅され
たリード信号を出力する出力バッファ１８、上記デコー
ダやバッファ回路等に対する制御信号を生成するメモリ
制御回路１９等から構成されている。

【００１６】この実施例の２ポートＲＡＭでは、２つの
ポート２０Ａ，２０Ｂと上記ＳＲＡＭ部１０との間にセ
レクタ回路２１Ａ，２１Ｂが設けられているとともに、
上記ポート２０Ａ，２０Ｂから入力される各ポートの読
出しまたは書込みを示すリード／ライト信号ＲＷに基づ
いて上記セレクタ回路２１Ａ，２１Ｂを制御して上記ポ
ート２０Ａまたは２０Ｂのいずれか一方をＳＲＡＭ部１
０に接続させる切換え制御信号ＣＰを形成するポート切
換え制御回路２２が設けられている。上記セレクタ２１
Ａ，２１Ｂのうち２１Ａはアドレス信号のセレクタでポ
ート２０Ａまたは２０Ｂからのアドレスの一方をアドレ
スバッファ１４，１５に供給する。セレクタ２１Ｂはデ
ータ信号用であり、ポート２０Ａまたは２０Ｂに入力さ
れたデータの一方をデータ入力バッファ１７に供給する
とともに、出力バッファ１８からの読出しデータをポー
ト２０Ａまたは２０Ｂのいずれかに供給する双方向性の
選択接続機能を備えている。

【００１７】また、この実施例の２ポートＲＡＭには、
外部から供給されるシステムクロック信号ＣＬＫに基づ
いて内部動作に必要なクロックφ１，φ２を形成して上
記メモリ制御回路１９に供給するクロック生成回路２３
が設けられている。

【００１８】これとともに、本実施例の２ポートＲＡＭ
では、上記メモリ制御回路１９が外部のシステムクロッ
クＣＬＫの１サイクルＴ０を、第１サイクルｔｃ１と第
２サイクルｔｃ２（ｔｃ１＜ｔｃ２）の２つの内部サイ
クルに分けて各サイクルｔｃ１，ｔｃ２内にそれぞれ読
出しまたは書込み動作を実行させるようにＳＲＡＭ部１
０に対して制御信号を出力する。上記第１サイクルｔｃ
１はＳＲＡＭ部１０においてデータの読出しを行なった
後にビット線が次の読出しに支障のない充分な電位まで
回復するのに必要とされる時間ｔｃｒに設定され、上記
第２サイクルｔｃ２はＳＲＡＭ部１０においてデータの
書込みを行なった後にビット線が次の読出しに支障のな
い充分な電位まで回復するのに必要とされる時間ｔｃｗ
に設定されている。

【００１９】この実施例では、上記クロック生成回路２
３からメモリ制御回路１９に供給される上記内部クロッ
クφ１は上記サイクルｔｃ１に対応したタイミングを有
し、上記内部クロックφ２は上記サイクルｔｃ２に対応
したタイミングを有するように形成される。

【００２０】次の表１には、上記ポート切換え制御回路
２２による２つのポートの第１サイクルｔｃ１と第２サ
イクルｔｃ２への割り当ての仕方の一例を示す。

【００２１】

【表１】 表１に示されているように、この実施例の２ポートＲＡ
Ｍにおいては、ポートＡ（図１の２０Ａ）が読出し“Ｒ
ｅａｄ”を、またポートＢ（２０Ｂ）が書込み“Ｗｒｉ
ｔｅ”を指示しているときは、第１サイクルｔｃ１を読
出しのポートＡに、また第２サイクルｔｃ２を書込みの
ポートＢに割り当ててリードライト動作を実行する。ま
た、逆にポートＢ（２０Ｂ）が読出し“Ｒｅａｄ”を、
またポートＡ（２０Ａ）が書込み“Ｗｒｉｔｅ”を指示
しているときは、第１サイクルｔｃ１を読出しのポート
Ｂに、また第２サイクルｔｃ２を書込みのポートＡに割
り当ててリードライト動作を実行するように構成されて
いる。さらに、ポートＡ（２０Ａ）とポートＢ（２０
Ｂ）が共に書込み“Ｗｒｉｔｅ”を指示しているときお
よび２つのポートが共に読出し“Ｒｅａｄ”を指示して
いるときは、第１サイクルｔｃ１をポートＡに、また第
２サイクルｔｃ２をポートＢに割り当ててライト動作を
実行するように構成されている。

【００２２】図２（Ａ）にポートＡまたはＢのいずれか
一方が読出しで他方が書込みの場合の従来方式を適用し
た２ポートＲＡＭのビット線の電位変化の様子が、また
図２（Ｂ）に本実施例の２ポートＲＡＭにおいてポート
ＡまたはＢのいずれか一方が読出しで他方が書込みの場
合のビット線の電位変化の様子が示されている。本実施
例に従うと、Ａ，Ｂのいずれのポートが書込みの場合に
も必ず短い方の第１サイクルに読出しポートが割り当て
られ、長い方の第２サイクルに書込みポートが割り当て
られるため、図２（Ａ）と（Ｂ）とを比較すると明らか
なように、図２（Ａ）では読出しの第１サイクルｔｃ１
でビット線のレベルが回復してから次の書込みが始まる
までに無駄な時間ｔlossが生じているのに対し、図２
（Ｂ）ではそのような無駄な時間がない。従って、本実
施例の方が従来方式に比べてｔloss時間だけ外部サイク
ルＴ０を短縮することができることが分かる。

【００２３】図２（Ｃ）は、本実施例の２ポートＲＡＭ
において２つのポートが共に書込みである場合のビット
線の電位変化の様子を示す。この場合、時間の短い第１
サイクルにも書込みが割り当てられるため、書込みサイ
クルが連続して実行され、第１サイクルの書込みによる
ビット線電位の変化が完全に回復する前に次の書込みサ
イクルが開始されることとなる。しかし、書込みの際に
は読出し時のしきい値レベルＶｒｔよりもずっと低い電
位Ｖｗｔ以上にビット線が回復すれば次の書込みデータ
によるビット線の正しいチャージが行なえるので、図２
（Ｃ）のように書込みが連続する場合にも誤ったデータ
の書込み動作が行なわれることがなく、何ら支障がな
い。

【００２４】本実施例の２ポートＲＡＭにおいて２つの
ポートが共に読出しである場合のビット線の電位変化の
様子は図示しないが、図２（Ｂ）の第２サイクルＴｃ２
が図２（Ａ）の第１サイクルと同様となり、この場合に
は、第２サイクルで無駄な時間ｔlossが生じることとな
るが、第１サイクルの方では無駄な時間をなくすことが
できるため、図２（Ａ）に示す従来方式よりは外部サイ
クルＴ０を短くすることができる。

【００２５】図３には、第１サイクルｔｃ１が第２サイ
クルｔｃ２よりも短く設定された２ポートＲＡＭにおい
て、書込みを第１サイクルｔｃ１に、また読出しを第２
サイクルｔｃ２に割り当てたと仮定した場合のビット線
の電位の変化の様子を示す。同図に示すように、書込み
を第１サイクルに割り当てると第２サイクルの読出しの
際にビット線対の電位が共に読出ししきい値レベルＶｒ
ｔの近傍に来るため、正確なデータの判定が困難となる
ことが分かる。しかしながら、上記実施例の２ポートＲ
ＡＭにおいては図３に示すような動作は禁止されている
ため、不正確なデータ読出しを回避しつつ外部サイクル
時間の短縮化が図られる。

【００２６】なお、表１においては、ポートＡ（２０
Ａ）とポートＢ（２０Ｂ）が共に書込み“Ｗｒｉｔｅ”
を指示しているときおよび２つのポートが共に読出し
“Ｒｅａｄ”を指示しているときは、第１サイクルｔｃ
１をポートＡに、また第２サイクルｔｃ２をポートＢに
割り当てて実行することを示しているが、ポートＡとＢ
が共に書込みまたは読出しを指示しているときはポート
Ｂを第１サイクルｔｃ１に、またはポートＡを第２サイ
クルｔｃ２に割り当てるようにしても良い。つまり、２
つのポートが共に読出しまたは書込みのときはいずれの
ポートを第１サイクルに割り当ててもよい。

【００２７】以上、本発明を２ポートＲＡＭに適用した
場合について説明したが、本発明は３ポート以上のＲＡ
Ｍに適用することも可能である。

【００２８】図４には、本発明を適用した３ポートＲＡ
Ｍの概略構成図を示す。この実施例においては、外部の
システムクロックＣＬＫの１サイクルをｔｃ１，ｔｃ
２，Ｔ３の３つのサイクルに分割し、第１と第２のサイ
クルを読出しサイクルに必要な時間ｔｃｒに設定し、第
３サイクルｔｃ３を書込みサイクルに必要な時間ｔｃｗ
に設定している。すなわち、ｔｃ１＝ｔｃ２＜ｔｃ３の
関係にある。表２に、上記のように設定された内部サイ
クルｔｃ１，ｔｃ２，ｔｃ３に対する３つのポートＡ，
Ｂ，Ｃの割り当ての仕方の一例を示す。表２から明らか
なように、読出しのポートと書込みのポートが存在する
場合には、読出しのポートを前の方のサイクルに割り当
て書込みのポートを後の方のサイクルに割り当てている
ことが分かる。２ポートの場合と同様、３つのポートが
共に読出しまたは書込みのときはいずれのポートをどの
サイクルに割り当ててもよい。

【００２９】

【表２】 図５（Ａ）には３ポートＲＡＭにおいて、書込みポート
が２つある場合に上記表２に従った割り当てを行なった
場合のタイミングが、また図５（Ｂ）には書込みポート
が２つある場合に上記表２に従った割り当てを行なった
場合のタイミングがそれぞれ示されている。図５より、
表２のような割り当てを行なうことにより、２ポートの
ＲＡＭと同様に、データの誤読出しを回避しつつ３つの
サイクルをすべて書込みサイクルに必要な時間に設定す
る場合に比べてサイクル時間を２ｔlossだけ短くできる
ことが分かる。

【００３０】なお、図５（Ｂ）において第２サイクルと
第３サイクルに書込みが連続する動作は、前記第１の実
施例の２ポートＲＡＭにおいて２つのポートが共に書込
みである場合のビット線の電位変化の様子を示す図２
（Ｃ）と同様であり、この場合にも、第２サイクルの書
込みによるビット線の電位変化が完全に回復する前に次
の書込みサイクルが開始されることとなるが、書込みの
際には読出し時より低い所定のレベルまでビット線が回
復すれば次の書込みデータによるビット線の正しいチャ
ージが行なえるので、誤まったデータの書込み動作が行
なわれることがない。

【００３１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記実施例においては、２ポートＲＡＭと３ポートＲＡＭ
に適用した例について説明したが、本発明は４ポート以
上のｎポートＲＡＭにも適用することができる。その場
合にも、外部サイクルをｎ個に分割し、最後のサイクル
を書込みに必要とされる時間ｔｃｗに設定するとともに
残りのサイクルを読出しに必要とされる時間ｔｃｒに設
定し、読出しポートを前の方のサイクルに順次割り当
て、書込みポートを後の方のサイクルに割り当てるよう
にすれば良い。

【００３２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるキャッ
シュメモリに好適なマルチポートのＳＲＡＭに適用した
場合について説明したが、この発明はそれに限定される
ものでなく、マルチポートのＤＲＡＭにも利用すること
ができる。

【００３３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００３４】すなわち、この発明の目的は、複数の入出
力ポートを備えたＲＡＭのサイクル時間を短縮し、これ
を使用したデータ処理システムを高速化することができ
る。

【図面の簡単な説明】

【図１】本発明を適用した２ポートＲＡＭの一実施例を
示すブロック図である。

【図２】従来方式および実施例の２ポートＲＡＭの各サ
イクルにおけるビット線電位の変化の様子を示す波形図
である。

【図３】第１サイクルを第２サイクルよりも短く設定し
た２ポートＲＡＭにおいて第１サイクルで書込みを行な
い第２サイクルで読出しを行なったと仮定した場合のビ
ット線電位の変化の様子を示す波形図である。

【図４】本発明を適用した３ポートＲＡＭの実施例を示
すブロック図である。

【図５】実施例の３ポートＲＡＭの各サイクルにおける
ビット線電位の変化の様子を示す波形図である。

【符号の説明】

１０ ＳＲＡＭ部 １１ メモリアレイ １２ Ｘデコーダ回路 １３ Ｙデコーダ回路 １４ Ｘアドレスバッファ １５ Ｙアドレスバッファ １６ センスアンプ＆Ｉ／Ｏバス １７ データ入力バッファ １８ データ出力バッファ １９ メモリ制御回路 ２０Ａ，２０Ｂ ポート ２１Ａ，２１Ｂ セレクタ回路 ２２ ポート切換え制御回路 ２３ タイミング発生回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 メモリアレイおよびアドレス信号をデコ
   ードして前記メモリアレイ内の対応するメモリセルを選
   択するための信号を形成するデコーダ回路と、選択され
   たメモリセルから読み出された信号を増幅する読出し回
   路とを備えたメモリ部と、ｎ個（ｎは正の整数）の入出
   力ポートと、これらの入出力ポートの中からいずれか一
   つを上記メモリ部に接続するためのポート切換え手段と
   を有する半導体記憶装置において、外部サイクルに対応
   して内部サイクルをｎサイクルとするとともに、ｎサイ
   クルのうち１つを書込みサイクルに必要な時間に設定
   し、残りの（ｎ−１）のサイクルを読出しサイクルに必
   要な時間に設定して、書込みサイクルを（ｎ−１）個の
   読出しサイクルの後に配し、読出しポートを前のサイク
   ルに順次割り当て書込みポートを後のサイクルに割り当
   てるようにしたことを特徴とする半導体記憶装置。
2. 【請求項２】 上記書込みサイクルまたは読出しサイク
   ルへの上記ポートの割り当ては、当該ポートに外部より
   供給される読出し／書込みを指示する信号に基づいて行
   われるように構成されていることを特徴とする請求項１
   に記載の半導体記憶装置。
3. 【請求項３】 外部から供給される基準となるクロック
   信号を受けて上記読出しサイクルに対応したタイミング
   で変化する第１の内部クロック信号および上記書込みサ
   イクルに対応したタイミングで変化する第２の内部クロ
   ック信号を形成するタイミング発生回路を備え、これら
   の内部クロック信号に基づいて上記メモリ部への制御信
   号が形成されるように構成されていることを特徴とする
   請求項１または２に記載の半導体記憶装置。
4. 【請求項４】 請求項１〜３に記載の半導体記憶装置を
   キャッシュメモリとして備えてなることを特徴とするデ
   ータ処理システム。