KR100843208B1 - 반도체 칩 패키지 및 그 테스트 방법 - Google Patents

반도체 칩 패키지 및 그 테스트 방법 Download PDF

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Abstract

본 발명은 플래시 메모리부에 대하여 자동적으로 그리고 독립적인 내부 사이클링 테스트를 개시시킨 후에, 다른 메모리부의 테스트를 수행할 수 있는 반도체 칩 패키지, 그 테스트 방법 및 그 테스트 시스템에 관한 것이다. 본 발명의 실시예에 따른 반도체 칩 패키지는 제 1 플래시 메모리부; 적어도 하나 이상의 제 2 메모리부; 및 제 1 플래시 메모리부에 대하여 소정 회수의 일괄 프로그래밍 및 일괄 소거 동작을 반복적으로 수행하는 내부 사이클링 테스트부를 포함한다.
병렬 처리, 내부 사이클링 테스트, 셀프 사이클링 테스트, 멀티 칩

Description

반도체 칩 패키지 및 그 테스트 방법{Semiconductor chip package and method of testing the same}
도 1은 플래시 메모리 칩을 포함하는 멀티칩 패키지의 구성을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 멀티칩 패키지에 대한 종래의 번인 테스트 공정을 나타내는 순서도이다.
도 3는 본 발명의 일 실시예에 따른 플래시 메모리부를 포함하는 반도체 칩 패키지의 구성을 나타내는 블록도이다.
도 4는 도 3에 도시된 제 1 플래시 메모리부의 테스트 동작을 나타내는 순서도이다.
* 도면의 주요부분에 대한 부호의 설명 *
101, 102,..., 10n: 메모리부 201, 202,..., 20n: 셀 매트릭스
301, 302,..., 30n: 어드레스 버퍼 401, 402,..., 40n: 행 디코더
501, 502,..., 50n: 열 디코더 601, 602,..., 603: 센스 앰프
700: 공통 입출력 회로 810: 명령 디코더
820: 카운터 830: 상태 회로
840: 내부 사이클링 테스트부 1000: 반도체 칩 패키지
본 발명은 반도체 칩 패키지, 그 테스트 방법 및 그 테스트 시스템에 관한 것으로서, 더욱 상세하게는, 복수의 플래시 메모리부 또는 플래시 메모리부와 함께 이종 메모리부를 포함하는 반도체 칩 패키지, 그 테스트 방법 및 그 테스트 시스템에 관한 것이다.
최근 전자 공학 기술과 반도체 집적 기술의 발전에 의해, 전자 제품의 소형화와 함께 다기능화가 촉진되고 있다. 그 대표적 예로서, 셀룰러 폰과 같은 휴대용 전화 단말기는 고유한 이동 통신 기능뿐만 아니라 멀티미디어 재생 기능을 구비할 것을 필수적으로 요구하고 있다. 전자 제품의 소형화와 다기능화는, 예를 들면, 복수의 관련 기능을 하나의 칩에 집적하는 시스템온칩(system on chip; SOC) 및 복수의 반도체 칩을 단일 칩에 패키징하는 멀티칩 패키지(multi chip package; MCP)와 같은 기술에 의해 구현된다. 특히, 상기 전자 제품에 대용량 데이터 저장 기능이 요구되는 경우, 상기 시스템온칩과 멀티칩 패키지 내에 플래시 메모리부가 탑재되는 경우가 있다.
일반적으로, 반도체 제조 공정에 의하여 완성된 플래시 메모리, 다이나믹 랜덤 액세스 메모리(DRAM) 및 스태틱 랜덤 액세스 메모리(SRAM) 등의 메모리 소자를 포함하는 반도체 칩 패키지는 전기적 특성 및 신뢰성을 검증하기 위하여 다양한 품질 테스트 공정, 예를 들면, 번인 테스트(burn-in test), 습도 테스트 및 하스트(high accelerated stress test)를 겪는다. 이와 같은 품질 테스트 공정은 출하 후 비교적 조기에 불량이 발생할 수 있는 제품을 배제하기 위하여, 통상의 경우보다 더욱 혹독한 조건에서 상기 반도체 칩 패키지 테스트를 행한다. 예를 들면, 고온에서 잠재된 결함의 발생이 가속될 수 있는 점을 이용하는 번인 테스트에서는, 정상 동작 환경보다 고온인 약 125 ℃에서 반도체 칩 패키지를 동작시켜 차후에 불량이 발생할 수 있는 장치를 미리 검출할 수 있게 된다.
도 1은 플래시 메모리 칩을 포함하는 멀티칩 패키지(10)의 구성을 개략적으로 나타내는 블록도이다. 도 2는 도 1의 멀티칩 패키지(10)에 대한 종래의 번인 테스트 공정을 나타내는 순서도이다.
도 1을 참조하면, 멀티칩 패키지(10) 내에는 플래시 메모리칩인 제 1 메모리 칩(11)과 다른 제 2 메모리칩들(12, 13,...1n)이 탑재된다. 제 2 메모리칩(12, 13,...1n)은 제 1 메모리 칩(11)과 동일한 플래시 메모리 칩이거나 이종의 메모리 칩인 다이나믹 랜덤 액세스 메모리(DRAM) 또는 스태틱 랜덤 액세스 메모리 칩(SRAM)일 수 있다. 일반적으로, 각 메모리 칩(11, 12, 13,..., 1n)은 외부로부터 어드레스 신호, 명령 신호, 데이터 신호 및 칩 선택 신호를 각각 입력(데이터 신호의 경우 출력도 수행)하기 위한 어드레스 핀들(AD0, AD1, ..., ADi), 명령 핀(CMD), 데이터 핀(DQ0, DQ1, DQ2, ..., DQj) 및 칩 선택 핀들(CH1, CH2,..., CHn)을 구비한다. 이와 함께, 전원 핀(Vdd), 접지 핀(Vss), 클럭 핀(CLK) 및 레디 핀(RDY) 등을 구비할 수 있다.
멀티칩 패키지(10)는 명령 핀(CMD)을 통하여 입력된 명령 신호를 실행하기 위한 명령 디코더(40)를 포함한다. 이들 메모리 칩들(11, 12,..., 1n)은 어드레스 핀들(AD0, AD1, ..., ADi)에 전기적으로 연결된 어드레스 버스(20)에 의하여 어드레스 핀들(AD0, AD1, ..., ADi)을 공유할 수 있다. 또한, 메모리 칩들(11, 12,..., 1n)은 공통 입출력 회로(30)에 의해, 데이터 핀들(DQ0, DQ1, DQ2, ..., DQj)도 공유할 수 있다. 이와 같이, 어드레스 핀들(AD0, AD1, ..., ADi) 및 데이터 핀들(DQ0, DQ1, DQ2, ..., DQj)과 같은 리소스들을 공유하는 종래의 멀티칩 패키지에서는, 번인 테스트와 같은 품질 테스트 공정이 내부의 메모리 칩들에 대하여 순차적으로 이루어진다.
도 2를 참조하면, 종래의 번인 테스트 공정은 제 1 메모리 칩에 대한 번인 테스트가 개시되고 종결되면(S1), 이후 제 2 메모리 칩에 대한 번인 테스트가 개시되고 종료된다(S2). 마찬가지로, 제 n-1 메모리 칩에 대한 번인 테스트가 개시되고 종료된 후에(Sn-1), 최종적으로 제 n 메모리 칩에 대한 번인 테스트가 수행된다(Sn). 이와 같이 순차적으로 이루어지는 종래의 번인 테스트 공정은 멀티칩 패키지에 탑재되는 메모리 칩의 개수가 증가하고, 각 메모리 칩의 기억 용량이 증가함에 따라 테스트 비용을 증가시키고, 제품 출하 시기을 지연시키는 주된 요인이 되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 복수의 플래시 메모리 또는 플래시 메모리와 함께 이종 메모리를 포함하는 반도체 칩 패키지에 대한 테스트의 비용과 시간을 감소시킬 수 있는 반도체 칩 패키지를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 복수의 플래시 메모리 또는 플래시 메모리와 함께 이종의 메모리를 포함하는 반도체 칩 패키지에 대한 테스트의 비용과 시간을 감소시킬 수 있는 반도체 칩 패키지의 테스트 방법을 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 복수의 플래시 메모리 또는 플래시 메모리와 함께 이종의 메모리를 포함하는 반도체 칩 패키지에 대한 테스트의 비용과 시간을 감소시킬 수 있는 반도체 칩 패키지의 테스트 시스템을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 칩 패키지는, 제 1 플래시 메모리부; 적어도 하나 이상의 제 2 메모리부; 및 상기 제 1 플래시 메모리부에 대하여 소정 회수의 일괄 프로그래밍 및 일괄 소거 동작을 반복적으로 수행하는 내부 사이클링 테스트부를 포함한다. 본 발명의 일부 실시예들에 있어서, 상기 내부 사이클링 테스트부는 테스트 시스템으로부터 입력된 내부 사이클링 테스트 명령 신호와 요구 사이클링 회수를 입력받는 커맨드 디코더 및 상기 일괄 프로그래밍 및 일괄 소거 동작의 수행 회수를 기록하기 위한 카운터를 포함할 수 있다.
상기 카운터의 값은 상기 일괄 프로그래밍 및 일괄 소거 동작이 수행될 때마다, 순차대로 증가될 수 있다. 본 발명의 일부 실시예들은 상기 카운터의 값이 상기 요구 사이클링 회수를 지시하는 경우, 상기 내부 사이클링 테스트가 종료되었음을 나타내는 상태 값을 출력하는 상태 회로를 더 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 칩 패키지에 의하면, 상기 제 1 플래시 메모리부에 대하여 일단 내부 사이클링 테스트가 개시된 이후에는, 테스트 시스템이 상기 제 1 플래시 메모리부에 대하여 별도의 액세스를 하지 않더라도, 상기 내부 사이클링 테스트부에 의해 내부 사이클링 테스트가 자동적으로 그리고 독립적으로 지속될 수 있게 된다. 이에 의해, 테스트 시스템은 제 1 플래시 메모리부에 할당된 리소스를 회수하여 상기 리소스를 제 2 메모리부에 할당할 수 있게 됨으로써, 제 1 플래시 메모리부와 제 2 메모리부에 대한 테스트가 병렬적으로 수행되며, 이로 인하여 반도체 칩 패키지의 테스트의 비용과 시간을 감소시킬 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 칩 패키지의 테스트 방법은, 제 1 플래시 메모리부; 및 적어도 하나 이상의 제 2 메모리부를 포함하는 반도체 칩 패키지의 테스트 방법으로서, 상기 제 1 플래시 메모리부에 대한 소정 회수의 일괄 프로그래밍 및 일괄 소거 동작을 반복적으로 수행하는 내부 사이클링 테스트를 개시하고, 상기 내부 사이클링 테스트의 종료 전에 상기 제 2 메모리부에 대한 테스트를 개시한다. 본 발명의 일부 실시예들에 있어서, 상기 제 2 메모리부에 대한 테스트는 상기 내부 사이클링 테스트가 개시된 후에, 즉시 수행된다.
본 발명의 일부 실시예들에 있어서, 상기 내부 사이클링 테스트를 개시하는 단계는 사이클링 테스트 명령 신호 및 요구 사이클링 회수를 입력함으로써 실행될 수 있다. 상기 내부 사이클링 테스트가 개시된 후, 상기 일괄 프로그래밍 및 일괄 소거 동작이 수행될 때마다 상기 반도체 칩 패키지의 내부에 배치된 카운터의 값을 순차대로 증가시켜가면서, 상기 요구 사이클링 회수만큼 상기 일괄 프로그래밍 및 일괄 소거 동작이 반복될 수 있다.
상기 제 2 메모리부에 대한 테스트가 종료된 이후에, 상기 제 1 플래시 메모리부에 액세스하여 상기 내부 사이클링 테스트의 결과를 검출하는 단계를 더 수행할 수 있다. 또한, 상기 제 2 메모리부가 동종의 플래시 메모리부인 경우, 상기 내부 사이클링 테스트가 종료된 순서에 따라 순차대로 상기 제 1 플래시 메모리부 및 상기 제 2 메모리부에 액세스하여 상기 내부 사이클링 테스트의 결과를 검출할 수 있다. 상술한 상기 제 1 플래시 메모리부에 대한 상기 내부 사이클링 테스트 및 상기 제 2 메모리부에 대한 테스트는 번인 테스트, 습도 테스트 또는 하스트 테스트 중 하나 이상을 위하여 수행될 수 있다.
본 발명의 실시예들에 따른 반도체 칩 패키지의 테스트 방법에 의하면, 상기 제 1 플래시 메모리부에 대하여 내부 사이클링 테스트가 일단 개시된 이후에는, 테스트 시스템이 상기 제 1 플래시 메모리부에 대하여 별도의 액세스를 하지 않더라도, 내부 사이클링 테스트가 자동적으로 그리고 독립적으로 지속될 수 있게 된다. 이에 의해, 테스트 시스템은 제 1 플래시 메모리부에 할당된 리소스를 회수하여 상기 리소스를 제 2 메모리부에 할당할 수 있게 됨으로써, 제 1 플래시 메모리부와 제 2 메모리부에 대한 테스트가 병렬적으로 수행되며, 이로 인하여 테스트에 소요되는 시간과 비용이 감소될 수 있다.
또한, 상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 칩 패키지의 테스트 시스템은, 제 1 플래시 메모리부; 및 적어도 하나 이상의 제 2 메모리부와 다른 메모리부를 포함하는 반도체 칩 패키지의 테스트 시스템으로서, 상기 제 1 플래시 메모리부에 대한 소정 회수의 일괄 프로그래밍 및 일괄 소거 동작을 반복적으로 수행하는 내부 사이클링 테스트를 개시시킨 후에, 상기 내부 사이클링 테스트의 종료 전에 상기 제 2 메모리부에 대한 테스트를 개시한다. 본 발명의 일부 실시예들에서는, 상기 테스트 시스템이 상기 내부 사이클링 테스트를 개시시킨 후에, 상기 제 2 메모리부에 대한 테스트를 즉시 개시할 수 있다.
본 발명의 일부 실시예에 있어서, 상기 내부 사이클링 테스트는 상기 반도체 칩 패키지에 사이클링 테스트 명령 신호 및 요구 사이클링 회수를 제공함으로써 개시될 수 있다. 상기 테스트 시스템은 상기 제 2 메모리부에 대한 테스트가 종료된 이후에, 상기 제 1 플래시 메모리부에 액세스하여 상기 내부 사이클링 테스트의 결과를 검출할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 이하의 설명에서, 용어 ″및/또는″은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품 또는 부분을 다른 부재, 부품 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품 또는 부분을 지칭할 수 있다.
도 3는 본 발명의 일 실시예에 따른 플래시 메모리부를 포함하는 반도체 칩 패키지(1000)의 구성을 나타내는 블록도이다. 도 4는 도 3에 도시된 제 1 플래시 메모리부(101)의 테스트 동작을 나타내는 순서도이다.
도 3 및 도 4를 참조하면, 반도체 칩 패키지(1000)는 제 1 플래시 메모리부(101)와 적어도 하나 이상의 제 2 메모리부들(102,..., 10n)을 포함한다. 본 발명의 실시예들에 있어서, 제 2 메모리부(102,..., 10n)는 제 1 플래시 메모리부(101)와 동종인 플래시 메모리 및/또는 이종 메모리인, 예를 들면, 다이나믹 랜덤 액세스 메모리(DRAM), 스태틱 랜덤 액세스 매모리(SRAM), 마스크롬(Mask Rom) 및 상변화 랜덤 액세스 메모리(PRAM) 중 어느 하나 또는 이들의 조합으로 이루어질 수 있다. 제 1 플래시 메모리부(101)와 제 2 메모리부들(102,..., 10n)은 당해 분야에 잘 알려진 바와 같이, 반도체 칩 패키지(1000)의 내부에 배치된 선택 회로(750)에 의하여 독립적으로 액세스될 수 있다. 선택적으로는, 제 1 플래시 메모리부(101) 및 제 2 메모리부(102,..., 10n)를 각각 활성화할 수 있는 상기 메모리부들((101, 102,..., 10n)에 각각 대응하는 복수의 활성화 핀(CH))을 배치할 수도 있으며, 이 경우 선택 회로(750)를 생략할 수도 있다.
각 메모리부(101, 102,..., 10n)는, 당해 분야에 잘 알려진 바와 같이, 셀 매트릭스(201, 202,..., 20n), 어드레스 버퍼(301, 302, ..., 30n), 행 디코더(401, 402, ..., 40n), 열 디코더(501, 502,..., 50n) 및 센스 앰프(601, 602,..., 60n)로 이루어질 수 있다. 제 1 플래시 메모리부(101)의 경우 열 선택 회로(550)를 더 포함할 수도 있다.
반도체 칩 패키지(1000)는 외부로부터 어드레스 신호, 명령 신호 및 데이터 신호를 각각 입력(데이터 신호의 경우 출력도 수행)받기 위한 어드레스 핀들(AD0, AD1, ..., ADi), 명령 핀(CMD) 및 데이터 핀(DQ0, DQ1, DQ2, ..., DQj)을 구비할 수 있다. 각 메모리부(101, 102,..., 10n)는 어드레스 핀들(AD0, AD1, ..., ADi)에 전기적으로 연결된 어드레스 버스(600)에 의하여 어드레스 핀들(AD0, AD1, ..., ADi)을 공유할 수 있다. 또한, 이들 메모리부(101, 102,..., 10n)는 공통 입출력 회로(700)에 의해, 데이터 핀들(DQ0, DQ1, DQ2, ..., DQj)도 공유할 수 있다. 또한, 각 메모리부(101, 102,..., 10n)는 어드레스 핀들(AD0, AD1, ..., ADi), 명령 핀(CMD) 및 데이터 핀(DQ0, DQ1, DQ2, ..., DQj) 이외에도 전원 핀(Vdd), 접지 핀(Vss), 클럭 핀(CLK) 및 레디 핀(RDY)과 같은 리소스를 공유할 수도 있다.
테스트 시스템(미도시)은 어드레스 핀들(AD0, AD1, ..., ADi), 명령 핀(CMD) 및 데이터 핀(DQ0, DQ1, DQ2, ..., DQj), 전원 핀(Vdd), 접지 핀(Vss), 클럭 핀(CLK) 및 레디 핀(RDY) 중 적어도 하나 이상에 연결되어, 반도체 칩 패키지(1000)를 테스트한다. 테스트 시스템은 번인 테스트, 습도 테스트 또는 하스트 테스트를 수행하기 위하여 당해 분야에 잘 알려진 바와 같이, 예를 들면, 가열기 또는 가습기와 같은 적합한 환경 수단을 포함할 수 있다.
반도체 칩 패키지(1000)는 제 1 플래시 메모리부(101)에 대하여 연속하여 수행되는 일괄 프로그래밍 동작 및 일괄 소거 동작을 소정의 회수만큼 반복하는 테스트 모드(이하, ″내부 사이클링 테스트″라고 함)를 수행하기 위하여 내부 사이클링 테스트부(840)를 포함할 수 있다. 예를 들면, 상기 일괄 프로그래밍 동작 및 일괄 소거 동작은 1 개의 워드선에 의해 선택되는 페이지 단위로 또는 블록 단위로 수행될 수 있다. 이와 같은, 내부 사이클링 테스트를 수행하기 위한 내부 사이클링 테스트부(840)는 명령 디코더(810) 및 카운터(820)에 의하여 구현될 수 있다. 도 3에서는 카운터(820)와 상태 회로(830)가 제 1 플래시 메모리부(101)에 배치되어 있으나, 제 1 플래시 메모리부(101)와 분리되어 배치될 수도 있다.
명령 디코더(810)는 상기 테스트 시스템으로부터 상기 내부 사이클링 테스트를 지시하는 사이클링 테스트 명령 신호 및 상기 내부 사이클링 테스트의 수행 회수를 지시하는 요구 사이클링 회수를 입력받는다. 명령 디코더(810)로 사이클링 테스트 명령 신호 및 요구 사이클링 회수가 입력되면, 도 4에 도시된 바와 같이, 제 1 플래시 메모리부(101)에 대한 내부 사이클링 테스트가 개시된다(S100). 내부 사이클링 테스트가 개시되면(S100), 내부 사이클링 테스트부(840)는 상기 일괄 프로그래밍 및 일괄 소거 동작을 반복한다(S110). 카운터(820)는 상기 일괄 프로그래밍 동작 및 일괄 소거 동작이 반복될 때마다, 예를 들면 최초 0 값으로부터 순차대로 값을 증가시켜 상기 일괄 프로그래밍 동작 및 일괄 소거 동작의 수행 회수를 기록한다.
카운터(820)의 값이 증가하여 상기 요구 사이클링 회수를 지시하는 경우, 내부 사이클링 테스트는 종료된다(S120). 내부 사이클링 테스트부(840)는 상기 내부 사이클링 테스트가 종료되었음을 나타내는 상태 값을 출력하는 상태 회로(830)를 더 포함할 수 있으며, 상태 값은 상태 회로(830)에 연결된 적합한 외부 핀, 예를 들면, 레디 핀(RDY)을 통하여 출력될 수 있다. 테스트 시스템은, 예를 들면, 레디 핀(RDY)을 통하여 상기 상태 값을 검출함으로써 상기 내부 사이클링 테스트가 종료되었음을 확인하고, 예를 들면, 제 1 플래시 메모리부(101)의 셀 매트릭스(201)를 어드레싱하여 각 셀들의 프로그래밍 또는 소거 상태를 검사함으로써 반도체 칩 패키지(1000)의 테스트 결과를 검출한다(S300).
일단, 제 1 플래시 메모리부(101)에 대하여 내부 사이클링 테스트가 개시되면(S100), 테스트 시스템이 제 1 플래시 메모리부(101)에 대하여 별도의 액세스를 하지 않더라도 내부 사이클링 테스트부(840)에 의해 자동적으로 그리고 독립적으로 내부 사이클링 테스트가 지속될 수 있다. 이에 의해, 테스트 시스템은 제 1 플래시 메모리부(101)에 할당된 리소스를 회수하여, 상기 회수된 리소스를 제 2 메모리부(102,..., 10n)에 할당할 수 있게 된다.
따라서, 제 1 플래시 메모리부(101)에 대한 내부 사이클링 테스트가 개시되고(S100), 상기 내부 사이클링 테스트가 종료되기(S120) 이전에, 바람직하게는 상기 내부 사이클링 테스트가 개시된 후(S100), 즉시 상기 제 2 메모리부에 대한 테스트가 개시될 수 있다(S200). 제 2 메모리부(102,..., 10n)에 대한 테스트는 제 2 메모리부(102,..., 10n)의 종류에 따라, 당해 분야에 잘 알려진 방법에 의해 수 행될 수 있다.
예를 들면, 제 2 메모리부(102,..., 10n)가 플래시 메모리가 아닌 다이나믹 랜덤 액세스 메모리인 경우, 제 2 메모리부(102,..., 10n)를 활성화시킨 후, 회수된 리소스인 어드레스 핀들(AD0, AD1, ..., ADi), 명령 핀(CMD) 및 데이터 핀(DQ0, DQ1, DQ2, ..., DQj), 전원 핀(Vdd), 접지 핀(Vss), 클럭 핀(CLK) 및 레디 핀(RDY)을 제 2 메모리부(102,..., 10n)에 할당하여, 제 2 메모리 부(102,..., 10n)의 셀 매트릭스(202,..., 20n)에 액세스한다. 그 결과, 제 1 플래시 메모리부(101)에서 일괄 프로그래밍 및 일괄 소거 동작이 반복되는 동안(S110)에 제 2 메모리부(102,..., 10n)에 대하여 기록(write) 및 독출(read)과 같은 동작으로 이루어지는 번인 테스트를 수행할 수 있다.
이후, 제 2 메모리부(102,..., 10n)에 대한 테스트가 종료되면(S250), 리소스를 다시 회수하여, 제 1 플래시 메모리부(101)의 셀 매트릭스(201)를 어드레싱하여 내부 사이클링 테스트 결과를 검출할 수 있다(S300). 이미 상술한 바와 같이, 테스트 시스템은 상태 회로(830)의 상태 값을 검출하여 제 1 플래시 메모리부(101)의 내부 사이클링 테스트의 종료 여부를 판정할 수 있으며, 상기 내부 사이클링 테스트가 종료된 것으로 판정된 경우 제 1 플래시 메모리부(101)의 셀 매트릭스(201)에 액세스한다.
제 2 메모리부(102,..., 10n)가 제 1 플래시 메모리부(101)와 동일한 플래시 메모리인 경우, 제 1 플래시 메모리부(101)에서 수행된 내부 사이클링 테스트와 동일한 테스트가 제 2 메모리부(102,..., 10n)에 대하여 수행될 수 있다. 이 경우, 제 1 플래시 메모리부(101)에 대한 내부 사이클링 테스트와 제 2 메모리부(102,..., 10n)에 대한 내부 사이클링 테스트가 병렬적으로 진행되어, 테스트에 소요되는 시간은 플래시 메모리부의 수와 무관하게 되며, 내부 사이클링 테스트에 가장 긴 시간이 소요되는 플래시 메모리부에 의해 결정될 수 있다. 이미 상술한 바와 같이, 제 2 메모리부(102,..., 10n)도 상태 회로를 포함할 수 있다. 이로 인하여, 테스트 시스템은 제 1 플래시 메모리부(101) 및 제 2 메모리부(102,..., 10n)의 상태 값들을 검출하여 내부 사이클링 테스트가 종료된 것으로 판정된 순서에 따라, 메모리부(101, 102,..., 10n)에 순차대로 액세스하여 내부 사이클링 테스트의 결과를 검출할 수 있다.
본 발명의 실시예들에 있어서, 제 1 플래시 메모리부(101)와 제 2 메모리부들(102,..., 10n)은 시스템온칩 또는 혼합 메모리칩과 같이 동일 반도체 칩 상에 배치될 수도 있으며, 멀티칩과 같이 서로 다른 반도체 칩 상에 배치될 수 있음은 자명하다. 또한, 본 발명의 실시예들에 있어서, 제 1 플래시 메모리부와 제 2 메모리부들에 의해 버스 또는 외부 핀들과 같은 리소스의 공유 정도가 커질수록 본원 발명의 효과가 더욱 현저해짐은 당업자에게 있어서 자명하다.
또한, 본 발명의 실시예에 따르면, 예를 들면 제 1 플래시 메모리부에 내부 사이클링 테스트 명령 신호를 해독할 수 있는 명령 디코더와 반복되는 일괄 프로그래밍 및 일괄 소거 동작의 실행 회수를 기록할 수 있는 카운터가 배치된 경우, 기존 테스트 시스템의 구조 변경 없이도, 구동 프로그램을 변경하는 것만으로 복수의 메모리부에 대한 테스트 공정을 병렬 처리할 수 있음은 자명하다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 반도체 칩 패키지는 제 1 플래시 메모리부에 대한 내부 사이클링 테스트가 개시되면, 테스트 시스템이 제 1 플래시 메모리부에 대하여 별도의 액세스를 하지 않더라도 내부 사이클링 테스트부에 의하여 자동적으로 그리고 독립적으로 내부 사이클링 테스트가 지속됨으로써, 제 2 메모리부에 대한 테스트를 즉시 개시할 수 있으므로 반도체 칩 패키지의 테스트의 비용과 시간을 감소시킬 수 있다.
본 발명의 반도체 칩 패키지의 테스트 방법은 제 1 플래시 메모리부에 대한 내부 사이클링 테스트가 개시 후 상기 내부 사이클링 테스트의 종료 전에 제 2 메모리부에 대한 테스트를 개시함으로써, 반도체 칩 패키지의 테스트의 비용과 시간을 감소시킬 수 있다.
본 발명의 반도체 칩 패키지의 테스트 시스템은, 제 1 플래시 메모리부에 대한 내부 사이클링 테스트를 개시 시킨 후, 상기 내부 사이클링 테스트의 종료 전에 제 2 메모리부에 대한 테스트를 개시함으로써, 반도체 칩 패키지의 테스트의 비용과 시간을 감소시킬 수 있다.

Claims (26)

  1. 제 1 플래시 메모리부;
    적어도 하나 이상의 제 2 메모리부; 및
    상기 제 1 플래시 메모리부에 대하여 소정 회수의 일괄 프로그래밍 및 일괄 소거 동작을 포함하는 내부 사이클링 테스트를 수행하는 내부 사이클링 테스트부를 포함하며,
    상기 내부 사이클링 테스트 동안 상기 제 2 메모리부에 대한 테스트가 수행되는 반도체 칩 패키지.
  2. 제 1 항에 있어서,
    상기 내부 사이클링 테스트부는 테스트 시스템으로부터 입력된 내부 사이클링 테스트 명령 신호와 요구 사이클링 회수를 입력받는 명령 디코더; 및
    상기 일괄 프로그래밍 및 일괄 소거 동작의 수행 회수를 기록하기 위한 카운터를 포함하는 반도체 칩 패키지.
  3. 제 2 항에 있어서,
    상기 카운터는 상기 일괄 프로그래밍 및 일괄 소거 동작이 수행될 때마다 순차대로 증가되는 값을 기록하는 반도체 칩 패키지.
  4. 제 3 항에 있어서,
    상기 카운터의 값이 상기 요구 사이클링 회수를 지시하는 경우, 상기 내부 사이클링 테스트가 종료되었음을 나타내는 상태 값을 출력하는 상태 회로를 더 포함하는 반도체 칩 패키지.
  5. 제 1 항에 있어서,
    상기 제 2 메모리부는 상기 제 1 플래시 메모리부와 동종인 플래시 메모리부 및 상기 제 1 플래시 메모리부와 다른 이종 메모리부 중 하나 이상을 포함하는 반도체 칩 패키지.
  6. 제 5 항에 있어서,
    상기 이종 메모리부는 다이나믹 랜덤 액세스 메모리, 스태틱 랜덤 액세스 메모리, 마스크롬 및 상변화 랜덤 액세스 메모리 중 어느 하나 또는 이들의 조합인 반도체 칩 패키지.
  7. 제 1 항에 있어서,
    상기 제 1 플래시 메모리부 및 상기 제 2 메모리부는 테스트 시스템으로부터 입력된 선택 신호에 의해 상기 제 1 플래시 메모리부 및 상기 제 2 메모리부를 활성화시키기 위한 선택 회로를 더 포함하는 반도체 칩 패키지.
  8. 제 1 항에 있어서,
    상기 제 1 플래시 메모리부와 상기 제 2 메모리부는 상기 반도체 칩 패키지의 어드레스 핀, 명령 핀 및 데이터 핀, 전원 핀(Vdd), 접지 핀(Vss), 클럭 핀(CLK) 및 레디 핀(RDY) 중 적어도 하나를 공유하는 반도체 칩 패키지.
  9. 제 1 항에 있어서,
    상기 제 1 플래시 메모리부 또는 상기 제 2 메모리부는 동일 반도체 칩 상에, 또는 서로 다른 반도체 칩 상에 배치된 것인 반도체 칩 패키지.
  10. 제 1 플래시 메모리부; 및 적어도 하나 이상의 제 2 메모리부를 포함하는 반도체 칩 패키지의 테스트 방법으로서,
    상기 제 1 플래시 메모리부에 대한 소정 회수의 일괄 프로그래밍 및 일괄 소거 동작을 반복적으로 수행하는 내부 사이클링 테스트를 개시하는 단계;
    상기 내부 사이클링 테스트의 종료 전에 상기 제 2 메모리부에 대한 테스트를 개시하는 단계를 포함하는 반도체 칩 패키지의 테스트 방법.
  11. 제 10 항에 있어서,
    상기 내부 사이클링 테스트를 개시하는 단계 이후에, 상기 제 2 메모리부에 대한 테스트를 개시하는 단계가 즉시 수행되는 반도체 칩 패키지의 테스트 방법.
  12. 제 10 항에 있어서,
    상기 내부 사이클링 테스트를 개시하는 단계는 사이클링 테스트 명령 신호 및 요구 사이클링 회수를 입력함으로써 실행되는 반도체 칩 패키지의 테스트 방법.
  13. 제 10 항에 있어서,
    상기 내부 사이클링 테스트는 상기 일괄 프로그래밍 및 일괄 소거 동작이 수행될 때마다 상기 반도체 칩 패키지의 내부에 배치된 카운터의 값을 순차대로 증가시켜가면서, 상기 요구 사이클링 회수만큼 상기 일괄 프로그래밍 및 일괄 소거 동작을 반복하는 것인 반도체 칩 패키지의 테스트 방법.
  14. 제 10 항에 있어서,
    상기 제 2 메모리부에 대한 테스트가 종료된 이후에, 상기 제 1 플래시 메모리부에 액세스하여 상기 내부 사이클링 테스트의 결과를 검출하는 단계를 더 포함하는 반도체 칩 패키지의 테스트 방법.
  15. 제 14 항에 있어서,
    상기 제 2 메모리부가 동종의 플래시 메모리부인 경우, 상기 내부 사이클링 테스트가 종료된 순서에 따라 순차대로 상기 제 1 플래시 메모리부 및 상기 제 2 메모리부에 액세스하여 상기 내부 사이클링 테스트의 결과를 검출하는 반도체 칩 패키지의 테스트 방법.
  16. 제 10 항에 있어서,
    상기 제 1 플래시 메모리부에 대한 상기 내부 사이클링 테스트 및 상기 제 2 메모리부에 대한 테스트는 번인 테스트, 습도 테스트 또는 하스트 테스트 중 하나 이상을 위하여 수행되는 반도체 칩 패키지의 테스트 방법.
  17. 제 10 항에 있어서,
    상기 제 1 플래시 메모리부 또는 상기 제 2 메모리부는 동일 반도체 칩 상에 또는 서로 다른 반도체 칩 상에 배치된 것인 반도체 칩 패키지의 테스트 방법.
  18. 제 10 항에 있어서,
    상기 제 2 메모리부는 상기 제 1 플래시 메모리부와 동종인 플래시 메모리부 및/또는 상기 제 1 플래시 메모리부와 다른 이종 메모리부인 반도체 칩 패키지의 테스트 방법.
  19. 제 18 항에 있어서,
    상기 이종 메모리부는 다이나믹 랜덤 엑세스 메모리, 스태틱 랜덤 액세스 메모리, 마스크롬 및 상변화 랜덤 엑세스 메모리 중 어느 하나 또는 이들의 조합인 반도체 칩 패키지의 테스트 방법.
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