JP2002245776A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリアレーをＤＲＡＭで構成してもリフレ
シュを意識せずに使用でき、大容量で使い勝手のよいマ
ルチポートメモリを低コストで実現する。 【解決手段】 メモリアレー12と、それぞれ第１のコマ
ンドを受信するＮ組（Ｎは２以上の整数）の外部ポート
30,40と、内部で独自に第２のコマンドを発生する内部
コマンド発生回路50とを備える半導体記憶装置であっ
て、各組の外部ポートから入力される第１のコマンドの
最小入力サイクル時間は、最小入力サイクル時間のｍ
（ｍ≧２）倍の時間の間に、当該半導体記憶装置が少な
くともｎ回の内部動作を実施することが可能で、 ｍ×
Ｎ ＜ ｎ ＜ ｍ×（Ｎ＋１）の条件を満たすように設定
されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、１チップのマルチ
ポート半導体記憶装置（以下、メモリと称する。）に関
し、特にＤＲＡＭメモリアレーを用いたマルチポートメ
モリに関する。

【０００２】

【従来の技術】マルチポートメモリはいくつかの種類が
あるが、ここでは複数のポートを持ちそれぞれのポート
から共通のメモリアレーに対し独立にアクセスできるも
のを言う。例えば，２ポートのマルチポートメモリは、
ＡポートとＢポートを備え、Ａポートに接続したＣＰＵ
−ＡとＢポートに接続したＣＰＵ−Ｂから共通のメモリ
アレーに独立に読み書きできるものである。

【０００３】このようなマルチポートメモリとしては、
メモリアレーとしてＳＲＡＭを使用し、ワード線及びビ
ット線対をそれぞれ２重に設け、各メモリセルを２組の
ワード線及びビット線対にそれぞれ接続したものが知ら
れている。しかし、このマルチポートメモリは、ワード
線及びビット線対をそれぞれ２重に設ける必要があり、
集積度が低いという問題がある。

【０００４】そこで、マルチプロセッサ構成のコンピュ
ータなどで使用される共有メモリと同様の機構を使用す
ることが考えられる。共有メモリは、共通のメモリに対
して、複数のポートを設けたもので、メモリとしてＳＲ
ＡＭを使用し、複数のポートをディスクリートＩＣを使
用して構成するのが一般的である。共有メモリでは複数
のポートから同時にアクセスが行われた場合、メモリア
レーが共通であるため、複数のポートからの動作処理を
同時に実行できないという問題が生じる。このような問
題を防止するためのもっとも簡単な対策は、あるポート
からアクセスが行われている時には、他のポートにはビ
ジー信号を出力してアクセスが行われないようにするこ
とであるが、これでは使用方法が制限されるという問題
がある。そこで、共有メモリでは、アービタと呼ばれる
裁定回路を設け、複数のポートから受信したアクセス要
求の優先順位を決定し、メモリアレーの制御回路が順位
に従ってそれらを順次実施するようにしている。例えば
各ポートへの入力が早いものから順に優先的に実施す
る。例えば各ポートへの入力が早いものから順に優先的
に実施する。しかし、他のポートのコマンドを処理して
いる間には新たなコマンドを処理できないことは同じで
あり、そのような場合にはビジー信号を出す必要があ
り、メモリにアクセスする側にビジー信号に対する処理
機構を設けなければならないという問題がある。

【０００５】メモリアレーは複数のポートからランダム
にアクセスされることになるため、ＤＲＡＭで一般的に
行われる同一のロウアドレスに対して連続したコラムア
ドレスを連続してアクセスするコラムアクセス動作は行
われない。すなわち、１回のアクセスに対しセルを選択
し読み出しまたは書き込みを実施しリセットする。この
ため、共有メモリを構成する場合、従来はメモリアレー
として一般的にＳＲＡＭが用いられてきた。これは、Ｓ
ＲＡＭはランダムアクセスが高速であり、またリフレッ
シュが不要なため使い易いからである。また、１チップ
のマルチポートメモリは、上記のようなワード線及びビ
ット線対をそれぞれ２重に設ける構成のもので、通常の
ＳＲＡＭと同様のメモリアレーを使用した１チップのマ
ルチポートメモリは実用化されていなかった。

【０００６】

【発明が解決しようとする課題】いずれにしろ、従来の
マルチポートメモリ及び共有メモリではＳＲＡＭが使用
され、リフレッシュが必要なＤＲＡＭは使用されていな
かった。システムが高性能化するにつれ扱うデータ量も
増大し、マルチポートメモリも大容量が必要とされてき
ている。そのため、ＳＲＡＭに比べて高集積度のＤＲＡ
Ｍアレーをマルチポートメモリに採用し、低コストで記
憶容量の大きなマルチポートメモリを実現する考えが出
てきた。しかし、ここで問題になるのがメモリセルのリ
フレッシュである。

【０００７】通常のＤＲＡＭにおいては書き込み／読み
出し命令の合間に定期的に外部からリフレッシュ命令を
与える必要があり、そのためＤＲＡＭを搭載するシステ
ムのコントローラデバイスはリフレッシュ管理用のタイ
マーや制御回路を備えている。しかし、ＳＲＡＭを使用
したこれまでのマルチポートメモリを搭載するシステム
にはこのような回路は備えられていない。メモリアレー
をＤＲＡＭで構成する場合でも、そのようなシステムで
従来のマルチポートメモリと同じように使用できること
が要求される。すなわち、メモリアレーをＤＲＡＭで構
成したマルチポートメモリは、リフレッシュについてメ
モリデバイス自身で何かの対策をとる必要がある。

【０００８】また、上記のように、アービタがビジー信
号を出力すると、使い勝手がよくないという問題があ
る。本発明は、メモリアレーをＤＲＡＭコアで構成して
もリフレシュを意識せずに使用でき、大容量で使い勝手
のよいマルチポートメモリが低コストで実現することを
目的とする。

【０００９】

【課題を解決するための手段】上記問題点を解決するた
め、本発明のマルチポート半導体記憶装置は、各組の外
部ポートから入力される第１のコマンドの最小入力サイ
クル時間が、最小入力サイクル時間のｍ（ｍ≧２）倍の
時間の間に、当該半導体記憶装置が少なくともｎ回の内
部動作を実施することが可能で、ｍ×Ｎ ＜ ｎ ＜ ｍ×
（Ｎ＋１）の条件を満たすように設定することを特徴と
する。

【００１０】この条件は、言い換えれば、Ｎ個の各ポー
トの最小外部コマンドサイクルを［Ｎ回の内部動作サイ
クルが可能な時間＋1回の内部動作サイクルより短い時
間α］をとすることであり、例えば、Ｎ＝２の場合に
は、各ポートの最小外部コマンドサイクルを［２回の内
部動作サイクルが可能な時間＋α］をとする。ここでα
は、“α＜1回の内部動作サイクル”である。

【００１１】本発明では、上記のアービタがビジー信号
を出力すると使い勝手がよくないという問題は、“２回
の内部動作サイクルが可能な時間”で対処し、リフレシ
ュの問題は、“＋α”で対処する。図１は、本発明の原
理を説明する図であり、２ポートで読み出し動作を行う
場合を示している。

【００１２】ＡポートとＢポートの２つの外部ポートに
入力されるコマンドは、２．２回の内部動作サイクルが
可能な時間を最小サイクルとして入力される。すなわ
ち、内部動作サイクル×２．２回＝最小外部コマンドサ
イクルとなっており、外部コマンドサイクルは、２．２
回の内部動作サイクルが可能な時間以上に設定される。
ＡポートとＢポートには、それぞれクロックＣＬＫＡと
ＣＬＫＢが入力され、コマンド、アドレス及びデータの
外部と外部ポートとの間の入出力は、それぞれのクロッ
クに同期して行われる。図示していないが、アドレスは
コマンドと同時に入力される。図示のように、Ａポート
とＢポートから最小外部コマンドサイクルで読み出しコ
マンドが入力されると、裁定回路が先に入力された方を
優先してコア動作を行うように制御する。

【００１３】ＤＲＡＭコアは、外部コマンドサイクルの
間にメモリアレーから２つの読み出し動作を行い、読み
出したデータをＡポートとＢポートに出力する。Ａポー
トとＢポートは、それぞれ読み出しデータを保持し、読
み出しコマンドの入力から６クロック目のクロックに同
期して読み出しデータを出力する。すなわち、この場合
のデータレイテンシは６である。

【００１４】内部にはリフレッシュタイマーが内蔵さ
れ、リフレッシュコマンドを内部で自動的に発生する。
リフレッシュが発生していない時にはデバイス内部は通
常動作で動作し、外部コマンドサイクルの間に、内部で
はコマンド−Ａとコマンド−Ｂの２つの処理が実行され
る。このとき、上記のように外部コマンドサイクルの間
に２．２回の内部動作が可能であるから、ＤＲＡＭコア
は２回の内部動作を実施して更に余裕の時間（ｔα）を
持っている。

【００１５】内部でリフレッシュコマンドが発生すると
デバイス内部は高速動作で動作する。高速動作とは余裕
の時間（ｔα）を持たないで動作することである。リフ
レッシュコマンドが発生したらデバイスはリフレッシュ
を実行する。その間にもＡポートとＢポートからコマン
ドが入力されるため、処理すべきコマンドがたまってし
まう。デバイスはｔαを無くして高速動作で順次コマン
ド実施していく。その間にもＡポートとＢポートからコ
マンドが入力されるが、リフレシュコマンドは外部コマ
ンドサイクルより十分に長い周期で発生されるので、次
のリフレシュコマンドが発生されるまでの間処理するコ
マンドはコマンド−Ａとコマンド−Ｂの２つであり、内
部でコマンドを処理するスピードの方が速いため、最終
的にはたまっているコマンドは無くなる。すなわち言い
方を変えれば、内部動作が外部コマンド入力に追いつ
く。そうしたら、デバイス内部は再び通常動作となる。
なお、余裕の時間αは、外部ポート数や内部動作のサイ
クル，リフレシュ間隔などを考慮して、適宜決定する。

【００１６】また、Ｒｅａｄコマンド（ＲＤ）に対する
データ出力の遅延時間（データレイテンシ）について
は、直前に他ポートのコマンドおよび内部のリフレッシ
ュコマンドが発生した場合が最悪になるため、内部動作
サイクルの約３サイクル分（２ポートの場合）が必要で
ある。ただし、外部コマンドサイクルは内部動作サイク
ルの２サイクル強で動作可能なのでデータ転送レートは
高い。

【００１７】以上のように、本発明によれば、リフレッ
シュを外部から完全に隠しつつ、外部コマンドサイクル
は内部動作サイクルの２サイクル強（２ポートの場合）
の高速に設定することが可能である。そして、外部から
はリフレッシュ制御を行なう必要がなく、また内部でリ
フレッシュを実施しても、外部からはそれが完全に隠さ
れており、また外部から見えるデバイスの動作にまった
く影響を与えない。従って、それぞれの外部ポートから
は、他のポートを意識せずにメモリにアクセスすること
が可能である。

【００１８】すなわち、本発明によれば、ＤＲＡＭメモ
リセルを用いるが、ＳＲＡＭを使用した場合と同様に外
部からはリフレッシュを意識する必要がなく、大容量で
データ転送レートの高いマルチポートメモリを実現する
ことができる。図１の例では、１回の読み出しコマンド
に対して、読み出しデータの出力は外部クロックに同期
して１回行われる。すなわち、バースト長は１である。
そのため、読み出しデータの出力が１クロックサイクル
で終了すると、外部コマンドサイクルの残りの間（この
場合は３クロックサイクルの間）、外部ポートはデータ
の出力を行わないことになり、データの転送効率が悪い
という問題がある。この問題は、バースト長を大きくす
ることにより解決できる。

【００１９】図２は、本発明の原理を説明する図であ
り、バースト長が４の場合の例である。この例でも、２
つの外部ポートの外部コマンドサイクルは、２．２回の
内部動作サイクルが可能な時間に設定される。更に、１
外部コマンドサイクルは４クロックサイクルであり、１
外部コマンドサイクルの間に、外部ポートからクロック
に同期してデータが４回、データレイテンシ６で出力さ
れる。従って、１外部コマンドサイクルのクロック数に
応じてバースト長を設定すれば、２つのポートでギャッ
プレス読み出しが可能となり、データ転送レートを大幅
にアップすることができる。なお、この場合、内部では
メモリアレーに対してバースト長分のデータが１回の動
作で入出力できることが必要である。例えば、外部ポー
トのデータ入出力端子が４個で、バースト長が４であれ
ば、メモリアレーに対して１６ビットのデータが１回の
動作で入出力できるようにする。

【００２０】なお、ＡポートとＢポートは同期して動作
する必要はなく、それぞれの外部コマンドサイクルは、
［Ｎ回の内部動作サイクルが可能な時間＋1回の内部動
作サイクルより短い時間α］を最小サイクルとする条件
を満たせば、独立して任意に設定できる。図３と図４
は、ポート数が２，３及びＮの場合の、最小外部コマン
ドサイクルと内部動作サイクルの関係を示す図である。
図示のように、ポート数が２の場合には、最小外部コマ
ンドサイクルは［２回の内部動作が可能な時間＋α］で
あり、ポート数が３の場合には、最小外部コマンドサイ
クルは［３回の内部動作が可能な時間＋α］であり、ポ
ート数がＮの場合には、最小外部コマンドサイクルは
［Ｎ＋１回の内部動作が可能な時間＋α］である。

【００２１】

【発明の実施の形態】図５と図６は、本発明の実施例の
マルチポートメモリの構成を示す図であり、図５はＤＲ
ＡＭコアとその周辺部を示し、図６の（Ａ）はＡポート
を、図６の（Ｂ）はＢポートを、図６の（Ｃ）はリフレ
シュ回路を示し、図６の（Ａ）から（Ｃ）の部分は図５
の部分に接続される。

【００２２】図示のように、実施例のマルチポートメモ
リは、ＤＲＡＭコア１１と、処理の順番を決めて順番ど
おりに処理が行われるように制御するアービタ２６と、
アービタ２６から転送されたコマンドを一時的に保持し
てその順番でＤＲＡＭコア１１の制御回路１４に転送す
るコマンドレジスタ２５と、各ポートのコマンドやアド
レスやデータを一時的に保持するレジスタ群と、Ａポー
ト３０とＢポート４０の２個の外部ポートと、リフレシ
ュ回路５０とを備える。

【００２３】Ａポート３０とＢポート４０は、それぞ
れ、モードレジスタ３１，４１と、ＣＬＫバッファ３
２，４２と、データ入出力回路３３，４３と、アドレス
入力回路３４，４４と、コマンド入力部３５，４５とを
備え、それぞれが外部から供給される別々のクロック周
波数で動作できると共に、データレイテンシおよびバー
スト長をモードレジスタ３１，４１を記憶して別々に設
定できるようになっている。データ入出力回路３３，４
３は、バースト長に応じて、入出力データをパラレル・
シリアル及びシリアル・パラレル変換する機構を備えて
いる。

【００２４】リフレシュ回路５０は、リフレッシュタイ
マ５１とリフレッシュコマンド発生器５２を備えてお
り、リフレッシュタイマ５１が所定の周期でリフレシュ
起動信号を発生し、リフレッシュコマンド発生器５２が
それに応じてリフレシュコマンドを発生する。Ａ・Ｂ両
ポートから入力されたコマンドはそれぞれ参照番号２８
Ａ，２８Ｂで示すコマンドレジスタＡ，Ｂに保持され、
アドレスはそれぞれ参照番号１９Ａ，１９Ｂで示すアド
レスレジスタＡ，Ｂに保持され、書き込みデータはそれ
ぞれ参照番号２２Ａ，２２Ｂで示すＷｒｉｔｅデータレ
ジスタＡ，Ｂに保持される。またリフレッシュコマンド
もリフレシュコマンドレジスタ２７に保持され、リフレ
ッシュアドレスはリフレッシュアドレスカウンタ／レジ
スタ１８に保持される。

【００２５】アービタ２６はコマンドの到着順に基づき
コマンドの実行順番を決定しそのコマンドを順番にコマ
ンドレジスタ２５に転送する。コマンドレジスタ２５
は、アービタ２６から転送されるコマンドをその順番で
ＤＲＡＭコア１１の制御回路１４に転送したら、ＤＲＡ
Ｍコアでそのコマンドが実施され、制御回路１４が次の
コマンドを受け取れる状態になったら次のコマンドを制
御回路１４に転送する。その間にアービタ２６から転送
されてきたコマンドはコマンドレジスタ２５に一時的に
保持しておく。コマンドレジスタ２５は、コマンドをＤ
ＲＡＭコア１１の制御回路１４に転送するとともに、対
応するアドレスレジスタおよびデータレジスタ（書込み
の場合）に転送信号を送信する。ＤＲＡＭコア１１で
は、制御回路１４が受信したコマンドに応じて、デコー
ダ１３、ライトアンプ(Write Amp)１５、センスバッフ
ァ１６を制御して、メモリアレー１２へのアクセス動作
を行う。書き込み動作の場合には、デコーダ１３が書き
込み先のアドレスをデコードして、メモリアレー１２の
ワード線とコラム信号線を活性化し、Writeデータレジ
スタＡとＢに保持された書き込みデータをWrite Amp１
５からメモリアレー１２に書き込む。読み出しの場合
は、同様にメモリアレー１２にアクセスして、センスバ
ッファ１６から読み出したデータが，参照番号２４Ａ，
２４Ｂで示される転送ゲートＡ、Ｂを介して各ポートの
データ出力回路に送られる。転送ゲートの転送タイミン
グはＤＲＡＭコア１１の動作サイクルで決まり制御回路
１４により発生される。出力データは，各ポートのデー
タ出力回路において外部クロックに同期して出力され
る。

【００２６】以下、コマンド、アドレス、データのそれ
ぞれの処理に関係する部分について詳しく説明する。図
７と図８は、第１実施例のコマンドに関連する部分の構
成を示す図であり、図５と図６に示された部分と同じ部
分には同一の参照番号を付している。なお、以下の他の
図についても同様である。

【００２７】図７に示すように、Ａポートのコマンド入
力部３５は、入力バッファ３６と、コマンドデコーダ３
７と、（ｎ−１）クロックディレイ３８とを有し、Ｂポ
ートのコマンド入力部４５は、入力バッファ４６と、コ
マンドでコーダ４７と、（ｍ−１）クロックディレイ４
８とを有する。ｎとｍは、バースト長である。また、図
８に示すように、コマンドレジスタＡは、Ｒｅａｄコマ
ンドレジスタＡＲと、ＷｒｉｔｅコマンドレジスタＡＷ
とを有し、コマンドレジスタＢは、Ｒｅａｄコマンドレ
ジスタＢＲと、ＷｒｉｔｅコマンドレジスタＢＷとを有
する。

【００２８】入力バッファ３６，４６は、入力されたＲ
ｅａｄコマンドをクロックＣＬＫＡ１，ＣＬＫＢ１に同
期して取り込み、コマンドデコーダ３７，４７は、取り
込んだコマンドをデコードして、読み出しコマンドであ
ればＲＡ１，ＲＢ１を発生し、書き込みコマンドであれ
ばＷＡ１，ＷＢ１を発生する。ＲＡ１，ＲＢ１はそのま
まのタイミングでＲｅａｄコマンドレジスタＡＲ，ＢＲ
に転送されるが、ＷＡ１，ＷＢ１は（ｎ−１）クロック
ディレイ３８と（ｍ−１）クロックディレイ４８でバー
ストデータの最終データが入力されるまで遅延された
後、ＷｒｉｔｅコマンドレジスタＡＷ，ＢＷに転送され
る。また、リフレシュ回路５０で発生されたリフレシュ
コマンドＲＥＦ１は、リフレシュコマンドレジスタ２７
に転送される。

【００２９】アービタ２６は、上記の５個のコマンドレ
シスタＡＲ，ＡＷ，ＢＲ，ＢＷ，２７にコマンドが転送
された順番を検出し、コマンドレジスタ２５にその順番
でコマンドを転送する。コマンドレジスタ２５は、アー
ビタ２６から送信されたコマンドを取り込んだら，コマ
ンド受信通知をアービタ２６に送信する。アービタ２６
は、コマンド受信通知を受け取ったら次のコマンドをコ
マンドレジスタに発信する。

【００３０】コマンドレジスタ２５は、アービタ２５か
ら転送されたコマンドをその順番でＤＲＡＭコア１１の
制御回路１４に１個づつ転送する。ＤＲＡＭコアの制御
回路１４は受信したコマンドを実施しそれが終了したら
（または終了に近づいたら）コマンド受付可能信号をコ
マンドレジスタ２５に送信する。コマンドレジスタ２５
は、コマンド受信可能信号を受信したら、次のコマンド
を制御回路１４に転送する。その間にアービタ２６から
転送されたコマンドはコマンドレジスタ２５に一時的に
保持しておく。

【００３１】図９は、アービタ２６の実施例である。図
８の５個のレジスタ（ＲｅａｄコマンドレジスタＡＲ，
ＷｒｉｔｅコマンドレジスタＡＷ，Ｒｅａｄコマンドレ
ジスタＢＲ，ＷｒｉｔｅコマンドレジスタＢＷ，リフレ
シュコマンドレジスタ２７）にコマンドが到着した順番
を図のような比較器５３を用いて判定する。各比較器５
３は２個のコマンドレジスタのタイミングを比較し先
に”Ｈ”が入力された側の出力が”Ｈ”となる。ＡＮＤ
ゲート５４は、関連する比較器５３の出力がすべて”
Ｈ”になるかを判定することにより、各コマンドが他の
４個のコマンドのすべてに対して先に入力されたかを判
定する。各コマンドに対応する信号ＲＡ３１，ＷＡ３
１，ＲＢ３１，ＷＢ３１，ＲＥＦ３１は、最先のコマン
ドである場合に”Ｈ”を示し、コマンドレジスタ２５に
転送される。例えば、ＲＡ２〜ＲＥＦ２の中でＲＡ２が
最も早かったとすればＲＡ２が接続された比較器の出力
はＲＡ２側がすべて”H”となり、その結果ＲＡ３１が
“Ｈ”となる。このときはまだコマンド受信通知は発生
していない（＝”L”）のでＮ１＝“Ｈ”となってお
り、ＲＡ３が“Ｈ”となり、コマンドレジスタ２５にコ
マンドＲＡ３が送られる。

【００３２】コマンドレジスタ２５はコマンドを受信す
るとコマンド受信通知を発生する。これに応じて、Ｎ１
に“Ｌ”パルスが発生しＲＡ３〜ＲＥＦ３はすべて
“Ｌ”となる。その間にＲｅｓｅｔＲＡ〜ＲｅｓｅｔＲ
ＥＦのいずれかが発生する。ＲＡ３１が“Ｈ”になって
いたらＲｅｓｅｔＲＡが発生し、Ｒｅａｄコマンドレジ
スタＡＲをリセットする。するとＲＡ２が“Ｌ”にな
り、ＲＡ３１〜ＲＥＦ３１は次の順位のコマンドが
“Ｈ”になる。そしてＮ１の“Ｌ”パルスが切れてＮ１
＝“Ｈ”になると次の順位のコマンドがコマンドレジス
タ２５に転送される。以上の動作を繰り返す。

【００３３】図１０と１１は、実施例のコマンドレジス
タ２５の構成を示す図であり、２つの図に分けて示して
ある。コマンドレジスタ２５は、コマンドを格納し順番
にＤＲＡＭコア１１に出力するシフトレジスタ９２およ
びアービタ２６から受信したコマンドをシフトレジスタ
９２に転送するスイッチ（ＳＷ１〜ＳＷ３）８２〜８４
を中心に構成されている。この例ではシフトレジスタ９
２は３段構成になっており、コマンドを保持するレジス
タ８５〜８７と、レジスタ８５〜８７の保持状態を示す
フラグ８８〜９０と、レジスタ８５〜８７の状態をリセ
ットするリセットデータ部９１とが設けられている。レ
ジスタ８５〜８７にコマンドが格納されていない状態で
はフラグ８８〜９０（ＦＬ１〜ＦＬ３＝“Ｌ”）であり
スイッチ８２（ＳＷ１）が接続されている。最初のコマ
ンドはＳＷ１を介してレジスタ８５に格納されＦＬ１＝
“Ｈ”となる。ＦＬ１＝“Ｈ”になると、“Ｈ”エッジ
パルス化回路９３でパルスが発生し、コマンド受信通知
がアービタ２６に送信される。

【００３４】このときＤＲＡＭコア１１からコマンド受
付可能信号が出ていればゲート９７が接続されてレジス
タ８５のコマンドはラッチ９８に転送され、そのままＤ
ＲＡＭコア１１の制御回路１４に送られる。この時、コ
マンドに対応するアドレスなどがＤＲＡＭコア１１に転
送される。ＤＲＡＭコア１１は受信したコマンドに従い
動作を開始するとともにコマンド受付可能信号を切断す
る。するとゲート９７は切断される。そしてレジスタ制
御回路９６はシフト信号を発生しレジスタ８６の内容を
レジスタ８５に送りレジスタ８７の内容をレジスタ８６
に送る。シフト信号発生前にレジスタ８６にコマンドが
格納されていなければシフトすることによりレジスタ８
５はリセットされＦＬ１＝“Ｌ”となる。レジスタ制御
回路９６はシフト信号を発生すると同時に転送禁止信号
を発生しＳＷ１〜ＳＷ３を切断し、シフト動作中にシフ
トレジスタ９２にデータが転送されるのを禁止する。最
初のコマンド（コマンド１）がＳＷ１を介してレジスタ
８５に格納された時に、ＤＲＡＭコア１１でそれ以前の
コマンドを実行中だった場合はコマンドはレジスタ８５
に保持される。ＦＬ１＝“Ｈ”となりＳＷ１が切断さ
れ、所定の遅延の後にＳＷ２が接続される。所定の遅延
とはコマンド受信通知が発生しアービタの出力がリセッ
トされるまでの時間に相当する時間である。ＤＲＡＭコ
ア１１がコマンド受付可能になる前に次のコマンド（コ
マンド２）がアービタ２６から送信されてきたらＳＷ２
を介してコマンド２はレジスタ８６に格納される。ＦＬ
２＝“Ｈ”となり、コマンド受信通知が発生し、ＳＷ２
が切断され所定の遅延時間の後にＳＷ３が接続される。
この後にＤＲＡＭコアがコマンド受付可能状態になると
コマンド受付可能信号が発生しゲート９７が接続されレ
ジスタ８５のコマンド１がラッチ９８に転送され、ＤＲ
ＡＭコア１１に送られる。ＤＲＡＭコア１１はコマンド
1に従い動作を開始するとともにコマンド受付可能信号
を切断する。するとゲート９７は切断される。そしてレ
ジスタ制御回路９６はシフト信号を発生しレジスタ８６
のコマンド２をレジスタ８５に送りレジスタ８７の内容
（リセット状態）をレジスタ８６に送る。レジスタ８５
にはコマンド２が格納されレジスタ８６とレジスタ８７
はリセット状態になる。ＦＬ１＝“Ｈ”、ＦＬ２，ＦＬ
３＝“Ｌ”となるためＳＷ２が接続され、ＳＷ１とＳＷ
３は切断される。

【００３５】シフトレジスタ９２のレジスタ８７の左に
リセットデータ部９１がついているのは、レジスタ８７
までコマンドが格納された場合、その後のシフト信号で
レジスタ８７のコマンドをレジスタ８６にシフトしレジ
スタ８７をリセットするためである。このように、コマ
ンドレジスタ２５はアービタ２６から送られたコマンド
を一時的に蓄積しＤＲＡＭコア１１の状態を検出して順
次コマンドを転送する。

【００３６】レジスタ制御回路９６にコマンド発生検出
信号が入力されている。コマンド発生検出信号はアービ
タ２６からコマンドが送信されると発生する信号であ
る。図１２にレジスタ制御回路９６動作を示す。レジス
タ制御回路９６コマンド受付可能信号が切断されたらシ
フト信号と転送禁止信号を発生するが、コマンド受付可
能信号が切断される直前にアービタ２６からコマンドが
送信されてきた場合は先に送れてきたコマンドをシフト
レジスタ９２に転送した後にシフトを行った方がよい。
よって、コマンド受付可能信号の立ち下がりエッジとコ
マンド発生検出信号の立ち上がりエッジのどちらが早い
かを比較して、前者が早い場合は前者の立ち下がりエッ
ジからシフト信号および転送禁止信号を発生させ、後者
が早い場合には後者の立ち下がりエッジからシフト信号
および転送禁止信号を発生させる。

【００３７】図１３と図１４はコマンドレジスタ２５の
動作図である。入力コマンドが最も密になるＷｒｉｔｅ
→Ｒｅａｄ切り替え時に内部でＲｅｆｒｅｓｈが発生し
た場合（すなわち、図２６と図２７の場合）を例にして
書いてある。ＳＷ１〜ＳＷ３の動作図に書いてある番号
は接続されているSWの番号であり、そのスイッチが接続
されている期間を示している。また、レジスタ１〜３
は、それぞれ参照番号８５〜８７のレジスタである。

【００３８】図１５は、実施例のアドレスに関連する部
分の構成を示す図である。なお、以下の図において、信
号の終わりに”Ｐ”が付されているのは、元の信号の立
ち上がりエッジをパルス化するなどして生成したパルス
上の信号である。図示のように、アドレス入力回路３
４，４４は、入力バッファ５７Ａ，５７Ｂと、転送ゲー
ト５８Ａ，５８Ｂを有する。また、アドレスレジスタ１
９Ａ及びアドレスレジスタ１９Ｂは、アドレスラッチＡ
１〜Ａ４，Ｂ１〜Ｂ４と、転送ゲート５９Ａ〜６３Ａ，
５９Ｂ〜６３Ｂとを有する。転送ゲート６２Ａ，６２
Ｂ，６３Ａ，６３Ｂからのアドレスは、アドレスバス１
７を介してＤＲＡＭコア１１に転送される。更に、リフ
レシュアドレスカウンタ／レジスタ１８の出力するリフ
レシュアドレスも、転送ゲート６４とアドレスバス１７
を介してＤＲＡＭコア１１に転送される。

【００３９】ＲｅａｄコマンドまたはＷｒｉｔｅコマン
ドが外部から入力されると、それと同時に入力バッファ
５７Ａ，５７Ｂに入力されたアドレスが転送ゲート５８
Ａ，５８Ｂを介してアドレスラッチＡ１，Ｂ１に転送さ
れる。コマンドがＲｅａｄコマンドならば転送ゲート６
１Ａ，６３Ａ，６１Ｂ，６３Ｂ及びアドレスラッチＡ
４，Ｂ４を介して、コマンドの転送と同期してＤＲＡＭ
コア１１に転送される。コマンドがＷｒｉｔｅコマンド
ならば，最終データ取り込みタイミングで更にアドレス
ラッチＡ２，Ｂ２に転送された後、コマンドの転送と同
期して転送ゲート６２Ａ，６２ＢからＤＲＡＭコア１１
に転送される。また、リフレッシュアドレスは、リフレ
ッシュアドレシカウンタ／レジスタ１８で発生され保持
され、同様にリフレシュコマンドのＤＲＡＭコアへの転
送と同期して転送ゲート６４からＤＲＡＭコア１１に転
送される。

【００４０】図１６は実施例のデータ出力に関連する部
分の構成を示す図であり、図１７はその中の転送信号発
生回路を示す図である。Ａポート３０とＢポート４０の
データ入出力回路３３，４３は、データ出力用回路６５
Ａ，６５Ｂと、後述するデータ入力用回路７４Ａ，７４
Ｂとを有する。図示のように、メモリアレー１２からセ
ンスバッファ１６を介して読み出されたデータは、デー
タバス２１と転送ゲート２４Ａ，２４Ｂを介して、デー
タ出力用回路６５Ａ，６５Ｂに転送される。

【００４１】データ出力用回路６５Ａ，６５Ｂは、それ
ぞれデータラッチＡ１，Ｂ１と、転送信号発生回路６７
Ａ，６７Ｂと、転送ゲート６８Ａ，６８Ｂと、データラ
ッチＡ２，Ｂ２と、パラレル−シリアル（パラシリ）変
換器７０Ａ，７０Ｂと、出力バッファ７１Ａ，７１Ｂと
を有する。転送ゲート２４Ａと２４Ｂは、ＤＲＡＭコア
１１の制御回路14により内部動作に基づいて制御され、
実施したコマンドがＲｅａｄ−Ａ（Ａポートからの読み
出し動作）であれば、転送ゲート２４Ａ開き、Ｒｅａｄ
−Ｂであれば転送ゲート２４Ｂが開く。データラッチＡ
１，Ｂ１においてデータが保持され、転送ゲート６８
Ａ，６８Ｂで各ポートでのＲｅａｄコマンド受信から所
定のレイテンシ後にデータラッチＡ２，Ｂ２に転送さ
れ、パラシリ変換器７０Ａ，７０Ｂで変換され出力バッ
ファ７１Ａ，７１Ｂに転送され出力される。

【００４２】図１７に示すように、転送信号発生回路６
７は、直列に接続されたフリップ・フロップ７２によ
り、ＲｅａｄコマンドＲＡ１，ＲＢ１を、設定されたレ
イテンシに応じたクロック数分遅延させてデータ転送信
号２を発生する。転送ゲート６８Ａ，６８Ｂからの読み
出しデータの転送はデータ転送信号２に応じて行われる
ので、読み出しデータは読み出し動作からレイテンシに
応じたクロック数分遅延されることになる。

【００４３】図１８と図１９は実施例のデータ入力に関
連する部分の構成を示す図である。データ入力用回路７
４Ａ，７４Ｂは、データ入力（Ｄｉｎ）バッファ７５
Ａ，７５Ｂと、シリアル−パラレル変換器７６Ａ，７６
Ｂと、データ転送部７７Ａ，７７Ｂとを有する。データ
転送部７７Ａ，７７Ｂからの書き込みデータＷＤＡ，Ｗ
ＤＢは、第１Ｗｒｉｒｅデータレジスタ７８Ａ，７８Ｂ
とデータ転送ゲート７９Ａ，７９Ｂ及び第２Ｗｒｉｒｅ
データレジスタ８０Ａ，８０Ｂとデータ転送ゲート８１
Ａ，８１Ｂとデータバス２１を介して、Write Amp.１５
に送られ、メモリアレー１２に書き込まれる。

【００４４】シリアル入力されたデータは、バースト長
に応じてシリアル−パラレル変換され最後のデータが入
力された時点で第１Ｗｒｉｔｅデータレジスタ７８Ａ，
７８Ｂに転送される。コマンドレジスタ２５からＷｒｉ
ｔｅコマンドがＤＲＡＭコア１１に転送されたら、それ
に対応するデータもＤＲＡＭコア１１に転送される。図
２０から図２８は、第１実施例のマルチポートメモリの
動作を示すタイムチャートである。図２０と図２１、図
２３と図２４、及び図２６と図２７は、表示の都合上１
つのタイムチャートを分割した図であり、一方がタイム
チャートの前半部分を、他方が後半部分を示し、一部を
重複して示している。

【００４５】図２０と図２１は、２つのポートに連続し
てＲｅａｄ動作のコマンドが入力された場合の動作を示
す。ＡポートとＢポートは、それぞれ周波数の異なるク
ロックＣＬＫＡとＣＬＫＢが入力され、入力されるクロ
ックに同期してコマンド、アドレス及び書き込みデータ
の取り込みを行うと共に、クロックに同期して読み出し
データの出力を行う。この例では、Ａポートは最高クロ
ック周波数で動作し、Ｂポートはそれより遅いクロック
周波数で動作し、ＡポートはＲｅａｄコマンドサイクル
＝４（ＣＬＫＡ）、データレイテンシ＝６（ＣＬＫ
Ａ）、バースト長＝４、ＢポートはＲｅａｄコマンドサ
イクル＝２（ＣＬＫＢ）、データレイテンシ＝３（ＣＬ
ＫＢ）、バースト長＝２である。データレイテンシとバ
ースト長はそれぞれのポートのモードレジスタ３１，４
１に設定される。従って、Ａポートでは１回のコマンド
に対して、データの入出力動作はクロックに同期して４
回行われ、読み出しのコマンドの入力から６クロック後
から読み出しデータの出力が行われ、Ｂポートでは１回
のコマンドに対して、データの入出力動作はクロックに
同期して２回行われ、読み出しのコマンドの入力から３
クロック後から読み出しデータの出力が行われる。

【００４６】ＡとＢの両ポートが受信したコマンドは、
それぞれコマンドレジスタ２８Ａ，２８Ｂに保持され
る。またリフレッシュタイマー５１が信号を発生すると
リフレッシュコマンドがリフレッシュコマンドレジスタ
２７に保持される。アービタ２６はこれらのコマンドレ
ジスタを監視し、早く発生したコマンドから順番にコマ
ンドレジスタ２５に転送する。コマンドレジスタ２５
は、送られたコマンドを一時的に保持して、ＤＲＡＭコ
ア１１の動作状況に応じて、送られた順番で順次コマン
ドをＤＲＡＭコア１１に転送する。すなわち、前回転送
したコマンドの処理が終了してから次ぎのコマンドを転
送する。

【００４７】図示のように、Ｒｅａｄコマンドレジスタ
ＡＲにコマンドＲｅａｄ−Ａ２が入力され、Ｒｅａｄコ
マンドレジスタＢＲにコマンドＲｅａｄ−Ｂ２が入力さ
れる前に、リフレッシュが１回発生し、リフレシュコマ
ンドレジスタにリフレシュコマンドが入力されると、発
生順番に従いアービタ２６はＲｅａｄ−Ａ２→Ｒｅｆ→
Ｒｅａｄ−Ｂ２の順にＤＲＡＭコア１１に転送し、コア
で順次実施する。

【００４８】コア動作でＲｅａｄ−Ｂ１とＲｅａｄ−Ａ
２の間には余裕の時間があり、ここまでは通常動作であ
る。リフレッシュが発生するとＲｅａｄ−Ａ２の後に余
裕時間無しでＲｅｆｒｅｓｈが実行され更に続けて余裕
時間なしでＲｅａｄ−Ｂ２，Ｒｅａｄ−Ａ３，…と連続
して実行されＲｅａｄ−Ａ５まで余裕時間がなく、ここ
までが高速動作である。

【００４９】リフレッシュコマンドの実行により外部か
らのコマンド入力に対し内部動作に遅れが発生するが、
高速動作によりそれを挽回しＲｅａｄ−Ａ５で追いつい
ている。Ｒｅａｄ−Ａ５とＲｅａｄ−Ｂ５の間には余裕
時間が発生しており通常動作に戻っている。ＤＲＡＭコ
ア１１からセンスバッファ１６で読み出されたデータは
転送ゲートによりＲｅａｄコマンドに対応するポートの
データラッチ（データラッチＡ１またはＢ１）に転送さ
れる。データラッチＡ１またはＢ１でデータは時間調整
されデータラッチＡ２またはＢ２に転送され、それぞれ
のポートのクロックに同期して出力される。

【００５０】リフレッシュを内部で実施していても外部
から見るとデータは所定のデータレイテンシ後に出力さ
れており、外部からはリフレッシュを意識する必要がな
い。図２２は、同様な条件で連続してＷｒｉｔｅコマン
ドが入力された例である。Ｗｒｉｔｅ時の外部からのデ
ータ入力もバースト入力である。このときＷｒｉｔｅコ
マンドレジスタＡＷにＷｒｉｔｅコマンドが保持される
タイミングは最終データが入力された時点からとする。
この場合も、内部でリフレッシュが発生しそれを実施し
ても外部からは意識する必要がないことがわかる。

【００５１】図２３と図２４は、ＡとＢの両ポートが最
高クロック周波数でＲｅａｄ動作した場合の動作図であ
り、図２５は、ＡとＢの両ポートが最高クロック周波数
でＷｒｉｔｅ動作した場合の動作図である。この場合、
両ポートのクロックに位相差があってもよい。両ポート
ともＲｅａｄコマンドサイクル＝４、Ｗｒｉｔｅコマン
ドサイクル＝４、データレイテンシ＝６、バースト長＝
４、である。図示のように、このような場合でも問題な
く動作しているのが分かる。

【００５２】図２６と図２７は、両ポートが最高周波数
で動作し、ＷｒｉｔｅコマンドからＲｅａｄコマンドに
切り替わり、更に内部でリフレッシュが発生した場合の
タイムチャートであり、この場合がコマンドが最も混み
合う状態である。図示のように、ＤＲＡＭコア１１はＲ
ｅｆ→Ｗｒｉｔｅ−Ａ１→Ｗｒｉｔｅ−Ｂ１→Ｒｅａｄ
−Ａ２→Ｒｅａｄ−Ｂ２の順で実施しておりその間に隙
間はない。この例では、Ｒｅａｄ−Ａ２とＲｅａｄ−Ｂ
２をＷｒｉｔｅコマンド入力から６クロック後に入力し
ているが、もしこれを２クロック前進させたとしてもＤ
ＲＡＭコアでの動作を前進させることはできない。それ
に対し読み出しデータの出力タイミングはＲｅａｄコマ
ンド入力からデータレイテンシで決まる。よってＲｅａ
ｄ−Ａ２とＲｅａｄ−Ｂ２の入力タイミングを前進させ
ればその分データ出力タイミングも前進させる必要があ
る。しかし、そうするとたとえばＲｅａｄ−Ｂ２をＷｒ
ｉｔｅ−Ｂ１の４クロック後に入力すると、Ｒｅａｄ−
Ｂ２はＤＲＡＭコアでの動作開始とほとんど同時にデー
タ出力タイミングが来てしまい、動作不能となる。以上
のような理由で、Ｗｒｉｔｅ→Ｒｅａｄの切り替えに関
してはコマンド間隔を長くし、例えばこの例では６クロ
ックとする。

【００５３】Ｒｅａｄ→Ｗｒｉｔｅのコマンド間隔につ
いては、Ｒｅａｄデータの出力を完了しないとＷｒｉｔ
ｅデータをＤＱ端子から受信できないため、必然的にコ
マンド間隔は広くなる。図２８はＤＲＡＭコア１１の動
作図であり、（Ａ）はＲｅａｄ動作を、（Ｂ）はＷｒｉ
ｔｅ動作を示す。このように１個のコマンドに対し、ワ
ード線選択→データ増幅→ライトバック→プリチャージ
を実施し、動作を完結させる。ＤＲＡＭコア１１は、コ
マンドレジスタ２５からコマンドを受信したらコマンド
受付可能信号を切断し、コマンドに対応した動作が終了
するか又は終了に近づいたらコマンド受付可能信号を発
生する。

【００５４】(付記１) メモリアレーと、それぞれ第１
のコマンドを受信するＮ組（Ｎは２以上の整数）の外部
ポートと、内部で独自に第２のコマンドを発生する内部
コマンド発生回路とを備える半導体記憶装置であって、
各組の前記外部ポートから入力される前記第１のコマン
ドの最小入力サイクル時間は、該最小入力サイクル時間
のｍ（ｍ≧２）倍の時間の間に、当該半導体記憶装置が
少なくともｎ回の内部動作を実施することが可能で、ｍ
×Ｎ ＜ ｎ ＜ ｍ×（Ｎ＋１）の条件を満たすように設
定されていることを特徴とする半導体記憶装置。

【００５５】(付記２) 前記ｎ回の内部動作は、ｍ×Ｎ
回の前記第１のコマンドに対応した動作と、少なくとも
１回の前記第２のコマンドに対応した動作を含む付記１
に記載の半導体記憶装置。 (付記３) 前記メモリアレーはダイナミック型メモリセ
ルから構成され、前記第２のコマンドはリフレッシュコ
マンドである付記２に記載の半導体記憶装置。

【００５６】(付記４) 前記メモリアレーの制御を行う
制御回路と、前記第１のコマンドと前記第２のコマンド
を前記制御回路に転送する前に一時的に保持するコマン
ドレジスタと、前記第１のコマンドと前記第２のコマン
ドの到着順位を判定し、その順番で前記コマンドレジス
タに転送するように制御する裁定回路とを備え、前記コ
マンドレジスタは、前記第１のコマンドと前記第２のコ
マンドを受信した順番に前記制御回路に転送する付記１
に記載の半導体記憶装置。

【００５７】(付記５) 前記コマンドレジスタが前記制
御回路に前記第１のコマンドと前記第２のコマンドを転
送するタイミングは、前記メモリアレーの動作サイクル
に基づいて決定される付記４に記載の半導体記憶装置。 (付記６) 前記コマンドレジスタは、シフトレジスタで
構成されている付記５に記載の半導体記憶装置。

【００５８】(付記７) 前記コマンドレジスタは、前記
裁定回路から転送されたコマンドを取り込んだら取り込
み完了信号を発生し、前記裁定回路は前記取り込み完了
信号を検出したら、次の順位のコマンドを転送する付記
５に記載の半導体記憶装置。 (付記８) 前記Ｎ組の外部ポートは、それぞれ外部から
クロックを受信するクロック入力回路を備え、それぞれ
が受信したクロックに同期して各外部ポートの入出力動
作を行う付記１に記載の半導体記憶装置。

【００５９】(付記９) 前記Ｎ組の外部ポートは、それ
ぞれ外部から設定されるデータレイテンシを記憶するモ
ードレジスタを備え、各外部ポートはそれぞれ設定され
たデータレイテンシでデータの出力を行う付記８に記載
の半導体記憶装置。 (付記１０) 前記Ｎ組の外部ポートは、それぞれバース
ト型のデータ入出力部を備え、前記モードレジスタは、
外部から設定されるバースト長を記憶し、各外部ポート
は、前記第１のコマンドの入力サイクルの間に、それぞ
れ設定されたバースト長に対応する回数分データの入出
力を行う付記９に記載の半導体記憶装置。

【００６０】(付記１１) 当該マルチポート半導体記憶
装置は、前記メモリアレーと各外部ポートの間で、１バ
ースト長分のデータを１回の動作で入出力できる付記４
に記載の半導体記憶装置。 (付記１２) 前記第１のコマンドは、読み出しコマンド
と書き込みコマンドを含み、前記裁定回路は、前記読み
出しコマンドについては前記外部ポートに取り込まれた
第１のタイミングに基づいて順番を決定し、前記書き込
みコマンドについてはバースト入力される最後のデータ
が入力される第２のタイミングに基づいて順番を決定す
る付記４に記載の半導体記憶装置。

【００６１】

【発明の効果】以上説明したように、本発明によれば、
マルチポートメモリのメモリアレーをＤＲＡＭコアで構
成してもリフレシュを意識せずに使用でき、大容量で使
い勝手のよいマルチポートメモリが低コストで実現でき
る。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】バースト長が４の場合の本発明の原理説明図で
ある。

【図３】バースト長が４の場合の本発明の原理説明図で
ある。

【図４】本発明の原理説明図である。

【図５】本発明の実施例のマルチポートメモリの構成を
示す図（その１）である。

【図６】本発明の実施例のマルチポートメモリの構成を
示す図（その２）である。

【図７】実施例のマルチポートメモリのコマンドに関連
する部分の構成を示す図（その１）である。

【図８】実施例のマルチポートメモリのコマンドに関連
する部分の構成を示す図（その２）である。

【図９】実施例のマルチポートメモリのアービタの構成
を示す図である。

【図１０】実施例のコマンドレジスタの構成を示す図
（その１）である。

【図１１】実施例のコマンドレジスタの構成を示す図
（その２）である。

【図１２】実施例のコマンドレジスタで使用されるレジ
スタ制御回路の動作を示すタイムチャートである。

【図１３】実施例のコマンドレジスタの動作を示すタイ
ムチャート（その１）である。

【図１４】実施例のコマンドレジスタの動作を示すタイ
ムチャート（その２）である。

【図１５】実施例のマルチポートメモリのアドレスに関
連する部分の構成を示す図である。

【図１６】実施例のマルチポートメモリのデータ出力に
関連する部分の構成を示す図である。

【図１７】実施例の転送信号発生回路の構成を示す図で
ある。

【図１８】実施例のマルチポートメモリのデータ入力に
関連する部分の構成を示す図（その１）である。

【図１９】実施例のマルチポートメモリのデータ入力に
関連する部分の構成を示す図（その２）である。

【図２０】実施例のマルチポートメモリの動作（連続Ｒ
ｅａｄ）を示すタイムチャート（その１）である。

【図２１】実施例のマルチポートメモリの動作（連続Ｒ
ｅａｄ）を示すタイムチャート（その２）である。

【図２２】実施例のマルチポートメモリの動作（連続Ｗ
ｒｉｔｅ）を示すタイムチャートである。

【図２３】実施例のマルチポートメモリの動作（最速連
続Ｒｅａｄ）を示すタイムチャート（その１）である。

【図２４】実施例のマルチポートメモリの動作（最速連
続Ｒｅａｄ）を示すタイムチャート（その２）である。

【図２５】実施例のマルチポートメモリの動作（最速連
続Ｗｒｉｔｅ）を示すタイムチャートである。

【図２６】実施例のマルチポートメモリの動作（Ｗｒｉ
ｔｅからＲｅａｄへの切り替わり）を示すタイムチャー
ト（その１）である。

【図２７】実施例のマルチポートメモリの動作（Ｗｒｉ
ｔｅからＲｅａｄへの切り替わり）を示すタイムチャー
ト（その２）である。

【図２８】実施例のマルチポートメモリのＤＲＡＭコア
動作を示すタイムチャートである。

【符号の説明】

１１…ＤＲＡＭコア １２…メモリアレー １４…制御回路 １５…Ｗｒｉｔｅ Ａｍｐ． １６…センスバッファ １８…リフレシュアドレスカウンタ／レジスタ １９Ａ…アドレスレジスタＡ １９Ｂ…アドレスレジスタＢ ２２Ａ…ＷｒｉｔｅデータレジスタＡ ２２Ｂ…ＷｒｉｔｅデータレジスタＢ ２４Ａ…転送ゲートＡ ２４Ｂ…転送ゲートＢ ２５…コマンドレジスタ ２６…アービタ ３０，４０…（Ａ，Ｂ）外部ポート ３１，４１…モードレジスタ ３２，４２…ＣＬＫバッファ ３３，４３…データ入出力回路 ３４，４４…アドレス入力回路 ３５，４５…コマンド入力回路 ５０…リフレシュ回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】 メモリアレーと、 それぞれ第１のコマンドを受信するＮ組（Ｎは２以上の
   整数）の外部ポートと、 内部で独自に第２のコマンドを発生する内部コマンド発
   生回路とを備える半導体記憶装置であって、 各組の前記外部ポートから入力される前記第１のコマン
   ドの最小入力サイクル時間は、該最小入力サイクル時間
   のｍ（ｍ≧２）倍の時間の間に、当該半導体記憶装置が
   少なくともｎ回の内部動作を実施することが可能で、 ｍ×Ｎ ＜ ｎ ＜ ｍ×（Ｎ＋１）の条件を満たすように
   設定されていることを特徴とする半導体記憶装置。
2. 【請求項２】 前記ｎ回の内部動作は、ｍ×Ｎ回の前記
   第１のコマンドに対応した動作と、少なくとも１回の前
   記第２のコマンドに対応した動作を含む請求項１に記載
   の半導体記憶装置。
3. 【請求項３】 前記メモリアレーはダイナミック型メモ
   リセルから構成され、前記第２のコマンドはリフレッシ
   ュコマンドである請求項２に記載の半導体記憶装置。
4. 【請求項４】 前記メモリアレーの制御を行う制御回路
   と、 前記第１のコマンドと前記第２のコマンドを前記制御回
   路に転送する前に一時的に保持するコマンドレジスタ
   と、 前記第１のコマンドと前記第２のコマンドの到着順位を
   判定し、その順番で前記コマンドレジスタに転送するよ
   うに制御する裁定回路とを備え、 前記コマンドレジスタは、前記第１のコマンドと前記第
   ２のコマンドを受信した順番に前記制御回路に転送する
   請求項１に記載の半導体記憶装置。
5. 【請求項５】 前記コマンドレジスタが前記制御回路に
   前記第１のコマンドと前記第２のコマンドを転送するタ
   イミングは、前記メモリアレーの動作サイクルに基づい
   て決定される請求項４に記載の半導体記憶装置。
6. 【請求項６】 前記コマンドレジスタは、シフトレジス
   タで構成されている請求項５に記載の半導体記憶装置。
7. 【請求項７】 前記コマンドレジスタは、前記裁定回路
   から転送されたコマンドを取り込んだら取り込み完了信
   号を発生し、前記裁定回路は前記取り込み完了信号を検
   出したら、次の順位のコマンドを転送する請求項５に記
   載の半導体記憶装置。
8. 【請求項８】 前記Ｎ組の外部ポートは、それぞれ外部
   からクロックを受信するクロック入力回路を備え、それ
   ぞれが受信したクロックに同期して各外部ポートの入出
   力動作を行う請求項１に記載の半導体記憶装置。
9. 【請求項９】 前記Ｎ組の外部ポートは、それぞれ外部
   から設定されるデータレイテンシを記憶するモードレジ
   スタを備え、各外部ポートはそれぞれ設定されたデータ
   レイテンシでデータの出力を行う請求項８に記載の半導
   体記憶装置。
10. 【請求項１０】 前記Ｎ組の外部ポートは、それぞれバ
    ースト型のデータ入出力部を備え、 前記モードレジスタは、外部から設定されるバースト長
    を記憶し、 各外部ポートは、前記第１のコマンドの入力サイクルの
    間に、それぞれ設定されたバースト長に対応する回数分
    データの入出力を行う請求項９に記載の半導体記憶装
    置。