JP4369660B2 - バンク衝突回避機能を備える動的ランダムアクセスメモリシステム - Google Patents
バンク衝突回避機能を備える動的ランダムアクセスメモリシステム Download PDFInfo
- Publication number
- JP4369660B2 JP4369660B2 JP2002364520A JP2002364520A JP4369660B2 JP 4369660 B2 JP4369660 B2 JP 4369660B2 JP 2002364520 A JP2002364520 A JP 2002364520A JP 2002364520 A JP2002364520 A JP 2002364520A JP 4369660 B2 JP4369660 B2 JP 4369660B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bank
- access
- banks
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1647—Handling requests for interconnection or transfer for access to memory bus based on arbitration with interleaved bank access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Memory System (AREA)
- Multi Processors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は一般的には網プロセッサ或いは他の処理デバイスとの関連で用いるためのメモリ、より詳細には複数のメモリバンク間の衝突を回避するように構成されたメモリアーキテクチャに関する。
【０００２】
【従来の技術】
網プロセッサは、一般には、例えば、非同期転送モード（ＡＴＭ）網或いは同期光網（ＳＯＮＥＴ）の物理層部分などの物理伝送媒体と、ルータ或いは他のタイプのパケットスイッチ内のスイッチファブリックの間のパケットの流れを制御する。動的ランダムアクセスメモリ（ＤＲＡＭ）は、ＤＲＡＭはある制限された電力消費にて大きなメモリ容量を提供できるという点で、このような網プロセッサとの関連で用いるのに適したメモリ技術である。
【０００３】
網プロセッサ内の、或いはこれと関連するＤＲＡＭは、典型的には多重メモリバンクの形式に構成される。これら複数のバンクのある与えられた１つ内の１つ或いは複数のアドレスへの一連の読出し或いは書込みアクセスには、ある要求されたアクセスプレチャージプロセス（ａｃｃｅｓｓ ｐｒｅ−ｃｈａｒｇｅ ｐｒｏｃｅｓｓ）が完結するまでのランダムサイクル時間（ｒａｎｄｏｍ ｃｙｃｌｅ ｔｉｍｅ）だけ待つことを要求される。ただし、バンクが異なるときはたとえ同一アドレスへのアクセスであっても、以降バンク衝突ペナルティ（ｂａｎｋ ｃｏｎｆｌｉｃｔ ｐｅｎａｌｔｙ）とも呼ばれるこのＴｒｃ待ち時間を待つことは要求されない。
【０００４】
静的ランダムアクセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｉｅｓ， ＳＲＡＭｓ）の場合は、このバンク衝突ペナルティが完全に回避される。つまり、メモリ内のあらゆるアドレスに、ＤＲＡＭと関連するＴｒｃ待ち時間の発生を伴うことなく、固定時間にてアクセスすることができる。ただし、ＳＲＡＭＳは、匹敵するサイズのＤＲＡＭと比較して、メモリ容量は典型的には一桁小さく、電力消費は二桁大きい、という短所がある。
【０００５】
当分野において周知の幾つかのＤＲＡＭは、上述のＴｒｃ待ち時間を低減するように特別に構成されている。例えば、いわゆる高速サイクルＤＲＡＭ（Ｆａｓｔ Ｃｙｃｌｅ ＤＲＡＭ）は、Ｔｒｃが最小となるように特別に設計されている。ＦＣＤＲＡＭのより具体的な例として、東芝から市販されるパーツ番号ＴＣ５９ＬＭ８１４ＣＦＴ−５０によって識別されるＦＣＤＲＡＭがある。ＦＣＤＲＡＭのこの特定のタイプにおいては、ランダムサイクル時間Ｔｒｃは5Tに制限されるが、ここでTはメモリクロック期間を表す。メモリアクセスには、読出しか書込みかをとわず、2クロック期間が必要とされ、最大データスループットはいわゆる「４バースト（ｆｏｕｒ ｂｕｒｓｔ）」モードを用いて達成される。例えば、２００ＭＨｚメモリクロックと４つのバンクに構成されたＦＣＤＲＡＭが用いられ、各バンクが各々１６ビットの４Ｍメモリ語を含む場合は、メモリクロック期間Ｔは５ナノ秒となり、Ｔｒｃは２５ナノ秒となり、この４バーストモードを用いたときの最大データスループットは約６．４ギガビット／秒（Ｇｂｐｓ）となる。ただし、一連のメモリアクセスがこれら４バンクの同一の１つに向かう場合は、データスループットは、Ｔｒｃ待ち時間の結果として、約２．５Ｇｂｐｓに低減する。
【０００６】
【課題を解決するための手段】
上述から明らかなように、網プロセッサ或いは他の処理デバイスとの関連で用いるための、DRAMの長所である高いメモリ容量と低い電力消費能力を活かせ、同時に上述のバンク衝突ペナルティと関連する問題を回避できるというSRAMの長所も活かせる、改善されたDRAMベースのメモリアーキテクチャに対する必要性が存在する。
【０００７】
【課題を解決するための手段】
本発明は、網プロセッサ或いは他の処理デバイスと用いるのに適するDRAM-ベースのメモリを実現するための改善された技法を提供する。
【０００８】
本発明の一面によると、複数のメモリバンクを有するメモリシステムはアクセスリクエスト間のバンク衝突を回避するように構成される。このメモリシステムは、メモリコントローラと、このメモリコントローラに接続された、各々が複数のデータ項目を格納するように構成された複数のメモリバンクを含む。より具体的には、ある与えられたデータ項目は、そのデータ項目の複数のコピーとして、これら複数のコピーがメモリバンクの指定される最小数の各々の１つに格納されるやり方にて格納される。メモリコントローラは、これらメモリバンク内に格納されているこれらデータ項目へのアクセスに対するリクエストを、ある指定されるバンクアクセスシーケンス、例えばこれらアクセスリクエストの特定の１つがセットのバンクキューの先頭位置から選択され、これらメモリバンクの対応する1つに加えられるラウンドロビンシーケンスに従って処理するように適合される。
【０００９】
一つの実施例においては、メモリシステムは、少なくとも第一と第二のメモリチャネルを含むように構成され、各チャネルは同一セットのデータ項目を格納するある数のメモリバンクを含む。上述のメモリコントローラは、第一のセットのアドレス、データ及び制御バスを介して第一のチャネルの各メモリバンクに接続された第一のコントローラと、第ニのセットのアドレス、データ及び制御バスを介して第ニのチャネルの各メモリバンクに接続された第ニのコントローラを含む。メモリコントローラは、更に、アクセスリクエストを格納し、各々がこれらメモリバンクの対応する１つと関連するセットのキューと、これらセットのキューに接続された、それらからアクセスリクエストのある与えられた１つを指定されるバンクアクセスシーケンスに従って選択するように構成されたメモリアクセスアービタを含む。ある与えられた実施例のデータスループットはそのメモリシステムのチャネルの数を増やすことで増加することができる。
【００１０】
本発明のもう一面によると、与えられたデータ項目の複数のコピーを格納するためのメモリバンクの最小数は、それらメモリバンクのランダムサイクル時間とランダムバンクアクセス遅延の関数として、例えばランダムサイクル時間のランダムバンクアクセス遅延に対する比より大きいかこれに等しい整数として選択される。
【００１１】
本発明のもう一面によると、メモリシステムは、好ましくは、上述のバンク衝突回避モードと、通常のランダムアクセスモードにて動作できるように構成される。システムの特定の動作モードは、ホストプロセッサ或いは他の関連するデバイスを介してプログラム制御下で選択される。
【００１２】
このメモリシステムは、特に、不平衡な読出し/書込み比が存在するようなメモリ用途、つまり、典型的には書込みアクセスよりかなり多くの読出しアクセスを伴うようなメモリ用途に用いるのに適する。一つのこのようなメモリ用途は、網プロセッサ集積回路に対する外部木メモリ（ｔｒｅｅ ｍｅｍｏｒｙ）としての用途であるが、本発明は様々な他の処理デバイスメモリ用途にも用いることができる。
【００１３】
長所として、本発明によるメモリシステムは、１０Ｇｂｐｓ或いはそれ以上の最大データスループットを達成するように構成することができる。
【００１４】
【発明の実施の形態】
本発明はここでは網プロセッサとの関連で外部メモリとして用いるのに特に適する一例としてのＤＲＡＭ−ベースのメモリアーキテクチャとの関連で説明される。ただし、本発明はより一般的に内部或いは外部ランダムアクセスメモリの複数のバンクにおける上述のバンク衝突ペナルティを緩和することが要望されるあらゆる処理デバイスに適用することができる。
【００１５】
ここで用いられる「処理デバイス（ｐｒｏｃｅｓｓｉｎｇ ｄｅｖｉｃｅ）」なる用語は、例えば、これらに制限されるものではないが、網プロセッサ、マイクロプロセッサ、中央処理ユニット（ＣＰＵ）、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、及びその他のタイプのデータ処理デバイス、並びにこれら及び他のデバイスの一部及び組合せ等を含むことを意図される。
【００１６】
本発明は一つの実施例においては、網プロセッサ或いは他の処理デバイスと関連する多重バンクＤＲＡＭ−ベースメモリシステムにおける上述のバンク衝突ペナルティをシステムの異なるメモリバンク内に、所定の数の同一データのコピーを格納することで回避する。必要とされるデータ項目のコピーの最小数は、この実施例においては、用いられるＤＲＡＭデバイスのランダムサイクル時間Ｔｒｃとランダムバンクアクセス遅延Ｔｒｄｂの関数として決定される。例えば、メモリシステムのある与えられた多重バンクチャネルに対するデータ項目のコピーの最小数は、ＴｒｃのＴｒｂｄに対する比より大きいかこれと等しい整数として決定され、例えば、Ｔｒｃが２５ナノ秒で、Ｔｒｂｄが１０ナノ秒である場合は、異なるバンク内に格納されるべきある与えられたデータ項目の同一コピーの数は３とされる。
【００１７】
図1は本発明に従って構成されたメモリシステム100を示す。メモリシステム１００は、ここではＣｈａｎｎｅｌ ０若しくはＣｈ０とも呼ばれる第一のチャネル１０２と、ここではＣｈａｎｎｅｌ １若しくはＣｈ１とも呼ばれる第二のチャネル１０４を含む。チャネル１０２と１０４は、各々、バンクＢ０，Ｂ１，．．．，ＢＮと呼ばれるセットのＮ個のメモリバンクを含む。チャネル１０２は、さらに、図示されるようにアドレスバス１１２、データバス１１４、及び制御バス１１６を介してそれと関連するＣｈａｎｎｅｌ ０のバンクＢ０，Ｂ１，．．．ＢＮの各々に接続されたＣｈａｎｎｅｌ ０メモリコントローラ１１０を含む。同様に、チャネル１０４は、さらに、図示されるようにアドレスバス１２２、データバス１２４、及び制御バス１２６を介してそれと関連するＣｈａｎｎｅｌ１のバンクＢ０，Ｂ１，．．．ＢＮの各々に接続されたＣｈａｎｎｅｌ １メモリコントローラ１２０を含む。メモリシステム１００は、さらに、セットの入力先入れ先出し（ＦＩＦＯ）キュー１３０とメモリアクセスアービタ１３２を含む。
【００１８】
メモリシステム１００は、これらメモリバンクに対しては外部のデコーダ論理を設け、図１には示されないが、このデコーダ論理をアドレス及び制御バス信号を従来のやり方にて処理するように構成することもできる。別個のセットのこのようなデコーダ論理をチャネル１０２と１０４のおのおのに対応させ、これらの全体或いは一部を関連するメモリコントローラ１１０或いは１２０内に組込むこともできる。
チャネル１０２と１０４のメモリバンクＢ０，Ｂ１，．．．ＢＮは、各々、一つ或いは複数のＤＲＡＭデバイスとして実現することもできる。例えば、これらメモリバンクは、各々、先に説明の一つ或いは複数の高速サイクルＤＲＡＭ（ＦＣＤＲＡＭ）として実現することもできる。これらデバイスを構成するやり方は当分野において周知であり、従ってここではこれ以上詳しくは説明しない。
【００１９】
本発明は、不平衡な読出し／書込み比が存在するようなメモリ用途、つまり、典型的には実質的に書込みアクセスより多くの読出しアクセスを伴うメモリ用途に用いるのに特に適する。不平衡な読出し／書込み比を有する用途の一例には、９５％の読出しアクセスと５％の書込みアクセスを有する用途がある。本発明は、ただし、読出しと書込みの特定の比、或いは不平衡のタイプを要求するものではない。
【００２０】
コントローラ１１０、１２０、キュー１３０、及びアクセスアービタ１３２は、集合的にシステム１００に対するメモリコントローラと見ることもできる。ここで用いられる「メモリコントローラ（ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ）」なる用語は、従って、より一般的に、コントローラ１１０や１２０など単一のチャネルコントローラを意味するものと解することも、或いは複数のチャネルコントローラ、並びに１つ或いは複数のアービタ、キュー或いは、他の関連する要素を含むより複雑な構成を意味するものと解することもできる。
【００２１】
図1に示すメモリシステム１００の特定の構成は、単に例示に過ぎず、本発明の範囲を任意の特定の実施態様或いは一群の実施態様に制限することを意図するものと解されるべきではない。例えば、各々がＮ個のメモリバンクを有する二つのチャネルを含むものとして示されるが、当業者においては理解できるように、本発明は、二つより多くのチャネルを用いて実現することも、たった1つのチャネルを用いて実現することもでき、更に、ある与えられた多重チャネル実現において、各チャネルが同数のメモリバンクを有することも必要とされない。
【００２２】
ある与えられた実施態様のデータスループットは、メモリシステムのチャネルの数を増やすことで増加することができる。換言すれば、データスループットは用いられるチャネルの数に比例する。
【００２３】
バンク衝突回避モードの動作においては、入力アクセスリクエストは、複数のＦＩＦＯキュー１３０の特定の１つに向けられる。これらキューは、好ましくは、バンク毎に、Ｃｈａｎｎｅｌ ０或いはＣｈａｎｎｅｌ １の複数のバンクの特定の１つに向けられたリクエストが、セットのＦＩＦＯキュー１３０内のそのバンクと関連するある特定のＦＩＦＯキュー内に格納されるように編成される。次に、メモリアクセスアービタ１３２によって、これらＦＩＦＯキュー１３０からアクセスリクエストが、異なるバンクに向けられたアクセスリクエスト間での前述のバンク衝突問題が回避されるように構成されたある指定されるバンクアクセスシーケンスに従って選択される。このシーケンス動作の例については後により詳細に説明される。
【００２４】
説明の目的に対しては、ＦＩＦＯキュー１３０内に格納されるべきアクセスリクエストの各々は、これらバンクのある与えられた１つ内のある指定されるアドレスからある特定のデータ項目を読み出す動作を伴うものと想定される。メモリシステム１００は、本発明の教示に従って上述のバンク衝突回避モードにて動作するように構成することができる。このモードにおいては、ある指定される数の同一データのコピーが、チャネル１０２と１０４内の、バンクＢ０，Ｂ１，．．．ＢＮの異なる１つ内に格納される。前述のように、必要とされるデータ項目のコピーの最小数は、説明の実施例においては、Ｃｈａｎｎｅｌ ０とＣｈａｎｎｅｌ １のバンクＢ０，Ｂ１，．．．ＢＮ内で用いられる特定のＤＲＡＭデバイスのランダムサイクル時間Ｔｒｃとランダムバンクアクセス遅延Ｔｒｂｄの関数として決定される。より具体的には、ある与えられたデータ項目の複数のコピーを格納するためのメモリバンクの最小数は、ランダムサイクル時間Ｔｒｃのランダムバンクアクセス遅延Ｔｒｂｄに対する比より大きいかこれに等しい整数として決定される。上述の例においては、データ項目のコピーの最小数は、ＴｒｃのＴｒｂｄに対する比より大きいかこれに等しい整数として決定される。従って、用いられる特定のＤＲＡＭデバイスが、２５ナノ秒なるＴｒｃと１０ナノ秒なるＴｒｂｄを有する場合は、ある与えられたメモリチャネルの異なるバンク内に格納されるべきある与えられたデータ項目の同一コピーの数は３となる。
【００２５】
図２はデータ項目の複数のコピーがバンク衝突回避モードにおいて指定される最小数のメモリバンク内に格納されるやり方を示す。この例においては、ある与えられたチャネル内のＮ個のバンクのバンクＢ０，Ｂ１及びＢ２の各々は、データ項目１、データ項目２、．．．データ項目Ｋと呼ばれる同一セットのＫ個のデータ項目を格納する。図面にはたった３つのバンクしか示されないが、説明の実施例においては、チャネル１０２と１０４の両方において同一のメモリ構成が利用され、全体で２Ｎ個のバンクの内の、全部で６個のバンクが同一セットのデータ項目を格納するものと想定される。各データ項目は、この実施例においては、あるメモリバンクのある特定のアドレス可能なワードに対応する。上述の入力アクセスリクエストは、好ましくは、これらメモリバンクのある特定の１つ内のこのようなアドレス可能なワードに向けられる。
【００２６】
図３は本発明の技術を用いる図１のシステム内で実現されるバンク衝突回避プロセスの流れ図である。ステップ３００において、システムはバンク衝突回避モードに入る。これは、当業者においては明らかなやり方にて、コントローラ１１０、１２０、キュー１３０及びアービタ１３２をプログラマブルに構成することで達成される。
【００２７】
次に、ステップ３０２において、同一セットのデータ項目が、上述のやり方にて、各チャネル内の最小数のバンク内に格納される。バンクの最小数は、ある与えられた既知のメモリシステム構成に基づいて予め決定しておくことも、或いはシステムメモリコントローラ内の論理回路を用いて動的に決定することもできる。システム１００がいったんバンク衝突回避モードに入り、複数のセットのデータ項目が前述のやり方にてメモリバンク内に格納されると、システム１００は、ステップ３０４において、入りアクセスリクエストを、バンク毎にセットのＦＩＦＯキュー１３０内に置く。次に、ステップ３０６において、これらアクセスリクエストがＦＩＦＯキュー１３０から、ラウンドロビン選択プロセス或いは他の指定されるバンクアクセスシーケンスに従って選択される。例えば、ラウンドロビン選択プロセスにおいては、これら複数のアクセスリクエストの特定の１つがこれらセットのキュー１３０の先頭位置からラウンドロビンシーケンスにて選択され、これらメモリバンクの対応する１つに加えられる。より具体的な例としては、これらアクセスリクエストは、Ｃｈ０−Ｂ０、Ｃｈ１−Ｂ０、Ｃｈ０−Ｂ１、Ｃｈ１−Ｂ１、Ｃｈ０−Ｂ２、Ｃｈ１−Ｂ２、Ｃｈ０−Ｂ０、Ｃｈ１−Ｂ０、．．．のようなバンクアクセスシーケンスパターンに基づいて選択される。本発明から逸脱することなく、チャネルとバンクの他の組合せを他のバンクアクセスシーケンスと共に用いることもできる。
【００２８】
図４は、図１のシステムの二つのチャネル１０２、１０４内のある数の異なるアクセスリクエストを、上述のバンク衝突回避モードを用いて、処理する際のタイミング図を示す。ここでも、図２との関連で説明したように、二重のセットのデータ項目がＣｈａｎｎｅｌ ０とＣｈａｎｎｅｌ １の各々のバンクＢ０，Ｂ１及びＢ２の各々の中に格納されるものと想定される。この一例としてのタイミング図においては、読出しアクセスリクエストは各々約１０ナノ秒を要することがわかる。これは上述のランダムバンクアクセス遅延Ｔｒｂｄに対応する。Ｃｈａｎｎｅｌ ０とＣｈａｎｎｅｌ １のバンクは、この実施例においては、完全に独立である。Ｃｈａｎｎｅｌ ０内のある特定のバンクに対する読出しアクセスリクエストは、従って、図に示されるように、このタイプのスタガリング（ふらつき）は単に例示に過ぎず、本発明の要件ではないが、Ｃｈａｎｎｅｌ １内のある特定のバンクに対する読出しアクセスリクエストと重なる。図４のタイミング図から、さらにバンクＢ０，Ｂ１及びＢ２の内容を更新するために、３０ナノ秒の書込みアクセスリクエストが用いられることもわかる。ランダムサイクル時間Ｔｒｃは、この実施例においては、２５ナノ秒であるものと想定される。この図面に示されるこれらの特定のタイミング間隔は単に例示であることに注意する。
【００２９】
図４に示される一例としてのセットの書込みアクセスリクエストの前後において、Ｔｒｃと等しい或いはこれより小さな遅延が発生する。これとの関連で、このメモリシステムは、ある与えられた実施態様における実際の待ち時間を低減するための追加の論理を設けることもできることに注意する。例えば、このような追加の論理は、図４内のバンクＢａ，Ｂｂ及びＢｃへの書込みアクセスの特定の順番を、更新前の（バンクＢｘへの）最後の読出しアクセスと更新後の（バンクＢｙへの）最初の読出しアクセスに基づいて決定するように構成することもできる。ここで、ａ、ｂ、ｃ、ｘ及びｙは、この実施例においては、０、１、或いは２のいずれかの値を取る。
【００３０】
長所として、本発明の上述の幾つかの実施例によると、１０Ｇｂｐｓ或いはそれ以上のオーダの最大データスループットを達成することができる。この場合、各チャネルは４つのバンクを含むように構成され、前述のように、これら４バンクの内の３つに同一のデータ項目が格納される。このＤＲＡＭデバイスは、東芝から市販されるＴＣ５９ＬＭ８１４ＣＦＴ−５０なるパーツ番号にて識別される上述のＦＣＤＲＡＭデバイスとすることもできるが、これは４−バーストモードにて動作し、２００ＭＨｚメモリクロックを用い、これらバンクの各々は、各々１６ビットの４Ｍメモリワードを含む。本発明との関連で用いるのに適する他の市販のＤＲＡＭメモリバンクには、例えば、単に一例として、東芝から市販されるパーツ番号ＴＣ５９ＬＭ８０６ＣＦＴ−５０、ＴＣ５９ＬＭ８０６ＢＦＴ−２２及びＴＣ５９ＬＭ８１４ＢＦＴ−２２や、富士通から市販されるパーツ番号ＭＢ８１Ｎ２５１６４７−５０及びＭＢ８１Ｎ２５８４７−５０などがあるが、ただし、達成可能な最大データスループットは用いられるデバイスによって異なる。
【００３１】
メモリシステム１００は、好ましい実施例においては、上述のバンク衝突回避モードと少なくとも１つの他のモードを含む複数のモードにて動作できるようにされる。この他のモードは、例えば、従来のＤＲＡＭ動作モードとされ、このモードにおいてはメモリシステム１００は実質的に従来のＤＲＡＭ−ベースのシステムとして動作し、従って上述のバンク衝突ペナルティを被る。この従来のＤＲＡＭ動作モードにおいては、各チャネル１０２、１０４内の各バンクＢ０，Ｂ１，．．．ＢＮは、異なるセットのデータ項目を格納し、これらデータ項目はランダムにアクセスされる。換言すれば、バンク衝突回避モードと関連する指定されるバンクアクセスシーケンスは用いられない。システム１００内に実現することができる従来のＤＲＡＭ動作は当分野において周知であり、従ってここでは詳細には説明されない。更に、ＤＲＡＭ動作モードにおいて、バンク衝突ペナルティの影響を最小限に押さえるためにランダムアクセスをスケジュールするための特定の技法を用いることもできる。システム１００のこの特定の動作モードは、率直なやり方にてプログラム制御下で選択することもできる。
【００３２】
図５は内部に本発明の技法によるメモリシステム１００を実現することができる一例としての処理システムを示す。この実施例においては、処理システム１００はラインカード５００を含み、この上には集積回路５０２が搭載される。この集積回路５０２は、処理デバイス５０４を含み、これは内部メモリ５０６を有する。処理デバイス５０４はラインカード５００上の外部メモリとやりとりするが、この外部メモリは図１との関連で説明したメモリシステム１００から成る。
図５に示す処理システムは説明を明快にするためにかなり簡略化されている。ただし、この処理システムは、各々が複数の集積回路を含む複数のラインカードを含むルータ或いはスイッチから構成されることも考えられる。本発明の類似の実現をルータ或いはスイッチの１つ或いは複数のポートカードに基づいて構成することもできる。
【００３３】
集積回路５０２の少なくとも一部として実現される処理デバイス５０４は、網プロセッサを構成する。上述のように、メモリシステム１００は、不平衡な読出し／書込み比が存在するようなメモリ用途、つまり、典型的には書込みアクセスよりかなり多くの読出しアクセスを伴うようなメモリ用途に用いるのに特に適する。本発明のこのような用途においては、メモリシステム１００は、例えば、網プロセッサ集積回路に対する外部木メモリ（ｔｒｅｅ ｍｅｍｏｒｙ）として機能する。木メモリは、探索オブジェクトとある特定の格納されているデータ項目との間の一致の存在或いは不在を決定することを試みる二進或いは非二進木探索アルゴリズム（ｔｒｅｅ ｓｅａｒｃｈ ａｌｇｏｒｉｔｈｍ）との関連で用いられる。当分野において周知の非二進木探索アルゴリズムの一例が１９９８年９月２２日付けでＶ．Ａ．Ｂｅｎｎｅｔｔらに交付された「Ｍｅｔｈｏｄ ｆｏｒｐｅｒｆｏｒｍｉｎｇ ｏｐｔｉｍｉｚｅｄ ｉｎｔｅｌｌｉｇｅｎｔ ｓｅａｒｃｈｅｓ ｏｆ ｋｎｏｗｌｅｄｇｅ ｂａｓｅｓ ｕｓｉｎｇ ｓｕｂｍａｐｓ ａｓｓｏｃｉａｔｅｄ ｗｉｔｈ ｓｅａｒｃｈ ｏｂｊｅｃｔｓ」なる名称の合衆国特許Ｎｏ．５，８１３，００１において説明されている。本発明のメモリシステム１００は、特に木メモリ探索用途に用いるのに適するが、ただし、様々な他の用途及び多様な他の処理システム構成にも利用できる。例えば、メモリシステム１００は、網プロセッサ或いは他の処理デバイス内の内部メモリとして用いることもできる。
【００３４】
本発明の上述の実施例はもっぱら解説のみを意図するものである。例えば、前述のように、本発明はメモリシステム要素の他の構成を用いて実現することもできる。加えて、ある与えられたデータ項目の複数のコピーを格納するために要求されるメモリバンクの最小数は、メモリバンクのランダムサイクル時間、メモリタスクのランダムバンクアクセス遅延、或いは両者の組合せなど別の関数に基づいて決定することもできる。更に説明の実施例は、二つの独立なメモリチャネルを利用し、各チャネルは、その中にデータコピーが格納される3つの最小数のメモリバンクを有し、各バンクには同一のデータ項目が格納されるが、他のチャネル数、チャネル当たりのバンク数、及びこれらバンクへのデータコピーの分配方式を用いることもできる。当業者においては明らかなように、クレームの範囲から逸脱することなく、これら及び他の様々な実施の形態が可能である。
【図面の簡単な説明】
【図１】本発明の技法に従って構成されたメモリシステムを示す略ブロック図である。
【図２】本発明によるバンク衝突回避モードにおいて図１のメモリシステムの各メモリバンク内に同一セットのデータ項目が格納されるやり方を示す図である。
【図３】本発明によるバンク衝突回避プロセスの流れ図を示す図である。
【図４】本発明の一つの実施例に従って図１のシステムの二つのチャネル内のアクセスリクエストが処理される際のタイミング図である。
【図５】図１のメモリシステムが内部メモリを含む処理デバイスに対する外部メモリとして用いられる様子を示す図である。
【符号の説明】
１００ メモリシステム
１０２ 第一のチャネル
１０４ 第二のチャネル
１１０ メモリコントローラ
１１２ アドレスバス
１１４ データバス
１１６ 制御バス
１２０ メモリコントローラ
１２２ アドレスバス
１２４ データバス
１２６ 制御バス
１３０ セットの入力先入れ先出し（ＦＩＦＯ）キュー
１３２ メモリアクセスアービタ
５００ ラインカード
５０２ 集積回路
５０４ 処理デバイス
５０６ 内部メモリ
【発明の属する技術分野】
本発明は一般的には網プロセッサ或いは他の処理デバイスとの関連で用いるためのメモリ、より詳細には複数のメモリバンク間の衝突を回避するように構成されたメモリアーキテクチャに関する。
【０００２】
【従来の技術】
網プロセッサは、一般には、例えば、非同期転送モード（ＡＴＭ）網或いは同期光網（ＳＯＮＥＴ）の物理層部分などの物理伝送媒体と、ルータ或いは他のタイプのパケットスイッチ内のスイッチファブリックの間のパケットの流れを制御する。動的ランダムアクセスメモリ（ＤＲＡＭ）は、ＤＲＡＭはある制限された電力消費にて大きなメモリ容量を提供できるという点で、このような網プロセッサとの関連で用いるのに適したメモリ技術である。
【０００３】
網プロセッサ内の、或いはこれと関連するＤＲＡＭは、典型的には多重メモリバンクの形式に構成される。これら複数のバンクのある与えられた１つ内の１つ或いは複数のアドレスへの一連の読出し或いは書込みアクセスには、ある要求されたアクセスプレチャージプロセス（ａｃｃｅｓｓ ｐｒｅ−ｃｈａｒｇｅ ｐｒｏｃｅｓｓ）が完結するまでのランダムサイクル時間（ｒａｎｄｏｍ ｃｙｃｌｅ ｔｉｍｅ）だけ待つことを要求される。ただし、バンクが異なるときはたとえ同一アドレスへのアクセスであっても、以降バンク衝突ペナルティ（ｂａｎｋ ｃｏｎｆｌｉｃｔ ｐｅｎａｌｔｙ）とも呼ばれるこのＴｒｃ待ち時間を待つことは要求されない。
【０００４】
静的ランダムアクセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｉｅｓ， ＳＲＡＭｓ）の場合は、このバンク衝突ペナルティが完全に回避される。つまり、メモリ内のあらゆるアドレスに、ＤＲＡＭと関連するＴｒｃ待ち時間の発生を伴うことなく、固定時間にてアクセスすることができる。ただし、ＳＲＡＭＳは、匹敵するサイズのＤＲＡＭと比較して、メモリ容量は典型的には一桁小さく、電力消費は二桁大きい、という短所がある。
【０００５】
当分野において周知の幾つかのＤＲＡＭは、上述のＴｒｃ待ち時間を低減するように特別に構成されている。例えば、いわゆる高速サイクルＤＲＡＭ（Ｆａｓｔ Ｃｙｃｌｅ ＤＲＡＭ）は、Ｔｒｃが最小となるように特別に設計されている。ＦＣＤＲＡＭのより具体的な例として、東芝から市販されるパーツ番号ＴＣ５９ＬＭ８１４ＣＦＴ−５０によって識別されるＦＣＤＲＡＭがある。ＦＣＤＲＡＭのこの特定のタイプにおいては、ランダムサイクル時間Ｔｒｃは5Tに制限されるが、ここでTはメモリクロック期間を表す。メモリアクセスには、読出しか書込みかをとわず、2クロック期間が必要とされ、最大データスループットはいわゆる「４バースト（ｆｏｕｒ ｂｕｒｓｔ）」モードを用いて達成される。例えば、２００ＭＨｚメモリクロックと４つのバンクに構成されたＦＣＤＲＡＭが用いられ、各バンクが各々１６ビットの４Ｍメモリ語を含む場合は、メモリクロック期間Ｔは５ナノ秒となり、Ｔｒｃは２５ナノ秒となり、この４バーストモードを用いたときの最大データスループットは約６．４ギガビット／秒（Ｇｂｐｓ）となる。ただし、一連のメモリアクセスがこれら４バンクの同一の１つに向かう場合は、データスループットは、Ｔｒｃ待ち時間の結果として、約２．５Ｇｂｐｓに低減する。
【０００６】
【課題を解決するための手段】
上述から明らかなように、網プロセッサ或いは他の処理デバイスとの関連で用いるための、DRAMの長所である高いメモリ容量と低い電力消費能力を活かせ、同時に上述のバンク衝突ペナルティと関連する問題を回避できるというSRAMの長所も活かせる、改善されたDRAMベースのメモリアーキテクチャに対する必要性が存在する。
【０００７】
【課題を解決するための手段】
本発明は、網プロセッサ或いは他の処理デバイスと用いるのに適するDRAM-ベースのメモリを実現するための改善された技法を提供する。
【０００８】
本発明の一面によると、複数のメモリバンクを有するメモリシステムはアクセスリクエスト間のバンク衝突を回避するように構成される。このメモリシステムは、メモリコントローラと、このメモリコントローラに接続された、各々が複数のデータ項目を格納するように構成された複数のメモリバンクを含む。より具体的には、ある与えられたデータ項目は、そのデータ項目の複数のコピーとして、これら複数のコピーがメモリバンクの指定される最小数の各々の１つに格納されるやり方にて格納される。メモリコントローラは、これらメモリバンク内に格納されているこれらデータ項目へのアクセスに対するリクエストを、ある指定されるバンクアクセスシーケンス、例えばこれらアクセスリクエストの特定の１つがセットのバンクキューの先頭位置から選択され、これらメモリバンクの対応する1つに加えられるラウンドロビンシーケンスに従って処理するように適合される。
【０００９】
一つの実施例においては、メモリシステムは、少なくとも第一と第二のメモリチャネルを含むように構成され、各チャネルは同一セットのデータ項目を格納するある数のメモリバンクを含む。上述のメモリコントローラは、第一のセットのアドレス、データ及び制御バスを介して第一のチャネルの各メモリバンクに接続された第一のコントローラと、第ニのセットのアドレス、データ及び制御バスを介して第ニのチャネルの各メモリバンクに接続された第ニのコントローラを含む。メモリコントローラは、更に、アクセスリクエストを格納し、各々がこれらメモリバンクの対応する１つと関連するセットのキューと、これらセットのキューに接続された、それらからアクセスリクエストのある与えられた１つを指定されるバンクアクセスシーケンスに従って選択するように構成されたメモリアクセスアービタを含む。ある与えられた実施例のデータスループットはそのメモリシステムのチャネルの数を増やすことで増加することができる。
【００１０】
本発明のもう一面によると、与えられたデータ項目の複数のコピーを格納するためのメモリバンクの最小数は、それらメモリバンクのランダムサイクル時間とランダムバンクアクセス遅延の関数として、例えばランダムサイクル時間のランダムバンクアクセス遅延に対する比より大きいかこれに等しい整数として選択される。
【００１１】
本発明のもう一面によると、メモリシステムは、好ましくは、上述のバンク衝突回避モードと、通常のランダムアクセスモードにて動作できるように構成される。システムの特定の動作モードは、ホストプロセッサ或いは他の関連するデバイスを介してプログラム制御下で選択される。
【００１２】
このメモリシステムは、特に、不平衡な読出し/書込み比が存在するようなメモリ用途、つまり、典型的には書込みアクセスよりかなり多くの読出しアクセスを伴うようなメモリ用途に用いるのに適する。一つのこのようなメモリ用途は、網プロセッサ集積回路に対する外部木メモリ（ｔｒｅｅ ｍｅｍｏｒｙ）としての用途であるが、本発明は様々な他の処理デバイスメモリ用途にも用いることができる。
【００１３】
長所として、本発明によるメモリシステムは、１０Ｇｂｐｓ或いはそれ以上の最大データスループットを達成するように構成することができる。
【００１４】
【発明の実施の形態】
本発明はここでは網プロセッサとの関連で外部メモリとして用いるのに特に適する一例としてのＤＲＡＭ−ベースのメモリアーキテクチャとの関連で説明される。ただし、本発明はより一般的に内部或いは外部ランダムアクセスメモリの複数のバンクにおける上述のバンク衝突ペナルティを緩和することが要望されるあらゆる処理デバイスに適用することができる。
【００１５】
ここで用いられる「処理デバイス（ｐｒｏｃｅｓｓｉｎｇ ｄｅｖｉｃｅ）」なる用語は、例えば、これらに制限されるものではないが、網プロセッサ、マイクロプロセッサ、中央処理ユニット（ＣＰＵ）、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、及びその他のタイプのデータ処理デバイス、並びにこれら及び他のデバイスの一部及び組合せ等を含むことを意図される。
【００１６】
本発明は一つの実施例においては、網プロセッサ或いは他の処理デバイスと関連する多重バンクＤＲＡＭ−ベースメモリシステムにおける上述のバンク衝突ペナルティをシステムの異なるメモリバンク内に、所定の数の同一データのコピーを格納することで回避する。必要とされるデータ項目のコピーの最小数は、この実施例においては、用いられるＤＲＡＭデバイスのランダムサイクル時間Ｔｒｃとランダムバンクアクセス遅延Ｔｒｄｂの関数として決定される。例えば、メモリシステムのある与えられた多重バンクチャネルに対するデータ項目のコピーの最小数は、ＴｒｃのＴｒｂｄに対する比より大きいかこれと等しい整数として決定され、例えば、Ｔｒｃが２５ナノ秒で、Ｔｒｂｄが１０ナノ秒である場合は、異なるバンク内に格納されるべきある与えられたデータ項目の同一コピーの数は３とされる。
【００１７】
図1は本発明に従って構成されたメモリシステム100を示す。メモリシステム１００は、ここではＣｈａｎｎｅｌ ０若しくはＣｈ０とも呼ばれる第一のチャネル１０２と、ここではＣｈａｎｎｅｌ １若しくはＣｈ１とも呼ばれる第二のチャネル１０４を含む。チャネル１０２と１０４は、各々、バンクＢ０，Ｂ１，．．．，ＢＮと呼ばれるセットのＮ個のメモリバンクを含む。チャネル１０２は、さらに、図示されるようにアドレスバス１１２、データバス１１４、及び制御バス１１６を介してそれと関連するＣｈａｎｎｅｌ ０のバンクＢ０，Ｂ１，．．．ＢＮの各々に接続されたＣｈａｎｎｅｌ ０メモリコントローラ１１０を含む。同様に、チャネル１０４は、さらに、図示されるようにアドレスバス１２２、データバス１２４、及び制御バス１２６を介してそれと関連するＣｈａｎｎｅｌ１のバンクＢ０，Ｂ１，．．．ＢＮの各々に接続されたＣｈａｎｎｅｌ １メモリコントローラ１２０を含む。メモリシステム１００は、さらに、セットの入力先入れ先出し（ＦＩＦＯ）キュー１３０とメモリアクセスアービタ１３２を含む。
【００１８】
メモリシステム１００は、これらメモリバンクに対しては外部のデコーダ論理を設け、図１には示されないが、このデコーダ論理をアドレス及び制御バス信号を従来のやり方にて処理するように構成することもできる。別個のセットのこのようなデコーダ論理をチャネル１０２と１０４のおのおのに対応させ、これらの全体或いは一部を関連するメモリコントローラ１１０或いは１２０内に組込むこともできる。
チャネル１０２と１０４のメモリバンクＢ０，Ｂ１，．．．ＢＮは、各々、一つ或いは複数のＤＲＡＭデバイスとして実現することもできる。例えば、これらメモリバンクは、各々、先に説明の一つ或いは複数の高速サイクルＤＲＡＭ（ＦＣＤＲＡＭ）として実現することもできる。これらデバイスを構成するやり方は当分野において周知であり、従ってここではこれ以上詳しくは説明しない。
【００１９】
本発明は、不平衡な読出し／書込み比が存在するようなメモリ用途、つまり、典型的には実質的に書込みアクセスより多くの読出しアクセスを伴うメモリ用途に用いるのに特に適する。不平衡な読出し／書込み比を有する用途の一例には、９５％の読出しアクセスと５％の書込みアクセスを有する用途がある。本発明は、ただし、読出しと書込みの特定の比、或いは不平衡のタイプを要求するものではない。
【００２０】
コントローラ１１０、１２０、キュー１３０、及びアクセスアービタ１３２は、集合的にシステム１００に対するメモリコントローラと見ることもできる。ここで用いられる「メモリコントローラ（ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ）」なる用語は、従って、より一般的に、コントローラ１１０や１２０など単一のチャネルコントローラを意味するものと解することも、或いは複数のチャネルコントローラ、並びに１つ或いは複数のアービタ、キュー或いは、他の関連する要素を含むより複雑な構成を意味するものと解することもできる。
【００２１】
図1に示すメモリシステム１００の特定の構成は、単に例示に過ぎず、本発明の範囲を任意の特定の実施態様或いは一群の実施態様に制限することを意図するものと解されるべきではない。例えば、各々がＮ個のメモリバンクを有する二つのチャネルを含むものとして示されるが、当業者においては理解できるように、本発明は、二つより多くのチャネルを用いて実現することも、たった1つのチャネルを用いて実現することもでき、更に、ある与えられた多重チャネル実現において、各チャネルが同数のメモリバンクを有することも必要とされない。
【００２２】
ある与えられた実施態様のデータスループットは、メモリシステムのチャネルの数を増やすことで増加することができる。換言すれば、データスループットは用いられるチャネルの数に比例する。
【００２３】
バンク衝突回避モードの動作においては、入力アクセスリクエストは、複数のＦＩＦＯキュー１３０の特定の１つに向けられる。これらキューは、好ましくは、バンク毎に、Ｃｈａｎｎｅｌ ０或いはＣｈａｎｎｅｌ １の複数のバンクの特定の１つに向けられたリクエストが、セットのＦＩＦＯキュー１３０内のそのバンクと関連するある特定のＦＩＦＯキュー内に格納されるように編成される。次に、メモリアクセスアービタ１３２によって、これらＦＩＦＯキュー１３０からアクセスリクエストが、異なるバンクに向けられたアクセスリクエスト間での前述のバンク衝突問題が回避されるように構成されたある指定されるバンクアクセスシーケンスに従って選択される。このシーケンス動作の例については後により詳細に説明される。
【００２４】
説明の目的に対しては、ＦＩＦＯキュー１３０内に格納されるべきアクセスリクエストの各々は、これらバンクのある与えられた１つ内のある指定されるアドレスからある特定のデータ項目を読み出す動作を伴うものと想定される。メモリシステム１００は、本発明の教示に従って上述のバンク衝突回避モードにて動作するように構成することができる。このモードにおいては、ある指定される数の同一データのコピーが、チャネル１０２と１０４内の、バンクＢ０，Ｂ１，．．．ＢＮの異なる１つ内に格納される。前述のように、必要とされるデータ項目のコピーの最小数は、説明の実施例においては、Ｃｈａｎｎｅｌ ０とＣｈａｎｎｅｌ １のバンクＢ０，Ｂ１，．．．ＢＮ内で用いられる特定のＤＲＡＭデバイスのランダムサイクル時間Ｔｒｃとランダムバンクアクセス遅延Ｔｒｂｄの関数として決定される。より具体的には、ある与えられたデータ項目の複数のコピーを格納するためのメモリバンクの最小数は、ランダムサイクル時間Ｔｒｃのランダムバンクアクセス遅延Ｔｒｂｄに対する比より大きいかこれに等しい整数として決定される。上述の例においては、データ項目のコピーの最小数は、ＴｒｃのＴｒｂｄに対する比より大きいかこれに等しい整数として決定される。従って、用いられる特定のＤＲＡＭデバイスが、２５ナノ秒なるＴｒｃと１０ナノ秒なるＴｒｂｄを有する場合は、ある与えられたメモリチャネルの異なるバンク内に格納されるべきある与えられたデータ項目の同一コピーの数は３となる。
【００２５】
図２はデータ項目の複数のコピーがバンク衝突回避モードにおいて指定される最小数のメモリバンク内に格納されるやり方を示す。この例においては、ある与えられたチャネル内のＮ個のバンクのバンクＢ０，Ｂ１及びＢ２の各々は、データ項目１、データ項目２、．．．データ項目Ｋと呼ばれる同一セットのＫ個のデータ項目を格納する。図面にはたった３つのバンクしか示されないが、説明の実施例においては、チャネル１０２と１０４の両方において同一のメモリ構成が利用され、全体で２Ｎ個のバンクの内の、全部で６個のバンクが同一セットのデータ項目を格納するものと想定される。各データ項目は、この実施例においては、あるメモリバンクのある特定のアドレス可能なワードに対応する。上述の入力アクセスリクエストは、好ましくは、これらメモリバンクのある特定の１つ内のこのようなアドレス可能なワードに向けられる。
【００２６】
図３は本発明の技術を用いる図１のシステム内で実現されるバンク衝突回避プロセスの流れ図である。ステップ３００において、システムはバンク衝突回避モードに入る。これは、当業者においては明らかなやり方にて、コントローラ１１０、１２０、キュー１３０及びアービタ１３２をプログラマブルに構成することで達成される。
【００２７】
次に、ステップ３０２において、同一セットのデータ項目が、上述のやり方にて、各チャネル内の最小数のバンク内に格納される。バンクの最小数は、ある与えられた既知のメモリシステム構成に基づいて予め決定しておくことも、或いはシステムメモリコントローラ内の論理回路を用いて動的に決定することもできる。システム１００がいったんバンク衝突回避モードに入り、複数のセットのデータ項目が前述のやり方にてメモリバンク内に格納されると、システム１００は、ステップ３０４において、入りアクセスリクエストを、バンク毎にセットのＦＩＦＯキュー１３０内に置く。次に、ステップ３０６において、これらアクセスリクエストがＦＩＦＯキュー１３０から、ラウンドロビン選択プロセス或いは他の指定されるバンクアクセスシーケンスに従って選択される。例えば、ラウンドロビン選択プロセスにおいては、これら複数のアクセスリクエストの特定の１つがこれらセットのキュー１３０の先頭位置からラウンドロビンシーケンスにて選択され、これらメモリバンクの対応する１つに加えられる。より具体的な例としては、これらアクセスリクエストは、Ｃｈ０−Ｂ０、Ｃｈ１−Ｂ０、Ｃｈ０−Ｂ１、Ｃｈ１−Ｂ１、Ｃｈ０−Ｂ２、Ｃｈ１−Ｂ２、Ｃｈ０−Ｂ０、Ｃｈ１−Ｂ０、．．．のようなバンクアクセスシーケンスパターンに基づいて選択される。本発明から逸脱することなく、チャネルとバンクの他の組合せを他のバンクアクセスシーケンスと共に用いることもできる。
【００２８】
図４は、図１のシステムの二つのチャネル１０２、１０４内のある数の異なるアクセスリクエストを、上述のバンク衝突回避モードを用いて、処理する際のタイミング図を示す。ここでも、図２との関連で説明したように、二重のセットのデータ項目がＣｈａｎｎｅｌ ０とＣｈａｎｎｅｌ １の各々のバンクＢ０，Ｂ１及びＢ２の各々の中に格納されるものと想定される。この一例としてのタイミング図においては、読出しアクセスリクエストは各々約１０ナノ秒を要することがわかる。これは上述のランダムバンクアクセス遅延Ｔｒｂｄに対応する。Ｃｈａｎｎｅｌ ０とＣｈａｎｎｅｌ １のバンクは、この実施例においては、完全に独立である。Ｃｈａｎｎｅｌ ０内のある特定のバンクに対する読出しアクセスリクエストは、従って、図に示されるように、このタイプのスタガリング（ふらつき）は単に例示に過ぎず、本発明の要件ではないが、Ｃｈａｎｎｅｌ １内のある特定のバンクに対する読出しアクセスリクエストと重なる。図４のタイミング図から、さらにバンクＢ０，Ｂ１及びＢ２の内容を更新するために、３０ナノ秒の書込みアクセスリクエストが用いられることもわかる。ランダムサイクル時間Ｔｒｃは、この実施例においては、２５ナノ秒であるものと想定される。この図面に示されるこれらの特定のタイミング間隔は単に例示であることに注意する。
【００２９】
図４に示される一例としてのセットの書込みアクセスリクエストの前後において、Ｔｒｃと等しい或いはこれより小さな遅延が発生する。これとの関連で、このメモリシステムは、ある与えられた実施態様における実際の待ち時間を低減するための追加の論理を設けることもできることに注意する。例えば、このような追加の論理は、図４内のバンクＢａ，Ｂｂ及びＢｃへの書込みアクセスの特定の順番を、更新前の（バンクＢｘへの）最後の読出しアクセスと更新後の（バンクＢｙへの）最初の読出しアクセスに基づいて決定するように構成することもできる。ここで、ａ、ｂ、ｃ、ｘ及びｙは、この実施例においては、０、１、或いは２のいずれかの値を取る。
【００３０】
長所として、本発明の上述の幾つかの実施例によると、１０Ｇｂｐｓ或いはそれ以上のオーダの最大データスループットを達成することができる。この場合、各チャネルは４つのバンクを含むように構成され、前述のように、これら４バンクの内の３つに同一のデータ項目が格納される。このＤＲＡＭデバイスは、東芝から市販されるＴＣ５９ＬＭ８１４ＣＦＴ−５０なるパーツ番号にて識別される上述のＦＣＤＲＡＭデバイスとすることもできるが、これは４−バーストモードにて動作し、２００ＭＨｚメモリクロックを用い、これらバンクの各々は、各々１６ビットの４Ｍメモリワードを含む。本発明との関連で用いるのに適する他の市販のＤＲＡＭメモリバンクには、例えば、単に一例として、東芝から市販されるパーツ番号ＴＣ５９ＬＭ８０６ＣＦＴ−５０、ＴＣ５９ＬＭ８０６ＢＦＴ−２２及びＴＣ５９ＬＭ８１４ＢＦＴ−２２や、富士通から市販されるパーツ番号ＭＢ８１Ｎ２５１６４７−５０及びＭＢ８１Ｎ２５８４７−５０などがあるが、ただし、達成可能な最大データスループットは用いられるデバイスによって異なる。
【００３１】
メモリシステム１００は、好ましい実施例においては、上述のバンク衝突回避モードと少なくとも１つの他のモードを含む複数のモードにて動作できるようにされる。この他のモードは、例えば、従来のＤＲＡＭ動作モードとされ、このモードにおいてはメモリシステム１００は実質的に従来のＤＲＡＭ−ベースのシステムとして動作し、従って上述のバンク衝突ペナルティを被る。この従来のＤＲＡＭ動作モードにおいては、各チャネル１０２、１０４内の各バンクＢ０，Ｂ１，．．．ＢＮは、異なるセットのデータ項目を格納し、これらデータ項目はランダムにアクセスされる。換言すれば、バンク衝突回避モードと関連する指定されるバンクアクセスシーケンスは用いられない。システム１００内に実現することができる従来のＤＲＡＭ動作は当分野において周知であり、従ってここでは詳細には説明されない。更に、ＤＲＡＭ動作モードにおいて、バンク衝突ペナルティの影響を最小限に押さえるためにランダムアクセスをスケジュールするための特定の技法を用いることもできる。システム１００のこの特定の動作モードは、率直なやり方にてプログラム制御下で選択することもできる。
【００３２】
図５は内部に本発明の技法によるメモリシステム１００を実現することができる一例としての処理システムを示す。この実施例においては、処理システム１００はラインカード５００を含み、この上には集積回路５０２が搭載される。この集積回路５０２は、処理デバイス５０４を含み、これは内部メモリ５０６を有する。処理デバイス５０４はラインカード５００上の外部メモリとやりとりするが、この外部メモリは図１との関連で説明したメモリシステム１００から成る。
図５に示す処理システムは説明を明快にするためにかなり簡略化されている。ただし、この処理システムは、各々が複数の集積回路を含む複数のラインカードを含むルータ或いはスイッチから構成されることも考えられる。本発明の類似の実現をルータ或いはスイッチの１つ或いは複数のポートカードに基づいて構成することもできる。
【００３３】
集積回路５０２の少なくとも一部として実現される処理デバイス５０４は、網プロセッサを構成する。上述のように、メモリシステム１００は、不平衡な読出し／書込み比が存在するようなメモリ用途、つまり、典型的には書込みアクセスよりかなり多くの読出しアクセスを伴うようなメモリ用途に用いるのに特に適する。本発明のこのような用途においては、メモリシステム１００は、例えば、網プロセッサ集積回路に対する外部木メモリ（ｔｒｅｅ ｍｅｍｏｒｙ）として機能する。木メモリは、探索オブジェクトとある特定の格納されているデータ項目との間の一致の存在或いは不在を決定することを試みる二進或いは非二進木探索アルゴリズム（ｔｒｅｅ ｓｅａｒｃｈ ａｌｇｏｒｉｔｈｍ）との関連で用いられる。当分野において周知の非二進木探索アルゴリズムの一例が１９９８年９月２２日付けでＶ．Ａ．Ｂｅｎｎｅｔｔらに交付された「Ｍｅｔｈｏｄ ｆｏｒｐｅｒｆｏｒｍｉｎｇ ｏｐｔｉｍｉｚｅｄ ｉｎｔｅｌｌｉｇｅｎｔ ｓｅａｒｃｈｅｓ ｏｆ ｋｎｏｗｌｅｄｇｅ ｂａｓｅｓ ｕｓｉｎｇ ｓｕｂｍａｐｓ ａｓｓｏｃｉａｔｅｄ ｗｉｔｈ ｓｅａｒｃｈ ｏｂｊｅｃｔｓ」なる名称の合衆国特許Ｎｏ．５，８１３，００１において説明されている。本発明のメモリシステム１００は、特に木メモリ探索用途に用いるのに適するが、ただし、様々な他の用途及び多様な他の処理システム構成にも利用できる。例えば、メモリシステム１００は、網プロセッサ或いは他の処理デバイス内の内部メモリとして用いることもできる。
【００３４】
本発明の上述の実施例はもっぱら解説のみを意図するものである。例えば、前述のように、本発明はメモリシステム要素の他の構成を用いて実現することもできる。加えて、ある与えられたデータ項目の複数のコピーを格納するために要求されるメモリバンクの最小数は、メモリバンクのランダムサイクル時間、メモリタスクのランダムバンクアクセス遅延、或いは両者の組合せなど別の関数に基づいて決定することもできる。更に説明の実施例は、二つの独立なメモリチャネルを利用し、各チャネルは、その中にデータコピーが格納される3つの最小数のメモリバンクを有し、各バンクには同一のデータ項目が格納されるが、他のチャネル数、チャネル当たりのバンク数、及びこれらバンクへのデータコピーの分配方式を用いることもできる。当業者においては明らかなように、クレームの範囲から逸脱することなく、これら及び他の様々な実施の形態が可能である。
【図面の簡単な説明】
【図１】本発明の技法に従って構成されたメモリシステムを示す略ブロック図である。
【図２】本発明によるバンク衝突回避モードにおいて図１のメモリシステムの各メモリバンク内に同一セットのデータ項目が格納されるやり方を示す図である。
【図３】本発明によるバンク衝突回避プロセスの流れ図を示す図である。
【図４】本発明の一つの実施例に従って図１のシステムの二つのチャネル内のアクセスリクエストが処理される際のタイミング図である。
【図５】図１のメモリシステムが内部メモリを含む処理デバイスに対する外部メモリとして用いられる様子を示す図である。
【符号の説明】
１００ メモリシステム
１０２ 第一のチャネル
１０４ 第二のチャネル
１１０ メモリコントローラ
１１２ アドレスバス
１１４ データバス
１１６ 制御バス
１２０ メモリコントローラ
１２２ アドレスバス
１２４ データバス
１２６ 制御バス
１３０ セットの入力先入れ先出し（ＦＩＦＯ）キュー
１３２ メモリアクセスアービタ
５００ ラインカード
５０２ 集積回路
５０４ 処理デバイス
５０６ 内部メモリ
Claims (9)
- メモリコントローラと、
該メモリコントローラに接続され、各々が複数のデータ項目を格納するように構成された複数のメモリバンクであって、
ある与えられたデータ項目が該データ項目の複数のコピーとして、これら複数のコピーが該メモリバンクの指定される最小数の各々の１つに格納されるやり方にて格納されている複数のメモリバンクを備えるメモリシステムにおいて、
該メモリコントローラは、該メモリバンク内に格納された該データ項目へのアクセスに対するリクエストをアクセスリクエスト間のバンク衝突が回避されるように構成されたある指定されるバンクアクセスシーケンスに従って処理するように適合され、
該メモリコントローラがさらに：
該アクセスリクエストを格納するように構成された、各々が該複数のメモリバンクの対応する１つと関連するセットのキューと、
該セットのキューに接続された、そこから該アクセスリクエストのある与えられた１つを該指定されるバンクアクセスシーケンスに従って選択するためのアービタと、を備えることを特徴とするメモリシステム。 - 該与えられたデータ項目の複数のコピーを格納するための該メモリバンクの最小数が該メモリバンクのランダムサイクル時間の関数として決定される請求項１記載のメモリシステム。
- 該与えられたデータ項目の複数のコピーを格納するための該メモリバンクの最小数が該メモリバンクのランダムサイクル時間と該メモリバンクのランダムバンクアクセス遅延の関数として決定される請求項２記載のメモリシステム。
- 該与えられたデータ項目の複数のコピーを格納するための該メモリバンクの最小数が該メモリバンクのランダムサイクル時間の該メモリバンクのランダムバンクアクセス遅延に対する比より大きいかこれと等しい整数として決定される請求項３記載のメモリシステム。
- 更に、該複数のメモリバンクを第一の複数のメモリバンクとして含む第一のメモリチャネルと、第二の複数のメモリバンクを含む第二のメモリチャネルを備える請求項1記載のメモリシステム。
- 該指定されるバンクアクセスシーケンスがラウンドロビン選択シーケンスから成り、該アクセスリクエストの特定の１つがあるラウンドアクセスシーケンスに従って該セットのキューの先頭位置から選択され、該複数のメモリバンクの対応する１つに加えられる請求項１記載のメモリシステム。
- 多重モードにて動作することができ、これら多重モードが、少なくとも：
ある与えられたデータ項目が該データ項目の複数のコピーとして、これら複数のコピーが該メモリバンクの指定される最小数の各々の１つに格納されるやり方にて格納され、該メモリコントローラが該メモリバンク内に格納されたこれらデータ項目へのアクセスに対するリクエストを該指定されるバンクアクセスシーケンスに従って処理するように適合される第一のモードと、
該与えられたデータ項目がそのデータ項目の単一のコピーとしてその単一のコピーが該複数のメモリバンクのある特定の１つの中に格納されるやり方にて格納され、該メモリコントローラが該メモリバンク内に格納されたこれらデータ項目へのアクセスに対するリクエストを該指定されるバンクアクセスシーケンスとは異なるあるシーケンスに従って処理するように適合される第ニのモードと、
を含む請求項１記載のメモリシステム。 - 処理デバイスと、
該処理デバイスに接続されたメモリシステムとを備える処理システムにおいて、
該メモリシステムが：
メモリコントローラと、
該メモリコントローラに接続された、各々が複数のデータ項目を格納するように構成された複数のメモリバンクであって、ある与えられたデータ項目が該データ項目の複数のコピーとして、これら複数のコピーが該メモリバンクの指定される最小数の各々の１つに格納されるやり方にて格納されている複数のメモリバンクとを備え、
該メモリコントローラは、該処理デバイスから受信される該メモリバンク内に格納されたこれらデータ項目へのアクセスに対するリクエストを該アクセスリクエスト間のバンク衝突を回避するように構成されたある指定されるバンクアクセスシーケンスに従って処理するように適合され、
該メモリコントローラがさらに：
該アクセスリクエストを格納するように構成された、各々が該複数のメモリバンクの対応する１つと関連するセットのキューと、
該セットのキューに接続された、そこから該アクセスリクエストのある与えられた１つを該指定されるバンクアクセスシーケンスに従って選択するためのアービタと、を備える、ことを特徴とする処理システム。 - メモリコントローラと、このメモリコントローラに接続された、各々が複数のデータ項目を格納するように構成された複数のメモリバンクとを備えるメモリシステム内で用いるための方法であって、
ある与えられたデータ項目を該データ項目の複数のコピーとして、これら複数のコピーが該メモリバンクの指定される最小数の各々の１つに格納されるやり方にて格納するステップと、
該メモリコントローラを用いて該メモリバンク内に格納された該データ項目へのアクセスに対するリクエストを該アクセスリクエスト間のバンク衝突を回避するように構成されたある指定されるバンクアクセスシーケンスに従って処理するステップと、を含み、
該メモリコントローラが：
該アクセスリクエストを格納するように構成された、各々が該複数のメモリバンクの対応する１つと関連するセットのキューと、
該セットのキューに接続された、そこから該アクセスリクエストのある与えられた１つを該指定されるバンクアクセスシーケンスに従って選択するためのアービタと、を備える方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/025331 | 2001-12-19 | ||
| US10/025,331 US6944731B2 (en) | 2001-12-19 | 2001-12-19 | Dynamic random access memory system with bank conflict avoidance feature |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003208353A JP2003208353A (ja) | 2003-07-25 |
| JP2003208353A5 JP2003208353A5 (ja) | 2005-12-22 |
| JP4369660B2 true JP4369660B2 (ja) | 2009-11-25 |
Family
ID=21825396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002364520A Expired - Fee Related JP4369660B2 (ja) | 2001-12-19 | 2002-12-17 | バンク衝突回避機能を備える動的ランダムアクセスメモリシステム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6944731B2 (ja) |
| EP (1) | EP1345125B1 (ja) |
| JP (1) | JP4369660B2 (ja) |
| KR (1) | KR100963721B1 (ja) |
| TW (1) | TWI255990B (ja) |
Families Citing this family (84)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7596139B2 (en) | 2000-11-17 | 2009-09-29 | Foundry Networks, Inc. | Backplane interface adapter with error control and redundant fabric |
| US7236490B2 (en) | 2000-11-17 | 2007-06-26 | Foundry Networks, Inc. | Backplane interface adapter |
| JP2003029932A (ja) * | 2001-07-18 | 2003-01-31 | Hitachi Ltd | ディスク制御装置 |
| US6839797B2 (en) * | 2001-12-21 | 2005-01-04 | Agere Systems, Inc. | Multi-bank scheduling to improve performance on tree accesses in a DRAM based random access memory subsystem |
| US7286543B2 (en) * | 2002-02-27 | 2007-10-23 | International Business Machines Corporation | Memory system with apparatus and method to enable balanced bandwidth utilization |
| US7649885B1 (en) | 2002-05-06 | 2010-01-19 | Foundry Networks, Inc. | Network routing system for enhanced efficiency and monitoring capability |
| US7187687B1 (en) | 2002-05-06 | 2007-03-06 | Foundry Networks, Inc. | Pipeline method and system for switching packets |
| US7266117B1 (en) | 2002-05-06 | 2007-09-04 | Foundry Networks, Inc. | System architecture for very fast ethernet blade |
| US7468975B1 (en) | 2002-05-06 | 2008-12-23 | Foundry Networks, Inc. | Flexible method for processing data packets in a network routing system for enhanced efficiency and monitoring capability |
| US20120155466A1 (en) | 2002-05-06 | 2012-06-21 | Ian Edward Davis | Method and apparatus for efficiently processing data packets in a computer network |
| US6901072B1 (en) | 2003-05-15 | 2005-05-31 | Foundry Networks, Inc. | System and method for high speed packet transmission implementing dual transmit and receive pipelines |
| US7167942B1 (en) * | 2003-06-09 | 2007-01-23 | Marvell International Ltd. | Dynamic random access memory controller |
| US7360026B1 (en) * | 2003-10-06 | 2008-04-15 | Altera Corporation | Method and apparatus for synchronizing data with a reduced clock cycle response time |
| US20050138276A1 (en) * | 2003-12-17 | 2005-06-23 | Intel Corporation | Methods and apparatus for high bandwidth random access using dynamic random access memory |
| JP4534488B2 (ja) * | 2004-01-05 | 2010-09-01 | ソニー株式会社 | データ格納装置、データ格納制御装置、データ格納制御方法及びデータ格納制御プログラム |
| US7817659B2 (en) | 2004-03-26 | 2010-10-19 | Foundry Networks, Llc | Method and apparatus for aggregating input data streams |
| JP4735008B2 (ja) * | 2004-04-19 | 2011-07-27 | ソニー株式会社 | データ格納装置、データ格納制御装置、データ格納制御方法及びデータ格納制御プログラム |
| US8730961B1 (en) | 2004-04-26 | 2014-05-20 | Foundry Networks, Llc | System and method for optimizing router lookup |
| US7277982B2 (en) * | 2004-07-27 | 2007-10-02 | International Business Machines Corporation | DRAM access command queuing structure |
| US7941585B2 (en) * | 2004-09-10 | 2011-05-10 | Cavium Networks, Inc. | Local scratchpad and data caching system |
| EP1794979B1 (en) | 2004-09-10 | 2017-04-12 | Cavium, Inc. | Selective replication of data structure |
| US7594081B2 (en) | 2004-09-10 | 2009-09-22 | Cavium Networks, Inc. | Direct access to low-latency memory |
| US7657703B1 (en) | 2004-10-29 | 2010-02-02 | Foundry Networks, Inc. | Double density content addressable memory (CAM) lookup scheme |
| US7801174B2 (en) * | 2004-12-29 | 2010-09-21 | Alcatel-Lucent Usa Inc. | Techniques for efficient control of aggregating wireless voice communications |
| US7228472B2 (en) * | 2005-01-11 | 2007-06-05 | Hewlett-Packard Development Company, L.P. | System and method to control data capture |
| US7752016B2 (en) * | 2005-01-11 | 2010-07-06 | Hewlett-Packard Development Company, L.P. | System and method for data analysis |
| US7809991B2 (en) * | 2005-01-11 | 2010-10-05 | Hewlett-Packard Development Company, L.P. | System and method to qualify data capture |
| US8478947B2 (en) * | 2005-07-05 | 2013-07-02 | Arm Limited | Memory controller |
| US8448162B2 (en) | 2005-12-28 | 2013-05-21 | Foundry Networks, Llc | Hitless software upgrades |
| US8572349B2 (en) * | 2006-01-31 | 2013-10-29 | Agere Systems Llc | Processor with programmable configuration of logical-to-physical address translation on a per-client basis |
| US7461216B2 (en) * | 2006-02-23 | 2008-12-02 | Hewlett-Packard Development Company, L.P. | Memory controller |
| US7903654B2 (en) | 2006-08-22 | 2011-03-08 | Foundry Networks, Llc | System and method for ECMP load sharing |
| US8238255B2 (en) | 2006-11-22 | 2012-08-07 | Foundry Networks, Llc | Recovering from failures without impact on data traffic in a shared bus architecture |
| US7949841B2 (en) * | 2006-12-08 | 2011-05-24 | Microsoft Corporation | Protection of critical memory using replication |
| US8395996B2 (en) | 2007-01-11 | 2013-03-12 | Foundry Networks, Llc | Techniques for processing incoming failure detection protocol packets |
| US8327057B1 (en) | 2007-04-16 | 2012-12-04 | Juniper Networks, Inc. | Ordering write bursts to memory |
| US8037399B2 (en) | 2007-07-18 | 2011-10-11 | Foundry Networks, Llc | Techniques for segmented CRC design in high speed networks |
| US8271859B2 (en) | 2007-07-18 | 2012-09-18 | Foundry Networks Llc | Segmented CRC design in high speed networks |
| US8347005B2 (en) * | 2007-07-31 | 2013-01-01 | Hewlett-Packard Development Company, L.P. | Memory controller with multi-protocol interface |
| US8099564B1 (en) * | 2007-08-10 | 2012-01-17 | Xilinx, Inc. | Programmable memory controller |
| US8509236B2 (en) | 2007-09-26 | 2013-08-13 | Foundry Networks, Llc | Techniques for selecting paths and/or trunk ports for forwarding traffic flows |
| US8254191B2 (en) * | 2008-10-30 | 2012-08-28 | Micron Technology, Inc. | Switched interface stacked-die memory architecture |
| US8370557B2 (en) * | 2008-12-19 | 2013-02-05 | Intel Corporation | Pseudo dual-port SRAM and a shared memory switch using multiple memory banks and a sideband memory |
| US8086783B2 (en) * | 2009-02-23 | 2011-12-27 | International Business Machines Corporation | High availability memory system |
| US8090901B2 (en) | 2009-05-14 | 2012-01-03 | Brocade Communications Systems, Inc. | TCAM management approach that minimize movements |
| US8599850B2 (en) | 2009-09-21 | 2013-12-03 | Brocade Communications Systems, Inc. | Provisioning single or multistage networks using ethernet service instances (ESIs) |
| US8293198B2 (en) * | 2009-12-18 | 2012-10-23 | Basf Corporation | Process of direct copper exchange into Na+-form of chabazite molecular sieve, and catalysts, systems and methods |
| US9612775B1 (en) | 2009-12-30 | 2017-04-04 | Micron Technology, Inc. | Solid state drive controller |
| US9442866B1 (en) | 2009-12-30 | 2016-09-13 | Micron Technology | Self-adaptive solid state drive controller |
| US10229139B2 (en) | 2011-08-02 | 2019-03-12 | Cavium, Llc | Incremental update heuristics |
| CN102681946B (zh) * | 2012-05-11 | 2015-03-11 | 龙芯中科技术有限公司 | 内存访问方法和装置 |
| US10083200B2 (en) | 2013-03-14 | 2018-09-25 | Cavium, Inc. | Batch incremental update |
| US9430511B2 (en) * | 2013-03-15 | 2016-08-30 | Cavium, Inc. | Merging independent writes, separating dependent and independent writes, and error roll back |
| US9595003B1 (en) | 2013-03-15 | 2017-03-14 | Cavium, Inc. | Compiler with mask nodes |
| US9195939B1 (en) | 2013-03-15 | 2015-11-24 | Cavium, Inc. | Scope in decision trees |
| US9361973B2 (en) | 2013-10-28 | 2016-06-07 | Cypress Semiconductor Corporation | Multi-channel, multi-bank memory with wide data input/output |
| US9652415B2 (en) * | 2014-07-09 | 2017-05-16 | Sandisk Technologies Llc | Atomic non-volatile memory data transfer |
| US9904621B2 (en) | 2014-07-15 | 2018-02-27 | Sandisk Technologies Llc | Methods and systems for flash buffer sizing |
| US9645744B2 (en) | 2014-07-22 | 2017-05-09 | Sandisk Technologies Llc | Suspending and resuming non-volatile memory operations |
| US9436397B2 (en) | 2014-09-23 | 2016-09-06 | Sandisk Technologies Llc. | Validating the status of memory operations |
| US9558125B2 (en) | 2014-10-27 | 2017-01-31 | Sandisk Technologies Llc | Processing of un-map commands to enhance performance and endurance of a storage device |
| US9753649B2 (en) | 2014-10-27 | 2017-09-05 | Sandisk Technologies Llc | Tracking intermix of writes and un-map commands across power cycles |
| US9952978B2 (en) | 2014-10-27 | 2018-04-24 | Sandisk Technologies, Llc | Method for improving mixed random performance in low queue depth workloads |
| US9817752B2 (en) | 2014-11-21 | 2017-11-14 | Sandisk Technologies Llc | Data integrity enhancement to protect against returning old versions of data |
| US9824007B2 (en) | 2014-11-21 | 2017-11-21 | Sandisk Technologies Llc | Data integrity enhancement to protect against returning old versions of data |
| CN105760315A (zh) * | 2014-12-15 | 2016-07-13 | 深圳市中兴微电子技术有限公司 | 一种提高同步动态随机存储器访问效率的方法及装置 |
| US9647697B2 (en) | 2015-03-16 | 2017-05-09 | Sandisk Technologies Llc | Method and system for determining soft information offsets |
| US9772796B2 (en) | 2015-04-09 | 2017-09-26 | Sandisk Technologies Llc | Multi-package segmented data transfer protocol for sending sub-request to multiple memory portions of solid-state drive using a single relative memory address |
| US9753653B2 (en) | 2015-04-14 | 2017-09-05 | Sandisk Technologies Llc | High-priority NAND operations management |
| US9864545B2 (en) | 2015-04-14 | 2018-01-09 | Sandisk Technologies Llc | Open erase block read automation |
| US10372529B2 (en) | 2015-04-20 | 2019-08-06 | Sandisk Technologies Llc | Iterative soft information correction and decoding |
| US9778878B2 (en) | 2015-04-22 | 2017-10-03 | Sandisk Technologies Llc | Method and system for limiting write command execution |
| US10241941B2 (en) * | 2015-06-29 | 2019-03-26 | Nxp Usa, Inc. | Systems and methods for asymmetric memory access to memory banks within integrated circuit systems |
| US9870149B2 (en) | 2015-07-08 | 2018-01-16 | Sandisk Technologies Llc | Scheduling operations in non-volatile memory devices using preference values |
| US9715939B2 (en) | 2015-08-10 | 2017-07-25 | Sandisk Technologies Llc | Low read data storage management |
| US10228990B2 (en) | 2015-11-12 | 2019-03-12 | Sandisk Technologies Llc | Variable-term error metrics adjustment |
| US10126970B2 (en) | 2015-12-11 | 2018-11-13 | Sandisk Technologies Llc | Paired metablocks in non-volatile storage device |
| US9837146B2 (en) | 2016-01-08 | 2017-12-05 | Sandisk Technologies Llc | Memory system temperature management |
| US10732856B2 (en) | 2016-03-03 | 2020-08-04 | Sandisk Technologies Llc | Erase health metric to rank memory portions |
| US10481830B2 (en) | 2016-07-25 | 2019-11-19 | Sandisk Technologies Llc | Selectively throttling host reads for read disturbs in non-volatile memory system |
| JP2019091191A (ja) * | 2017-11-14 | 2019-06-13 | ルネサスエレクトロニクス株式会社 | 半導体装置、データ処理システム、データ読取り方法、及びデータ読取りプログラム |
| US11422707B2 (en) * | 2017-12-21 | 2022-08-23 | Advanced Micro Devices, Inc. | Scheduling memory requests for a ganged memory device |
| US10679320B1 (en) * | 2018-07-23 | 2020-06-09 | Ambarella International Lp | High dynamic range sensor system with row increment operation |
| CN110187835B (zh) * | 2019-05-24 | 2023-02-03 | 北京百度网讯科技有限公司 | 用于管理访问请求的方法、装置、设备和存储介质 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4912698A (en) * | 1983-09-26 | 1990-03-27 | Siemens Aktiengesellschaft | Multi-processor central control unit of a telephone exchange system and its operation |
| US4766535A (en) * | 1985-12-20 | 1988-08-23 | International Business Machines Corporation | High-performance multiple port memory |
| US5966143A (en) * | 1997-10-14 | 1999-10-12 | Motorola, Inc. | Data allocation into multiple memories for concurrent access |
| US6088771A (en) * | 1997-10-24 | 2000-07-11 | Digital Equipment Corporation | Mechanism for reducing latency of memory barrier operations on a multiprocessor system |
| US6430527B1 (en) * | 1998-05-06 | 2002-08-06 | Avici Systems | Prefix search circuitry and method |
| US6308219B1 (en) * | 1998-07-31 | 2001-10-23 | Cisco Technology, Inc. | Routing table lookup implemented using M-trie having nodes duplicated in multiple memory banks |
| JP4043151B2 (ja) * | 1998-08-26 | 2008-02-06 | 富士通株式会社 | 高速ランダムアクセス可能なメモリデバイス |
| JP4083944B2 (ja) * | 1999-12-13 | 2008-04-30 | 東芝マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
-
2001
- 2001-12-19 US US10/025,331 patent/US6944731B2/en not_active Expired - Lifetime
-
2002
- 2002-11-25 EP EP02258105.2A patent/EP1345125B1/en not_active Expired - Fee Related
- 2002-11-26 TW TW091134318A patent/TWI255990B/zh not_active IP Right Cessation
- 2002-12-17 JP JP2002364520A patent/JP4369660B2/ja not_active Expired - Fee Related
- 2002-12-18 KR KR1020020081396A patent/KR100963721B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030051406A (ko) | 2003-06-25 |
| KR100963721B1 (ko) | 2010-06-14 |
| TW200304066A (en) | 2003-09-16 |
| EP1345125A2 (en) | 2003-09-17 |
| EP1345125B1 (en) | 2013-09-25 |
| US6944731B2 (en) | 2005-09-13 |
| TWI255990B (en) | 2006-06-01 |
| US20030115403A1 (en) | 2003-06-19 |
| EP1345125A3 (en) | 2007-04-04 |
| JP2003208353A (ja) | 2003-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4369660B2 (ja) | バンク衝突回避機能を備える動的ランダムアクセスメモリシステム | |
| JP4299536B2 (ja) | Ｄｒａｍベースのランダム・アクセス・メモリ・サブシステムでツリー・アクセスに関する性能を改善するためのマルチ・バンク・スケジューリング | |
| JP4024875B2 (ja) | 異なるデータ・レートで動作するネットワーク・ポートに関して、共用メモリへのアクセスを調停する方法および装置 | |
| US6418077B1 (en) | Memory access methods and devices for use with random access memories | |
| JP4124491B2 (ja) | 異なるデータ転送速度での共用メモリへのアクセスを制御するパケット・ルーティング・スイッチ | |
| US5784582A (en) | Data processing system having memory controller for supplying current request and next request for access to the shared memory pipeline | |
| JP3598321B2 (ja) | 異なる周波数で動作するバス間でやりとりされるバッファリングデータ | |
| US6393512B1 (en) | Circuit and method for detecting bank conflicts in accessing adjacent banks | |
| US6507886B1 (en) | Scheduler for avoiding bank conflicts in issuing concurrent requests to main memory | |
| US6408367B2 (en) | Data path architecture and arbitration scheme for providing access to a shared system resource | |
| US20140153582A1 (en) | Method and apparatus for providing a packet buffer random access memory | |
| US20060047919A1 (en) | Atomic read/write support in a multi-module memory configuration | |
| US7822915B2 (en) | Memory controller for packet applications | |
| JP2001222465A (ja) | ネットワーク・プロセッサのためのｄｒａｍデータ記憶及び移動 | |
| JPH03147037A (ja) | 記憶装置 | |
| KR100288177B1 (ko) | 메모리 액세스 제어 회로 | |
| CN107835134B (zh) | 应用于以太网交换芯片的端口访问仲裁方法及装置 | |
| JP3384770B2 (ja) | コマンド・スタッキングを有する高帯域幅で狭い入出力のメモリ装置 | |
| US7127547B2 (en) | Processor with multiple linked list storage feature | |
| WO2022145209A1 (ja) | メモリ制御装置及びメモリ制御方法 | |
| JPH09269937A (ja) | プロセッサ間通信におけるパケット送信方法およびその装置 | |
| WO2003014948A1 (en) | System architecture of a high bit rate switch module between functional units in a system on a chip | |
| JPH11110289A (ja) | バッファ制御方式 | |
| JPH1185605A (ja) | 記憶制御装置 | |
| JPH06214869A (ja) | 記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051102 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051102 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080811 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20081111 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20081114 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090212 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090805 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090828 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4369660 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120904 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130904 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |