JP2003208353A - バンク衝突回避機能を備える動的ランダムアクセスメモリシステム - Google Patents
バンク衝突回避機能を備える動的ランダムアクセスメモリシステムInfo
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Abstract
(57)【要約】 （修正有）
【課題】 バンク衝突回避機能を備える動的ランダムア
クセスメモリシステムを提供する。 【解決手段】 ある与えられたデータ項目は、そのデー
タ項目の複数のコピーとして、これら複数のコピーのあ
る与えられた１つがこれらメモリバンクのある指定され
る最小数のメンバの各々に格納されるようなやり方にて
格納される。メモリコントローラは、これらメモリバン
ク内に格納されているこれらデータ項目へのアクセスに
対するリクエストをある指定されるバンクアクセスシー
ケンスに従って処理するように適合される。与えられた
データ項目の複数のコピーを格納するためのメモリバン
クの最小数は、それらメモリバンクのランダムサイクル
時間とランダムバンクアクセス遅延の関数として、例え
ばランダムサイクル時間のランダムバンクアクセス遅延
に対する比より大きいかこれに等しい整数として選択さ
れる。
クセスメモリシステムを提供する。 【解決手段】 ある与えられたデータ項目は、そのデー
タ項目の複数のコピーとして、これら複数のコピーのあ
る与えられた１つがこれらメモリバンクのある指定され
る最小数のメンバの各々に格納されるようなやり方にて
格納される。メモリコントローラは、これらメモリバン
ク内に格納されているこれらデータ項目へのアクセスに
対するリクエストをある指定されるバンクアクセスシー
ケンスに従って処理するように適合される。与えられた
データ項目の複数のコピーを格納するためのメモリバン
クの最小数は、それらメモリバンクのランダムサイクル
時間とランダムバンクアクセス遅延の関数として、例え
ばランダムサイクル時間のランダムバンクアクセス遅延
に対する比より大きいかこれに等しい整数として選択さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は一般的には網プロセ
ッサ或いは他の処理デバイスとの関連で用いるためのメ
モリ、より詳細には複数のメモリバンク間の衝突を回避
するように構成されたメモリアーキテクチャに関する。
ッサ或いは他の処理デバイスとの関連で用いるためのメ
モリ、より詳細には複数のメモリバンク間の衝突を回避
するように構成されたメモリアーキテクチャに関する。
【０００２】
【従来の技術】網プロセッサは、一般には、例えば、非
同期転送モード（ＡＴＭ）網或いは同期光網（ＳＯＮＥ
Ｔ）の物理層部分などの物理伝送媒体と、ルータ或いは
他のタイプのパケットスイッチ内のスイッチファブリッ
クの間のパケットの流れを制御する。動的ランダムアク
セスメモリ（ＤＲＡＭ）は、ＤＲＡＭはある制限された
電力消費にて大きなメモリ容量を提供できるという点
で、このような網プロセッサとの関連で用いるのに適し
たメモリ技術である。
同期転送モード（ＡＴＭ）網或いは同期光網（ＳＯＮＥ
Ｔ）の物理層部分などの物理伝送媒体と、ルータ或いは
他のタイプのパケットスイッチ内のスイッチファブリッ
クの間のパケットの流れを制御する。動的ランダムアク
セスメモリ（ＤＲＡＭ）は、ＤＲＡＭはある制限された
電力消費にて大きなメモリ容量を提供できるという点
で、このような網プロセッサとの関連で用いるのに適し
たメモリ技術である。
【０００３】網プロセッサ内の、或いはこれと関連する
ＤＲＡＭは、典型的には多重メモリバンクの形式に構成
される。これら複数のバンクのある与えられた１つ内の
１つ或いは複数のアドレスへの一連の読出し或いは書込
みアクセスには、ある要求されたアクセスプレチャージ
プロセス（ａｃｃｅｓｓ ｐｒｅ−ｃｈａｒｇｅ ｐｒ
ｏｃｅｓｓ）が完結するまでのランダムサイクル時間
（ｒａｎｄｏｍ ｃｙｃｌｅ ｔｉｍｅ）だけ待つこと
を要求される。ただし、バンクが異なるときはたとえ同
一アドレスへのアクセスであっても、以降バンク衝突ペ
ナルティ（ｂａｎｋ ｃｏｎｆｌｉｃｔ ｐｅｎａｌｔ
ｙ）とも呼ばれるこのＴｒｃ待ち時間を待つことは要求
されない。
ＤＲＡＭは、典型的には多重メモリバンクの形式に構成
される。これら複数のバンクのある与えられた１つ内の
１つ或いは複数のアドレスへの一連の読出し或いは書込
みアクセスには、ある要求されたアクセスプレチャージ
プロセス（ａｃｃｅｓｓ ｐｒｅ−ｃｈａｒｇｅ ｐｒ
ｏｃｅｓｓ）が完結するまでのランダムサイクル時間
（ｒａｎｄｏｍ ｃｙｃｌｅ ｔｉｍｅ）だけ待つこと
を要求される。ただし、バンクが異なるときはたとえ同
一アドレスへのアクセスであっても、以降バンク衝突ペ
ナルティ（ｂａｎｋ ｃｏｎｆｌｉｃｔ ｐｅｎａｌｔ
ｙ）とも呼ばれるこのＴｒｃ待ち時間を待つことは要求
されない。
【０００４】静的ランダムアクセスメモリ（ｓｔａｔｉ
ｃ ｒａｎｄｏｍ ａｃｃｅｓｓｍｅｍｏｒｉｅｓ，
ＳＲＡＭｓ）の場合は、このバンク衝突ペナルティが完
全に回避される。つまり、メモリ内のあらゆるアドレス
に、ＤＲＡＭと関連するＴｒｃ待ち時間の発生を伴うこ
となく、固定時間にてアクセスすることができる。ただ
し、ＳＲＡＭＳは、匹敵するサイズのＤＲＡＭと比較し
て、メモリ容量は典型的には一桁小さく、電力消費は二
桁大きい、という短所がある。
ｃ ｒａｎｄｏｍ ａｃｃｅｓｓｍｅｍｏｒｉｅｓ，
ＳＲＡＭｓ）の場合は、このバンク衝突ペナルティが完
全に回避される。つまり、メモリ内のあらゆるアドレス
に、ＤＲＡＭと関連するＴｒｃ待ち時間の発生を伴うこ
となく、固定時間にてアクセスすることができる。ただ
し、ＳＲＡＭＳは、匹敵するサイズのＤＲＡＭと比較し
て、メモリ容量は典型的には一桁小さく、電力消費は二
桁大きい、という短所がある。
【０００５】当分野において周知の幾つかのＤＲＡＭ
は、上述のＴｒｃ待ち時間を低減するように特別に構成
されている。例えば、いわゆる高速サイクルＤＲＡＭ
（Ｆａｓｔ Ｃｙｃｌｅ ＤＲＡＭ）は、Ｔｒｃが最小
となるように特別に設計されている。ＦＣＤＲＡＭのよ
り具体的な例として、東芝から市販されるパーツ番号Ｔ
Ｃ５９ＬＭ８１４ＣＦＴ−５０によって識別されるＦＣ
ＤＲＡＭがある。ＦＣＤＲＡＭのこの特定のタイプにお
いては、ランダムサイクル時間Ｔｒｃは5Tに制限される
が、ここでTはメモリクロック期間を表す。メモリアク
セスには、読出しか書込みかをとわず、2クロック期間
が必要とされ、最大データスループットはいわゆる「４
バースト（ｆｏｕｒ ｂｕｒｓｔ）」モードを用いて達
成される。例えば、２００ＭＨｚメモリクロックと４つ
のバンクに構成されたＦＣＤＲＡＭが用いられ、各バン
クが各々１６ビットの４Ｍメモリ語を含む場合は、メモ
リクロック期間Ｔは５ナノ秒となり、Ｔｒｃは２５ナノ
秒となり、この４バーストモードを用いたときの最大デ
ータスループットは約６．４ギガビット／秒（Ｇｂｐ
ｓ）となる。ただし、一連のメモリアクセスがこれら４
バンクの同一の１つに向かう場合は、データスループッ
トは、Ｔｒｃ待ち時間の結果として、約２．５Ｇｂｐｓ
に低減する。
は、上述のＴｒｃ待ち時間を低減するように特別に構成
されている。例えば、いわゆる高速サイクルＤＲＡＭ
（Ｆａｓｔ Ｃｙｃｌｅ ＤＲＡＭ）は、Ｔｒｃが最小
となるように特別に設計されている。ＦＣＤＲＡＭのよ
り具体的な例として、東芝から市販されるパーツ番号Ｔ
Ｃ５９ＬＭ８１４ＣＦＴ−５０によって識別されるＦＣ
ＤＲＡＭがある。ＦＣＤＲＡＭのこの特定のタイプにお
いては、ランダムサイクル時間Ｔｒｃは5Tに制限される
が、ここでTはメモリクロック期間を表す。メモリアク
セスには、読出しか書込みかをとわず、2クロック期間
が必要とされ、最大データスループットはいわゆる「４
バースト（ｆｏｕｒ ｂｕｒｓｔ）」モードを用いて達
成される。例えば、２００ＭＨｚメモリクロックと４つ
のバンクに構成されたＦＣＤＲＡＭが用いられ、各バン
クが各々１６ビットの４Ｍメモリ語を含む場合は、メモ
リクロック期間Ｔは５ナノ秒となり、Ｔｒｃは２５ナノ
秒となり、この４バーストモードを用いたときの最大デ
ータスループットは約６．４ギガビット／秒（Ｇｂｐ
ｓ）となる。ただし、一連のメモリアクセスがこれら４
バンクの同一の１つに向かう場合は、データスループッ
トは、Ｔｒｃ待ち時間の結果として、約２．５Ｇｂｐｓ
に低減する。
【０００６】
【課題を解決するための手段】上述から明らかなよう
に、網プロセッサ或いは他の処理デバイスとの関連で用
いるための、ＤＲＡＭの長所である高いメモリ容量と低
い電力消費能力を活かせ、同時に上述のバンク衝突ペナ
ルティと関連する問題を回避できるというＳＲＡＭの長
所も活かせる、改善されたＤＲＡＭ−バースのメモリア
ーキテクチャに対する必要性が存在する。
に、網プロセッサ或いは他の処理デバイスとの関連で用
いるための、ＤＲＡＭの長所である高いメモリ容量と低
い電力消費能力を活かせ、同時に上述のバンク衝突ペナ
ルティと関連する問題を回避できるというＳＲＡＭの長
所も活かせる、改善されたＤＲＡＭ−バースのメモリア
ーキテクチャに対する必要性が存在する。
【０００７】
【課題を解決するための手段】本発明は、網プロセッサ
或いは他の処理デバイスと用いるのに適するDRAM-ベー
スのメモリを実現するための改善された技法を提供す
る。
或いは他の処理デバイスと用いるのに適するDRAM-ベー
スのメモリを実現するための改善された技法を提供す
る。
【０００８】本発明の一面によると、複数のメモリバン
クを有するメモリシステムはアクセスリクエスト間のバ
ンク衝突を回避するように構成される。このメモリシス
テムは、メモリコントローラと、このメモリコントロー
ラに接続された、各々が複数のデータ項目を格納するよ
うに構成された複数のメモリバンクを含む。より具体的
には、ある与えられたデータ項目は、そのデータ項目の
複数のコピーとして、これら複数のコピーのある与えら
れた１つがこれらメモリバンクのある指定される最小数
の各々に格納されるようなやり方にて格納される。メモ
リコントローラは、これらメモリバンク内に格納されて
いるこれらデータ項目へのアクセスに対するリクエスト
を、ある指定されるバンクアクセスシーケンス、例えば
これらアクセスリクエストの特定の１つがセットのバン
クキューの先頭位置から選択され、これらメモリバンク
の対応する1つに加えられるラウンドロビンシーケンス
に従って処理するように適合される。
クを有するメモリシステムはアクセスリクエスト間のバ
ンク衝突を回避するように構成される。このメモリシス
テムは、メモリコントローラと、このメモリコントロー
ラに接続された、各々が複数のデータ項目を格納するよ
うに構成された複数のメモリバンクを含む。より具体的
には、ある与えられたデータ項目は、そのデータ項目の
複数のコピーとして、これら複数のコピーのある与えら
れた１つがこれらメモリバンクのある指定される最小数
の各々に格納されるようなやり方にて格納される。メモ
リコントローラは、これらメモリバンク内に格納されて
いるこれらデータ項目へのアクセスに対するリクエスト
を、ある指定されるバンクアクセスシーケンス、例えば
これらアクセスリクエストの特定の１つがセットのバン
クキューの先頭位置から選択され、これらメモリバンク
の対応する1つに加えられるラウンドロビンシーケンス
に従って処理するように適合される。
【０００９】一つの実施例においては、メモリシステム
は、少なくとも第一と第二のメモリチャネルを含むよう
に構成され、各チャネルは同一セットのデータ項目を格
納するある数のメモリバンクを含む。上述のメモリコン
トローラは、第一のセットのアドレス、データ及び制御
バスを介して第一のチャネルの各メモリバンクに接続さ
れた第一のコントローラと、第ニのセットのアドレス、
データ及び制御バスを介して第ニのチャネルの各メモリ
バンクに接続された第ニのコントローラを含む。メモリ
コントローラは、更に、アクセスリクエストを格納し、
各々がこれらメモリバンクの対応する１つと関連するセ
ットのキューと、これらセットのキューに接続された、
それらからアクセスリクエストのある与えられた１つを
指定されるバンクアクセスシーケンスに従って選択する
ように構成されたメモリアクセスアービタを含む。ある
与えられた実施例のデータスループットはそのメモリシ
ステムのチャネルの数を増やすことで増加することがで
きる。
は、少なくとも第一と第二のメモリチャネルを含むよう
に構成され、各チャネルは同一セットのデータ項目を格
納するある数のメモリバンクを含む。上述のメモリコン
トローラは、第一のセットのアドレス、データ及び制御
バスを介して第一のチャネルの各メモリバンクに接続さ
れた第一のコントローラと、第ニのセットのアドレス、
データ及び制御バスを介して第ニのチャネルの各メモリ
バンクに接続された第ニのコントローラを含む。メモリ
コントローラは、更に、アクセスリクエストを格納し、
各々がこれらメモリバンクの対応する１つと関連するセ
ットのキューと、これらセットのキューに接続された、
それらからアクセスリクエストのある与えられた１つを
指定されるバンクアクセスシーケンスに従って選択する
ように構成されたメモリアクセスアービタを含む。ある
与えられた実施例のデータスループットはそのメモリシ
ステムのチャネルの数を増やすことで増加することがで
きる。
【００１０】本発明のもう一面によると、与えられたデ
ータ項目の複数のコピーを格納するためのメモリバンク
の最小数は、それらメモリバンクのランダムサイクル時
間とランダムバンクアクセス遅延の関数として、例えば
ランダムサイクル時間のランダムバンクアクセス遅延に
対する比より大きいかこれに等しい整数として選択され
る。
ータ項目の複数のコピーを格納するためのメモリバンク
の最小数は、それらメモリバンクのランダムサイクル時
間とランダムバンクアクセス遅延の関数として、例えば
ランダムサイクル時間のランダムバンクアクセス遅延に
対する比より大きいかこれに等しい整数として選択され
る。
【００１１】本発明のもう一面によると、メモリシステ
ムは、好ましくは、上述のバンク衝突回避モードと、通
常のランダムアクセスモードにて動作できるように構成
される。システムの特定の動作モードは、ホストプロセ
ッサ或いは他の関連するデバイスを介してプログラム制
御下で選択される。
ムは、好ましくは、上述のバンク衝突回避モードと、通
常のランダムアクセスモードにて動作できるように構成
される。システムの特定の動作モードは、ホストプロセ
ッサ或いは他の関連するデバイスを介してプログラム制
御下で選択される。
【００１２】このメモリシステムは、特に、不平衡な読
出し/書込み比が存在するようなメモリ用途、つまり、
典型的には書込みアクセスよりかなり多くの読出しアク
セスを伴うようなメモリ用途に用いるのに適する。一つ
のこのようなメモリ用途は、網プロセッサ集積回路に対
する外部木メモリ（ｔｒｅｅ ｍｅｍｏｒｙ）としての
用途であるが、本発明は様々な他の処理デバイスメモリ
用途にも用いることができる。
出し/書込み比が存在するようなメモリ用途、つまり、
典型的には書込みアクセスよりかなり多くの読出しアク
セスを伴うようなメモリ用途に用いるのに適する。一つ
のこのようなメモリ用途は、網プロセッサ集積回路に対
する外部木メモリ（ｔｒｅｅ ｍｅｍｏｒｙ）としての
用途であるが、本発明は様々な他の処理デバイスメモリ
用途にも用いることができる。
【００１３】長所として、本発明によるメモリシステム
は、１０Ｇｂｐｓ或いはそれ以上の最大データスループ
ットを達成するように構成することができる。
は、１０Ｇｂｐｓ或いはそれ以上の最大データスループ
ットを達成するように構成することができる。
【００１４】
【発明の実施の形態】本発明はここでは網プロセッサと
の関連で外部メモリとして用いるのに特に適する一例と
してのＤＲＡＭ−ベースのメモリアーキテクチャとの関
連で説明される。ただし、本発明はより一般的に内部或
いは外部ランダムアクセスメモリの複数のバンクにおけ
る上述のバンク衝突ペナルティを緩和することが要望さ
れるあらゆる処理デバイスに適用することができる。
の関連で外部メモリとして用いるのに特に適する一例と
してのＤＲＡＭ−ベースのメモリアーキテクチャとの関
連で説明される。ただし、本発明はより一般的に内部或
いは外部ランダムアクセスメモリの複数のバンクにおけ
る上述のバンク衝突ペナルティを緩和することが要望さ
れるあらゆる処理デバイスに適用することができる。
【００１５】ここで用いられる「処理デバイス（ｐｒｏ
ｃｅｓｓｉｎｇ ｄｅｖｉｃｅ）」なる用語は、例え
ば、これらに制限されるものではないが、網プロセッ
サ、マイクロプロセッサ、中央処理ユニット（ＣＰ
Ｕ）、デジタル信号プロセッサ（ＤＳＰ）、特定用途向
け集積回路（ＡＳＩＣ）、及びその他のタイプのデータ
処理デバイス、並びにこれら及び他のデバイスの一部及
び組合せ等を含むことを意図される。
ｃｅｓｓｉｎｇ ｄｅｖｉｃｅ）」なる用語は、例え
ば、これらに制限されるものではないが、網プロセッ
サ、マイクロプロセッサ、中央処理ユニット（ＣＰ
Ｕ）、デジタル信号プロセッサ（ＤＳＰ）、特定用途向
け集積回路（ＡＳＩＣ）、及びその他のタイプのデータ
処理デバイス、並びにこれら及び他のデバイスの一部及
び組合せ等を含むことを意図される。
【００１６】本発明は一つの実施例においては、網プロ
セッサ或いは他の処理デバイスと関連する多重バンクＤ
ＲＡＭ−ベースメモリシステムにおける上述のバンク衝
突ペナルティをシステムの異なるメモリバンク内に、所
定の数の同一データのコピーを格納することで回避す
る。必要とされるデータ項目のコピーの最小数は、この
実施例においては、用いられるＤＲＡＭデバイスのラン
ダムサイクル時間Ｔｒｃとランダムバンクアクセス遅延
Ｔｒｄｂの関数として決定される。例えば、メモリシス
テムのある与えられた多重バンクチャネルに対するデー
タ項目のコピーの最小数は、ＴｒｃのＴｒｂｄに対する
比より大きいかこれと等しい整数として決定され、例え
ば、Ｔｒｃが２５ナノ秒で、Ｔｒｂｄが１０ナノ秒であ
る場合は、異なるバンク内に格納されるべきある与えら
れたデータ項目の同一コピーの数は３とされる。
セッサ或いは他の処理デバイスと関連する多重バンクＤ
ＲＡＭ−ベースメモリシステムにおける上述のバンク衝
突ペナルティをシステムの異なるメモリバンク内に、所
定の数の同一データのコピーを格納することで回避す
る。必要とされるデータ項目のコピーの最小数は、この
実施例においては、用いられるＤＲＡＭデバイスのラン
ダムサイクル時間Ｔｒｃとランダムバンクアクセス遅延
Ｔｒｄｂの関数として決定される。例えば、メモリシス
テムのある与えられた多重バンクチャネルに対するデー
タ項目のコピーの最小数は、ＴｒｃのＴｒｂｄに対する
比より大きいかこれと等しい整数として決定され、例え
ば、Ｔｒｃが２５ナノ秒で、Ｔｒｂｄが１０ナノ秒であ
る場合は、異なるバンク内に格納されるべきある与えら
れたデータ項目の同一コピーの数は３とされる。
【００１７】図1は本発明に従って構成されたメモリシ
ステム100を示す。メモリシステム１００は、ここでは
Ｃｈａｎｎｅｌ ０若しくはＣｈ０とも呼ばれる第一の
チャネル１０２と、ここではＣｈａｎｎｅｌ １若しく
はＣｈ１とも呼ばれる第二のチャネル１０４を含む。チ
ャネル１０２と１０４は、各々、バンクＢ０，Ｂ
１，．．．，ＢＮと呼ばれるセットのＮ個のメモリバン
クを含む。チャネル１０２は、さらに、図示されるよう
にアドレスバス１１２、データバス１１４、及び制御バ
ス１１６を介してそれと関連するＣｈａｎｎｅｌ ０の
バンクＢ０，Ｂ１，．．．ＢＮの各々に接続されたＣｈ
ａｎｎｅｌ ０メモリコントローラ１１０を含む。同様
に、チャネル１０４は、さらに、図示されるようにアド
レスバス１２２、データバス１２４、及び制御バス１２
６を介してそれと関連するＣｈａｎｎｅｌ１のバンクＢ
０，Ｂ１，．．．ＢＮの各々に接続されたＣｈａｎｎｅ
ｌ １メモリコントローラ１２０を含む。メモリシステ
ム１００は、さらに、セットの入力先入れ先出し（ＦＩ
ＦＯ）キュー１３０とメモリアクセスアービタ１３２を
含む。
ステム100を示す。メモリシステム１００は、ここでは
Ｃｈａｎｎｅｌ ０若しくはＣｈ０とも呼ばれる第一の
チャネル１０２と、ここではＣｈａｎｎｅｌ １若しく
はＣｈ１とも呼ばれる第二のチャネル１０４を含む。チ
ャネル１０２と１０４は、各々、バンクＢ０，Ｂ
１，．．．，ＢＮと呼ばれるセットのＮ個のメモリバン
クを含む。チャネル１０２は、さらに、図示されるよう
にアドレスバス１１２、データバス１１４、及び制御バ
ス１１６を介してそれと関連するＣｈａｎｎｅｌ ０の
バンクＢ０，Ｂ１，．．．ＢＮの各々に接続されたＣｈ
ａｎｎｅｌ ０メモリコントローラ１１０を含む。同様
に、チャネル１０４は、さらに、図示されるようにアド
レスバス１２２、データバス１２４、及び制御バス１２
６を介してそれと関連するＣｈａｎｎｅｌ１のバンクＢ
０，Ｂ１，．．．ＢＮの各々に接続されたＣｈａｎｎｅ
ｌ １メモリコントローラ１２０を含む。メモリシステ
ム１００は、さらに、セットの入力先入れ先出し（ＦＩ
ＦＯ）キュー１３０とメモリアクセスアービタ１３２を
含む。
【００１８】メモリシステム１００は、これらメモリバ
ンクに対しては外部のデコーダ論理を設け、図１には示
されないが、このデコーダ論理をアドレス及び制御バス
信号を従来のやり方にて処理するように構成することも
できる。別個のセットのこのようなデコーダ論理をチャ
ネル１０２と１０４のおのおのに対応させ、これらの全
体或いは一部を関連するメモリコントローラ１１０或い
は１２０内に組込むこともできる。チャネル１０２と１
０４のメモリバンクＢ０，Ｂ１，．．．ＢＮは、各々、
一つ或いは複数のＤＲＡＭデバイスとして実現すること
もできる。例えば、これらメモリバンクは、各々、先に
説明の一つ或いは複数の高速サイクルＤＲＡＭ（ＦＣＤ
ＲＡＭ）として実現することもできる。これらデバイス
を構成するやり方は当分野において周知であり、従って
ここではこれ以上詳しくは説明しない。
ンクに対しては外部のデコーダ論理を設け、図１には示
されないが、このデコーダ論理をアドレス及び制御バス
信号を従来のやり方にて処理するように構成することも
できる。別個のセットのこのようなデコーダ論理をチャ
ネル１０２と１０４のおのおのに対応させ、これらの全
体或いは一部を関連するメモリコントローラ１１０或い
は１２０内に組込むこともできる。チャネル１０２と１
０４のメモリバンクＢ０，Ｂ１，．．．ＢＮは、各々、
一つ或いは複数のＤＲＡＭデバイスとして実現すること
もできる。例えば、これらメモリバンクは、各々、先に
説明の一つ或いは複数の高速サイクルＤＲＡＭ（ＦＣＤ
ＲＡＭ）として実現することもできる。これらデバイス
を構成するやり方は当分野において周知であり、従って
ここではこれ以上詳しくは説明しない。
【００１９】本発明は、不平衡な読出し／書込み比が存
在するようなメモリ用途、つまり、典型的には実質的に
書込みアクセスより多くの読出しアクセスを伴うメモリ
用途に用いるのに特に適する。不平衡な読出し／書込み
比を有する用途の一例には、９５％の読出しアクセスと
５％の書込みアクセスを有する用途がある。本発明は、
ただし、読出しと書込みの特定の比、或いは不平衡のタ
イプを要求するものではない。
在するようなメモリ用途、つまり、典型的には実質的に
書込みアクセスより多くの読出しアクセスを伴うメモリ
用途に用いるのに特に適する。不平衡な読出し／書込み
比を有する用途の一例には、９５％の読出しアクセスと
５％の書込みアクセスを有する用途がある。本発明は、
ただし、読出しと書込みの特定の比、或いは不平衡のタ
イプを要求するものではない。
【００２０】コントローラ１１０、１２０、キュー１３
０、及びアクセスアービタ１３２は、集合的にシステム
１００に対するメモリコントローラと見ることもでき
る。ここで用いられる「メモリコントローラ（ｍｅｍｏ
ｒｙ ｃｏｎｔｒｏｌｌｅｒ）」なる用語は、従って、
より一般的に、コントローラ１１０や１２０など単一の
チャネルコントローラを意味するものと解することも、
或いは複数のチャネルコントローラ、並びに１つ或いは
複数のアービタ、キュー或いは、他の関連する要素を含
むより複雑な構成を意味するものと解することもでき
る。
０、及びアクセスアービタ１３２は、集合的にシステム
１００に対するメモリコントローラと見ることもでき
る。ここで用いられる「メモリコントローラ（ｍｅｍｏ
ｒｙ ｃｏｎｔｒｏｌｌｅｒ）」なる用語は、従って、
より一般的に、コントローラ１１０や１２０など単一の
チャネルコントローラを意味するものと解することも、
或いは複数のチャネルコントローラ、並びに１つ或いは
複数のアービタ、キュー或いは、他の関連する要素を含
むより複雑な構成を意味するものと解することもでき
る。
【００２１】図1に示すメモリシステム１００の特定の
構成は、単に例示に過ぎず、本発明の範囲を任意の特定
の実施態様或いは一群の実施態様に制限することを意図
するものと解されるべきではない。例えば、各々がＮ個
のメモリバンクを有する二つのチャネルを含むものとし
て示されるが、当業者においては理解できるように、本
発明は、二つより多くのチャネルを用いて実現すること
も、たった1つのチャネルを用いて実現することもで
き、更に、ある与えられた多重チャネル実現において、
各チャネルが同数のメモリバンクを有することも必要と
されない。
構成は、単に例示に過ぎず、本発明の範囲を任意の特定
の実施態様或いは一群の実施態様に制限することを意図
するものと解されるべきではない。例えば、各々がＮ個
のメモリバンクを有する二つのチャネルを含むものとし
て示されるが、当業者においては理解できるように、本
発明は、二つより多くのチャネルを用いて実現すること
も、たった1つのチャネルを用いて実現することもで
き、更に、ある与えられた多重チャネル実現において、
各チャネルが同数のメモリバンクを有することも必要と
されない。
【００２２】ある与えられた実施態様のデータスループ
ットは、メモリシステムのチャネルの数を増やすことで
増加することができる。換言すれば、データスループッ
トは用いられるチャネルの数に比例する。
ットは、メモリシステムのチャネルの数を増やすことで
増加することができる。換言すれば、データスループッ
トは用いられるチャネルの数に比例する。
【００２３】バンク衝突回避モードの動作においては、
入力アクセスリクエストは、複数のＦＩＦＯキュー１３
０の特定の１つに向けられる。これらキューは、好まし
くは、バンク毎に、Ｃｈａｎｎｅｌ ０或いはＣｈａｎ
ｎｅｌ １の複数のバンクの特定の１つに向けられたリ
クエストが、セットのＦＩＦＯキュー１３０内のそのバ
ンクと関連するある特定のＦＩＦＯキュー内に格納され
るように編成される。次に、メモリアクセスアービタ１
３２によって、これらＦＩＦＯキュー１３０からアクセ
スリクエストが、異なるバンクに向けられたアクセスリ
クエスト間での前述のバンク衝突問題が回避されるよう
に構成されたある指定されるバンクアクセスシーケンス
に従って選択される。このシーケンス動作の例について
は後により詳細に説明される。
入力アクセスリクエストは、複数のＦＩＦＯキュー１３
０の特定の１つに向けられる。これらキューは、好まし
くは、バンク毎に、Ｃｈａｎｎｅｌ ０或いはＣｈａｎ
ｎｅｌ １の複数のバンクの特定の１つに向けられたリ
クエストが、セットのＦＩＦＯキュー１３０内のそのバ
ンクと関連するある特定のＦＩＦＯキュー内に格納され
るように編成される。次に、メモリアクセスアービタ１
３２によって、これらＦＩＦＯキュー１３０からアクセ
スリクエストが、異なるバンクに向けられたアクセスリ
クエスト間での前述のバンク衝突問題が回避されるよう
に構成されたある指定されるバンクアクセスシーケンス
に従って選択される。このシーケンス動作の例について
は後により詳細に説明される。
【００２４】説明の目的に対しては、ＦＩＦＯキュー１
３０内に格納されるべきアクセスリクエストの各々は、
これらバンクのある与えられた１つ内のある指定される
アドレスからある特定のデータ項目を読み出す動作を伴
うものと想定される。メモリシステム１００は、本発明
の教示に従って上述のバンク衝突回避モードにて動作す
るように構成することができる。このモードにおいて
は、ある指定される数の同一データのコピーが、チャネ
ル１０２と１０４内の、バンクＢ０，Ｂ１，．．．ＢＮ
の異なる１つ内に格納される。前述のように、必要とさ
れるデータ項目のコピーの最小数は、説明の実施例にお
いては、Ｃｈａｎｎｅｌ ０とＣｈａｎｎｅｌ １のバ
ンクＢ０，Ｂ１，．．．ＢＮ内で用いられる特定のＤＲ
ＡＭデバイスのランダムサイクル時間Ｔｒｃとランダム
バンクアクセス遅延Ｔｒｂｄの関数として決定される。
より具体的には、ある与えられたデータ項目の複数のコ
ピーを格納するためのメモリバンクの最小数は、ランダ
ムサイクル時間Ｔｒｃのランダムバンクアクセス遅延Ｔ
ｒｂｄに対する比より大きいかこれに等しい整数として
決定される。上述の例においては、データ項目のコピー
の最小数は、ＴｒｃのＴｒｂｄに対する比より大きいか
これに等しい整数として決定される。従って、用いられ
る特定のＤＲＡＭデバイスが、２５ナノ秒なるＴｒｃと
１０ナノ秒なるＴｒｂｄを有する場合は、ある与えられ
たメモリチャネルの異なるバンク内に格納されるべきあ
る与えられたデータ項目の同一コピーの数は３となる。
３０内に格納されるべきアクセスリクエストの各々は、
これらバンクのある与えられた１つ内のある指定される
アドレスからある特定のデータ項目を読み出す動作を伴
うものと想定される。メモリシステム１００は、本発明
の教示に従って上述のバンク衝突回避モードにて動作す
るように構成することができる。このモードにおいて
は、ある指定される数の同一データのコピーが、チャネ
ル１０２と１０４内の、バンクＢ０，Ｂ１，．．．ＢＮ
の異なる１つ内に格納される。前述のように、必要とさ
れるデータ項目のコピーの最小数は、説明の実施例にお
いては、Ｃｈａｎｎｅｌ ０とＣｈａｎｎｅｌ １のバ
ンクＢ０，Ｂ１，．．．ＢＮ内で用いられる特定のＤＲ
ＡＭデバイスのランダムサイクル時間Ｔｒｃとランダム
バンクアクセス遅延Ｔｒｂｄの関数として決定される。
より具体的には、ある与えられたデータ項目の複数のコ
ピーを格納するためのメモリバンクの最小数は、ランダ
ムサイクル時間Ｔｒｃのランダムバンクアクセス遅延Ｔ
ｒｂｄに対する比より大きいかこれに等しい整数として
決定される。上述の例においては、データ項目のコピー
の最小数は、ＴｒｃのＴｒｂｄに対する比より大きいか
これに等しい整数として決定される。従って、用いられ
る特定のＤＲＡＭデバイスが、２５ナノ秒なるＴｒｃと
１０ナノ秒なるＴｒｂｄを有する場合は、ある与えられ
たメモリチャネルの異なるバンク内に格納されるべきあ
る与えられたデータ項目の同一コピーの数は３となる。
【００２５】図２はデータ項目の複数のコピーがバンク
衝突回避モードにおいて指定される最小数のメモリバン
ク内に格納されるやり方を示す。この例においては、あ
る与えられたチャネル内のＮ個のバンクのバンクＢ０，
Ｂ１及びＢ３の各々は、データ項目１、データ項目
２、．．．データ項目Ｋと呼ばれる同一セットのＫ個の
データ項目を格納する。図面にはたった３つのバンクし
か示されないが、説明の実施例においては、チャネル１
０２と１０４の両方において同一のメモリ構成が利用さ
れ、全体で２Ｎ個のバンクの内の、全部で６個のバンク
が同一セットのデータ項目を格納するものと想定され
る。各データ項目は、この実施例においては、あるメモ
リバンクのある特定のアドレス可能なワードに対応す
る。上述の入力アクセスリクエストは、好ましくは、こ
れらメモリバンクのある特定の１つ内のこのようなアド
レス可能なワードに向けられる。
衝突回避モードにおいて指定される最小数のメモリバン
ク内に格納されるやり方を示す。この例においては、あ
る与えられたチャネル内のＮ個のバンクのバンクＢ０，
Ｂ１及びＢ３の各々は、データ項目１、データ項目
２、．．．データ項目Ｋと呼ばれる同一セットのＫ個の
データ項目を格納する。図面にはたった３つのバンクし
か示されないが、説明の実施例においては、チャネル１
０２と１０４の両方において同一のメモリ構成が利用さ
れ、全体で２Ｎ個のバンクの内の、全部で６個のバンク
が同一セットのデータ項目を格納するものと想定され
る。各データ項目は、この実施例においては、あるメモ
リバンクのある特定のアドレス可能なワードに対応す
る。上述の入力アクセスリクエストは、好ましくは、こ
れらメモリバンクのある特定の１つ内のこのようなアド
レス可能なワードに向けられる。
【００２６】図３は本発明の技術を用いる図１のシステ
ム内で実現されるバンク衝突回避プロセスの流れ図であ
る。ステップ３００において、システムはバンク衝突回
避モードに入る。これは、当業者においては明らかなや
り方にて、コントローラ１１０、１２０、キュー１３０
及びアービタ１３２をプログラマブルに構成することで
達成される。
ム内で実現されるバンク衝突回避プロセスの流れ図であ
る。ステップ３００において、システムはバンク衝突回
避モードに入る。これは、当業者においては明らかなや
り方にて、コントローラ１１０、１２０、キュー１３０
及びアービタ１３２をプログラマブルに構成することで
達成される。
【００２７】次に、ステップ３０２において、同一セッ
トのデータ項目が、上述のやり方にて、各チャネル内の
最小数のバンク内に格納される。バンクの最小数は、あ
る与えられた既知のメモリシステム構成に基づいて予め
決定しておくことも、或いはシステムメモリコントロー
ラ内の論理回路を用いて動的に決定することもできる。
システム１００がいったんバンク衝突回避モードに入
り、複数のセットのデータ項目が前述のやり方にてメモ
リバンク内に格納されると、システム１００は、ステッ
プ３０４において、入りアクセスリクエストを、バンク
毎にセットのＦＩＦＯキュー１３０内に置く。次に、ス
テップ３０６において、これらアクセスリクエストがＦ
ＩＦＯキュー１３０から、ラウンドロビン選択プロセス
或いは他の指定されるバンクアクセスシーケンスに従っ
て選択される。例えば、ラウンドロビン選択プロセスに
おいては、これら複数のアクセスリクエストの特定の１
つがこれらセットのキュー１３０の先頭位置からラウン
ドロビンシーケンスにて選択され、これらメモリバンク
の対応する１つに加えられる。より具体的な例として
は、これらアクセスリクエストは、Ｃｈ０−Ｂ０、Ｃｈ
１−Ｂ０、Ｃｈ０−Ｂ１、Ｃｈ１−Ｂ１、Ｃｈ０−Ｂ
２、Ｃｈ１−Ｂ２、Ｃｈ０−Ｂ０、Ｃｈ１−Ｂ
０、．．．のようなバンクアクセスシーケンスパターン
に基づいて選択される。本発明から逸脱することなく、
チャネルとバンクの他の組合せを他のバンクアクセスシ
ーケンスと共に用いることもできる。
トのデータ項目が、上述のやり方にて、各チャネル内の
最小数のバンク内に格納される。バンクの最小数は、あ
る与えられた既知のメモリシステム構成に基づいて予め
決定しておくことも、或いはシステムメモリコントロー
ラ内の論理回路を用いて動的に決定することもできる。
システム１００がいったんバンク衝突回避モードに入
り、複数のセットのデータ項目が前述のやり方にてメモ
リバンク内に格納されると、システム１００は、ステッ
プ３０４において、入りアクセスリクエストを、バンク
毎にセットのＦＩＦＯキュー１３０内に置く。次に、ス
テップ３０６において、これらアクセスリクエストがＦ
ＩＦＯキュー１３０から、ラウンドロビン選択プロセス
或いは他の指定されるバンクアクセスシーケンスに従っ
て選択される。例えば、ラウンドロビン選択プロセスに
おいては、これら複数のアクセスリクエストの特定の１
つがこれらセットのキュー１３０の先頭位置からラウン
ドロビンシーケンスにて選択され、これらメモリバンク
の対応する１つに加えられる。より具体的な例として
は、これらアクセスリクエストは、Ｃｈ０−Ｂ０、Ｃｈ
１−Ｂ０、Ｃｈ０−Ｂ１、Ｃｈ１−Ｂ１、Ｃｈ０−Ｂ
２、Ｃｈ１−Ｂ２、Ｃｈ０−Ｂ０、Ｃｈ１−Ｂ
０、．．．のようなバンクアクセスシーケンスパターン
に基づいて選択される。本発明から逸脱することなく、
チャネルとバンクの他の組合せを他のバンクアクセスシ
ーケンスと共に用いることもできる。
【００２８】図４は、図１のシステムの二つのチャネル
１０２、１０４内のある数の異なるアクセスリクエスト
を、上述のバンク衝突回避モードを用いて、処理する際
のタイミング図を示す。ここでも、図２との関連で説明
したように、二重のセットのデータ項目がＣｈａｎｎｅ
ｌ ０とＣｈａｎｎｅｌ １の各々のバンクＢ０，Ｂ１
及びＢ２の各々の中に格納されるものと想定される。こ
の一例としてのタイミング図においては、読出しアクセ
スリクエストは各々約１０ナノ秒を要することがわか
る。これは上述のランダムバンクアクセス遅延Ｔｒｂｄ
に対応する。Ｃｈａｎｎｅｌ ０とＣｈａｎｎｅｌ １
のバンクは、この実施例においては、完全に独立であ
る。Ｃｈａｎｎｅｌ ０内のある特定のバンクに対する
読出しアクセスリクエストは、従って、図に示されるよ
うに、このタイプのスタガリング（ふらつき）は単に例
示に過ぎず、本発明の要件ではないが、Ｃｈａｎｎｅｌ
１内のある特定のバンクに対する読出しアクセスリク
エストと重なる。図４のタイミング図から、さらにバン
クＢ０，Ｂ１及びＢ２の内容を更新するために、３０ナ
ノ秒の書込みアクセスリクエストが用いられることもわ
かる。ランダムサイクル時間Ｔｒｃは、この実施例にお
いては、２５ナノ秒であるものと想定される。この図面
に示されるこれらの特定のタイミング間隔は単に例示で
あることに注意する。
１０２、１０４内のある数の異なるアクセスリクエスト
を、上述のバンク衝突回避モードを用いて、処理する際
のタイミング図を示す。ここでも、図２との関連で説明
したように、二重のセットのデータ項目がＣｈａｎｎｅ
ｌ ０とＣｈａｎｎｅｌ １の各々のバンクＢ０，Ｂ１
及びＢ２の各々の中に格納されるものと想定される。こ
の一例としてのタイミング図においては、読出しアクセ
スリクエストは各々約１０ナノ秒を要することがわか
る。これは上述のランダムバンクアクセス遅延Ｔｒｂｄ
に対応する。Ｃｈａｎｎｅｌ ０とＣｈａｎｎｅｌ １
のバンクは、この実施例においては、完全に独立であ
る。Ｃｈａｎｎｅｌ ０内のある特定のバンクに対する
読出しアクセスリクエストは、従って、図に示されるよ
うに、このタイプのスタガリング（ふらつき）は単に例
示に過ぎず、本発明の要件ではないが、Ｃｈａｎｎｅｌ
１内のある特定のバンクに対する読出しアクセスリク
エストと重なる。図４のタイミング図から、さらにバン
クＢ０，Ｂ１及びＢ２の内容を更新するために、３０ナ
ノ秒の書込みアクセスリクエストが用いられることもわ
かる。ランダムサイクル時間Ｔｒｃは、この実施例にお
いては、２５ナノ秒であるものと想定される。この図面
に示されるこれらの特定のタイミング間隔は単に例示で
あることに注意する。
【００２９】図４に示される一例としてのセットの書込
みアクセスリクエストの前後において、Ｔｒｃと等しい
或いはこれより小さな遅延が発生する。これとの関連
で、このメモリシステムは、ある与えられた実施態様に
おける実際の待ち時間を低減するための追加の論理を設
けることもできることに注意する。例えば、このような
追加の論理は、図４内のバンクＢａ，Ｂｂ及びＢｃへの
書込みアクセスの特定の順番を、更新前の（バンクＢｘ
への）最後の読出しアクセスと更新後の（バンクＢｙへ
の）最初の読出しアクセスに基づいて決定するように構
成することもできる。ここで、ａ、ｂ、ｃ、ｘ及びｙ
は、この実施例においては、０、１、或いは２のいずれ
かの値を取る。
みアクセスリクエストの前後において、Ｔｒｃと等しい
或いはこれより小さな遅延が発生する。これとの関連
で、このメモリシステムは、ある与えられた実施態様に
おける実際の待ち時間を低減するための追加の論理を設
けることもできることに注意する。例えば、このような
追加の論理は、図４内のバンクＢａ，Ｂｂ及びＢｃへの
書込みアクセスの特定の順番を、更新前の（バンクＢｘ
への）最後の読出しアクセスと更新後の（バンクＢｙへ
の）最初の読出しアクセスに基づいて決定するように構
成することもできる。ここで、ａ、ｂ、ｃ、ｘ及びｙ
は、この実施例においては、０、１、或いは２のいずれ
かの値を取る。
【００３０】長所として、本発明の上述の幾つかの実施
例によると、１０Ｇｂｐｓ或いはそれ以上のオーダの最
大データスループットを達成することができる。この場
合、各チャネルは４つのバンクを含むように構成され、
前述のように、これら４バンクの内の３つに同一のデー
タ項目が格納される。このＤＲＡＭデバイスは、東芝か
ら市販されるＴＣ５９ＬＭ８１４ＣＦＴ−５０なるパー
ツ番号にて識別される上述のＦＣＤＲＡＭデバイスとす
ることもできるが、これは４−バーストモードにて動作
し、２００ＭＨｚメモリクロックを用い、これらバンク
の各々は、各々１６ビットの４Ｍメモリワードを含む。
本発明との関連で用いるのに適する他の市販のＤＲＡＭ
メモリバンクには、例えば、単に一例として、東芝から
市販されるパーツ番号ＴＣ５９ＬＭ８０６ＣＦＴ−５
０、ＴＣ５９ＬＭ８０６ＢＦＴ−２２及びＴＣ５９ＬＭ
８１４ＢＦＴ−２２や、富士通から市販されるパーツ番
号ＭＢ８１Ｎ２５１６４７−５０及びＭＢ８１Ｎ２５８
４７−５０などがあるが、ただし、達成可能な最大デー
タスループットは用いられるデバイスによって異なる。
例によると、１０Ｇｂｐｓ或いはそれ以上のオーダの最
大データスループットを達成することができる。この場
合、各チャネルは４つのバンクを含むように構成され、
前述のように、これら４バンクの内の３つに同一のデー
タ項目が格納される。このＤＲＡＭデバイスは、東芝か
ら市販されるＴＣ５９ＬＭ８１４ＣＦＴ−５０なるパー
ツ番号にて識別される上述のＦＣＤＲＡＭデバイスとす
ることもできるが、これは４−バーストモードにて動作
し、２００ＭＨｚメモリクロックを用い、これらバンク
の各々は、各々１６ビットの４Ｍメモリワードを含む。
本発明との関連で用いるのに適する他の市販のＤＲＡＭ
メモリバンクには、例えば、単に一例として、東芝から
市販されるパーツ番号ＴＣ５９ＬＭ８０６ＣＦＴ−５
０、ＴＣ５９ＬＭ８０６ＢＦＴ−２２及びＴＣ５９ＬＭ
８１４ＢＦＴ−２２や、富士通から市販されるパーツ番
号ＭＢ８１Ｎ２５１６４７−５０及びＭＢ８１Ｎ２５８
４７−５０などがあるが、ただし、達成可能な最大デー
タスループットは用いられるデバイスによって異なる。
【００３１】メモリシステム１００は、好ましい実施例
においては、上述のバンク衝突回避モードと少なくとも
１つの他のモードを含む複数のモードにて動作できるよ
うにされる。この他のモードは、例えば、従来のＤＲＡ
Ｍ動作モードとされ、このモードにおいてはメモリシス
テム１００は実質的に従来のＤＲＡＭ−ベースのシステ
ムとして動作し、従って上述のバンク衝突ペナルティを
被る。この従来のＤＲＡＭ動作モードにおいては、各チ
ャネル１０２、１０４内の各バンクＢ０，Ｂ１，．．．
ＢＮは、異なるセットのデータ項目を格納し、これらデ
ータ項目はランダムにアクセスされる。換言すれば、バ
ンク衝突回避モードと関連する指定されるバンクアクセ
スシーケンスは用いられない。システム１００内に実現
することができる従来のＤＲＡＭ動作は当分野において
周知であり、従ってここでは詳細には説明されない。更
に、ＤＲＡＭ動作モードにおいて、バンク衝突ペナルテ
ィの影響を最小限に押さえるためにランダムアクセスを
スケジュールするための特定の技法を用いることもでき
る。システム１００のこの特定の動作モードは、率直な
やり方にてプログラム制御下で選択することもできる。
においては、上述のバンク衝突回避モードと少なくとも
１つの他のモードを含む複数のモードにて動作できるよ
うにされる。この他のモードは、例えば、従来のＤＲＡ
Ｍ動作モードとされ、このモードにおいてはメモリシス
テム１００は実質的に従来のＤＲＡＭ−ベースのシステ
ムとして動作し、従って上述のバンク衝突ペナルティを
被る。この従来のＤＲＡＭ動作モードにおいては、各チ
ャネル１０２、１０４内の各バンクＢ０，Ｂ１，．．．
ＢＮは、異なるセットのデータ項目を格納し、これらデ
ータ項目はランダムにアクセスされる。換言すれば、バ
ンク衝突回避モードと関連する指定されるバンクアクセ
スシーケンスは用いられない。システム１００内に実現
することができる従来のＤＲＡＭ動作は当分野において
周知であり、従ってここでは詳細には説明されない。更
に、ＤＲＡＭ動作モードにおいて、バンク衝突ペナルテ
ィの影響を最小限に押さえるためにランダムアクセスを
スケジュールするための特定の技法を用いることもでき
る。システム１００のこの特定の動作モードは、率直な
やり方にてプログラム制御下で選択することもできる。
【００３２】図５は内部に本発明の技法によるメモリシ
ステム１００を実現することができる一例としての処理
システムを示す。この実施例においては、処理システム
１００はラインカード５００を含み、この上には集積回
路５０２が搭載される。この集積回路５０２は、処理デ
バイス５０４を含み、これは内部メモリ５０６を有す
る。処理デバイス５０４はラインカード５００上の外部
メモリとやりとりするが、この外部メモリは図１との関
連で説明したメモリシステム１００から成る。図５に示
す処理システムは説明を明快にするためにかなり簡略化
されている。ただし、この処理システムは、各々が複数
の集積回路を含む複数のラインカードを含むルータ或い
はスイッチから構成されることも考えられる。本発明の
類似の実現をルータ或いはスイッチの１つ或いは複数の
ポートカードに基づいて構成することもできる。
ステム１００を実現することができる一例としての処理
システムを示す。この実施例においては、処理システム
１００はラインカード５００を含み、この上には集積回
路５０２が搭載される。この集積回路５０２は、処理デ
バイス５０４を含み、これは内部メモリ５０６を有す
る。処理デバイス５０４はラインカード５００上の外部
メモリとやりとりするが、この外部メモリは図１との関
連で説明したメモリシステム１００から成る。図５に示
す処理システムは説明を明快にするためにかなり簡略化
されている。ただし、この処理システムは、各々が複数
の集積回路を含む複数のラインカードを含むルータ或い
はスイッチから構成されることも考えられる。本発明の
類似の実現をルータ或いはスイッチの１つ或いは複数の
ポートカードに基づいて構成することもできる。
【００３３】集積回路５０２の少なくとも一部として実
現される処理デバイス５０４は、網プロセッサを構成す
る。上述のように、メモリシステム１００は、不平衡な
読出し／書込み比が存在するようなメモリ用途、つま
り、典型的には書込みアクセスよりかなり多くの読出し
アクセスを伴うようなメモリ用途に用いるのに特に適す
る。本発明のこのような用途においては、メモリシステ
ム１００は、例えば、網プロセッサ集積回路に対する外
部木メモリ（ｔｒｅｅ ｍｅｍｏｒｙ）として機能す
る。木メモリは、探索オブジェクトとある特定の格納さ
れているデータ項目との間の一致の存在或いは不在を決
定することを試みる二進或いは非二進木探索アルゴリズ
ム（ｔｒｅｅ ｓｅａｒｃｈ ａｌｇｏｒｉｔｈｍ）と
の関連で用いられる。当分野において周知の非二進木探
索アルゴリズムの一例が１９９８年９月２２日付けで
Ｖ．Ａ．Ｂｅｎｎｅｔｔらに交付された「Ｍｅｔｈｏｄ
ｆｏｒｐｅｒｆｏｒｍｉｎｇ ｏｐｔｉｍｉｚｅｄ
ｉｎｔｅｌｌｉｇｅｎｔ ｓｅａｒｃｈｅｓ ｏｆ ｋ
ｎｏｗｌｅｄｇｅ ｂａｓｅｓ ｕｓｉｎｇ ｓｕｂｍ
ａｐｓ ａｓｓｏｃｉａｔｅｄ ｗｉｔｈ ｓｅａｒｃ
ｈ ｏｂｊｅｃｔｓ」なる名称の合衆国特許Ｎｏ．５，
８１３，００１において説明されている。本発明のメモ
リシステム１００は、特に木メモリ探索用途に用いるの
に適するが、ただし、様々な他の用途及び多様な他の処
理システム構成にも利用できる。例えば、メモリシステ
ム１００は、網プロセッサ或いは他の処理デバイス内の
内部メモリとして用いることもできる。
現される処理デバイス５０４は、網プロセッサを構成す
る。上述のように、メモリシステム１００は、不平衡な
読出し／書込み比が存在するようなメモリ用途、つま
り、典型的には書込みアクセスよりかなり多くの読出し
アクセスを伴うようなメモリ用途に用いるのに特に適す
る。本発明のこのような用途においては、メモリシステ
ム１００は、例えば、網プロセッサ集積回路に対する外
部木メモリ（ｔｒｅｅ ｍｅｍｏｒｙ）として機能す
る。木メモリは、探索オブジェクトとある特定の格納さ
れているデータ項目との間の一致の存在或いは不在を決
定することを試みる二進或いは非二進木探索アルゴリズ
ム（ｔｒｅｅ ｓｅａｒｃｈ ａｌｇｏｒｉｔｈｍ）と
の関連で用いられる。当分野において周知の非二進木探
索アルゴリズムの一例が１９９８年９月２２日付けで
Ｖ．Ａ．Ｂｅｎｎｅｔｔらに交付された「Ｍｅｔｈｏｄ
ｆｏｒｐｅｒｆｏｒｍｉｎｇ ｏｐｔｉｍｉｚｅｄ
ｉｎｔｅｌｌｉｇｅｎｔ ｓｅａｒｃｈｅｓ ｏｆ ｋ
ｎｏｗｌｅｄｇｅ ｂａｓｅｓ ｕｓｉｎｇ ｓｕｂｍ
ａｐｓ ａｓｓｏｃｉａｔｅｄ ｗｉｔｈ ｓｅａｒｃ
ｈ ｏｂｊｅｃｔｓ」なる名称の合衆国特許Ｎｏ．５，
８１３，００１において説明されている。本発明のメモ
リシステム１００は、特に木メモリ探索用途に用いるの
に適するが、ただし、様々な他の用途及び多様な他の処
理システム構成にも利用できる。例えば、メモリシステ
ム１００は、網プロセッサ或いは他の処理デバイス内の
内部メモリとして用いることもできる。
【００３４】本発明の上述の実施例はもっぱら解説のみ
を意図するものである。例えば、前述のように、本発明
はメモリシステム要素の他の構成を用いて実現すること
もできる。加えて、ある与えられたデータ項目の複数の
コピーを格納するために要求されるメモリバンクの最小
数は、メモリバンクのランダムサイクル時間、メモリタ
スクのランダムバンクアクセス遅延、或いは両者の組合
せなど別の関数に基づいて決定することもできる。更に
説明の実施例は、二つの独立なメモリチャネルを利用
し、各チャネルは、その中にデータコピーが格納される
3つの最小数のメモリバンクを有し、各バンクには同一
のデータ項目が格納されるが、他のチャネル数、チャネ
ル当たりのバンク数、及びこれらバンクへのデータコピ
ーの分配方式を用いることもできる。当業者においては
明らかなように、クレームの範囲から逸脱することな
く、これら及び他の様々な実施の形態が可能である。
を意図するものである。例えば、前述のように、本発明
はメモリシステム要素の他の構成を用いて実現すること
もできる。加えて、ある与えられたデータ項目の複数の
コピーを格納するために要求されるメモリバンクの最小
数は、メモリバンクのランダムサイクル時間、メモリタ
スクのランダムバンクアクセス遅延、或いは両者の組合
せなど別の関数に基づいて決定することもできる。更に
説明の実施例は、二つの独立なメモリチャネルを利用
し、各チャネルは、その中にデータコピーが格納される
3つの最小数のメモリバンクを有し、各バンクには同一
のデータ項目が格納されるが、他のチャネル数、チャネ
ル当たりのバンク数、及びこれらバンクへのデータコピ
ーの分配方式を用いることもできる。当業者においては
明らかなように、クレームの範囲から逸脱することな
く、これら及び他の様々な実施の形態が可能である。
【図１】本発明の技法に従って構成されたメモリシステ
ムを示す略ブロック図である。
ムを示す略ブロック図である。
【図２】本発明によるバンク衝突回避モードにおいて図
１のメモリシステムの各メモリバンク内に同一セットの
データ項目が格納されるやり方を示す図である。
１のメモリシステムの各メモリバンク内に同一セットの
データ項目が格納されるやり方を示す図である。
【図３】本発明によるバンク衝突回避プロセスの流れ図
を示す図である。
を示す図である。
【図４】本発明の一つの実施例に従って図１のシステム
の二つのチャネル内のアクセスリクエストが処理される
際のタイミング図である。
の二つのチャネル内のアクセスリクエストが処理される
際のタイミング図である。
【図５】図１のメモリシステムが内部メモリを含む処理
デバイスに対する外部メモリとして用いられる様子を示
す図である。
デバイスに対する外部メモリとして用いられる様子を示
す図である。
１００ メモリシステム
１０２ 第一のチャネル
１０４ 第二のチャネル
１１０ メモリコントローラ
１１２ アドレスバス
１１４ データバス
１１６ 制御バス
１２０ メモリコントローラ
１２２ アドレスバス
１２４ データバス
１２６ 制御バス
１３０ セットの入力先入れ先出し（ＦＩＦＯ）キュー
１３２ メモリアクセスアービタ
５００ ラインカード
５０２ 集積回路
５０４ 処理デバイス
５０６ 内部メモリ
フロントページの続き
(72)発明者 マーリシオ カレ
アメリカ合衆国 78750 テキサス，フィ
ルバード コーヴ 7401
(72)発明者 ラヴィ ラマスワミ
アメリカ合衆国 78750 テキサス，オー
スチン，ウェファー アッシュ ウエイ
8724
Ｆターム(参考） 5B060 CA15 HA01
Claims (10)
- 【請求項１】 メモリコントローラと、 該メモリコントローラに接続され、各々が複数のデータ
項目を格納するように構成された複数のメモリバンクを
備えるメモリシステムであって、 ある与えられたデータ項目が該データ項目の複数のコピ
ーとして、これら複数のコピーのある与えられた１つが
該メモリバンクの指定される最小数の各々に格納される
ようなやり方にて格納され、 該メモリコントローラが該メモリバンク内に格納された
該データ項目へのアクセスに対するリクエストをアクセ
スリクエスト間のバンク衝突が回避されるように構成さ
れたある指定されるバンクアクセスシーケンスに従って
処理するように適合されることを特徴とするメモリシス
テム。 - 【請求項２】 該与えられたデータ項目の複数のコピー
を格納するための該メモリバンクの最小数が該メモリバ
ンクのランダムサイクル時間の関数として決定される請
求項１記載のメモリシステム。 - 【請求項３】 該与えられたデータ項目の複数のコピー
を格納するための該メモリバンクの最小数が該メモリバ
ンクのランダムサイクル時間と該メモリバンクのランダ
ムバンクアクセス遅延の関数として決定される請求項２
記載のメモリシステム。 - 【請求項４】 該与えられたデータ項目の複数のコピー
を格納するための該メモリバンクの最小数が該メモリバ
ンクのランダムサイクル時間の該メモリバンクのランダ
ムバンクアクセス遅延に対する比より大きいかこれと等
しい整数として決定される請求項３記載のメモリシステ
ム。 - 【請求項５】 更に、該複数のメモリバンクを第一の複
数のメモリバンクとして含む第一のメモリチャネルと、
第二の複数のメモリバンクを含む第二のメモリチャネル
を備える請求項1記載のメモリシステム。 - 【請求項６】 該メモリコントローラがさらに：該アク
セスリクエストを格納するように構成された、各々が該
複数のメモリバンクの対応する１つと関連するセットの
キューと、 該セットのキューに接続された、そこから該アクセスリ
クエストのある与えられた１つを該指定されるバンクア
クセスシーケンスに従って選択するためのアービタと、
を備える請求項１記載のメモリシステム。 - 【請求項７】 該指定されるバンクアクセスシーケンス
がラウンドロビン選択シーケンスから成り、該アクセス
リクエストの特定の１つがあるラウンドアクセスシーケ
ンスに従って該セットのキューの先頭位置から選択さ
れ、該複数のメモリバンクの対応する１つに加えられる
請求項6記載のメモリシステム。 - 【請求項８】 多重モードにて動作することができ、こ
れら多重モードが、少なくとも：ある与えられたデータ
項目がそのデータ項目の複数のコピーとしてこれら複数
のコピーのある与えられた１つが該メモリバンクのある
指定される最小数の各々に格納されるようなやり方にて
格納され、該メモリコントローラが該メモリバンク内に
格納されたこれらデータ項目へのアクセスに対するリク
エストを該指定されるバンクアクセスシーケンスに従っ
て処理するように適合される第一のモードと、 該与えられたデータ項目がそのデータ項目の単一のコピ
ーとしてその単一のコピーが該複数のメモリバンクのあ
る特定の１つの中に格納されるようなやり方にて格納さ
れ、該メモリコントローラが該メモリバンク内に格納さ
れたこれらデータ項目へのアクセスに対するリクエスト
を該指定されるバンクアクセスシーケンスとは異なるあ
るシーケンスに従って処理するように適合される第ニの
モードと、を含む請求項１記載のメモリシステム。 - 【請求項９】 処理デバイスと、 該処理デバイスに接続されたメモリシステムとを備える
処理システムであって、 該メモリシステムが：メモリコントローラと、 該メモリコントローラに接続された、各々が複数のデー
タ項目を格納するように構成された複数のメモリバンク
とを備え、ある与えられたデータ項目がそのデータ項目
の複数のコピーとしてそれら複数のコピーのある与えら
れた１つが該メモリバンクのある指定される最小数の各
々に格納されるようなやり方にて格納され、 該メモリコントローラが該処理デバイスから受信される
該メモリバンク内に格納されたこれらデータ項目へのア
クセスに対するリクエストを該アクセスリクエスト間の
バンク衝突を回避するように構成されたある指定される
バンクアクセスシーケンスに従って処理するように適合
される、ことを特徴とする処理システム。 - 【請求項１０】 メモリコントローラと、このメモリコ
ントローラに接続された、各々が複数のデータ項目を格
納するように構成された複数のメモリバンクとを備える
メモリシステム内で用いるための方法であって、 ある与えられたデータ項目をそのデータ項目の複数のコ
ピーとしてそれら複数のコピーのある与えられた１つが
該メモリバンクのある指定される最小数の各々に格納さ
れるようなやり方にて格納するステップと、 該メモリコントローラを用いて該メモリバンク内に格納
された該データ項目へのアクセスに対するリクエストを
該アクセスリクエスト間のバンク衝突を回避するように
構成されたある指定されるバンクアクセスシーケンスに
従って処理するステップと、を含む方法。
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