JPH10326486A - メモリ装置、およびデータ転送方法 - Google Patents

Abstract

(57)【要約】 【課題】 共有グローバルバスを有するマルチポートＲ
ＡＭを提供する。 【解決手段】 マルチポートＲＡＭは、ＳＲＡＭと、多
数のＤＲＡＭバンクからなるＤＲＡＭとを備える。グロ
ーバルバスは、それらＤＲＡＭバンクとＳＲＡＭとによ
って共有されて、ＳＲＡＭとＤＲＡＭとの間でデータブ
ロックを双方向で転送する。２つの独立した入出力ポー
トがＳＲＡＭに結合されて、ユーザがＳＲＡＭ内のいか
なるロケーションにもデータを書込みまたはいかなるロ
ケーションからもデータを読出することができるように
する。両ポートへのおよびそれらからのＳＲＡＭ書込お
よび読出転送は、グローバルバスを介したＤＲＡＭ読出
および書込転送と同時に行なうことができる。

Description

【発明の詳細な説明】

【０００１】

【技術分野】この出願は、メモリ装置に関し、より特定
的には、グローバル入出力（ＩＯ）バスを共有するスタ
ティックランダムアクセスメモリ（ＳＲＡＭ）とダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）とを組込
む、マルチポートランダムアクセスメモリ（ＭＰＲＡ
Ｍ）に関する。

【０００２】

【背景技術】コンピュータグラフィックスシステムを開
発するには、３Ｄグラフィックスデータ等の大量のデー
タを記憶することのできる、高速メモリが必要となる。
そのようなメモリの１つに、より高速なＳＲＡＭキャッ
シュメモリを利用することによってＤＲＡＭメインメモ
リ性能を改良するように開発された、キャッシュ式のメ
モリがある。たとえば、米国特許番号第５，５６６，３
１８号は、シングルチップ上でＳＲＡＭキャッシュメモ
リをＤＲＡＭと統合する、強化されたＤＲＡＭを開示す
る。ＳＲＡＭキャッシュとＤＲＡＭメモリアレイとの間
には、センスアンプと列書込選択レジスタとが結合され
る。列デコーダは、ＳＲＡＭキャッシュと関連して、Ｓ
ＲＡＭの所望の列へのアクセスを提供する。行デコーダ
はＤＲＡＭメモリアレイと関連して、ＤＲＡＭの特定の
行へのアクセスを可能にする。入出力制御およびデータ
ラッチは、ＳＲＡＭからデータを受取って、データ入出
力線を介してデータ出力を提供する。ＤＲＡＭメモリア
レイからアクセスされる現時点のデータの行は、ＳＲＡ
Ｍキャッシュメモリ内に保持される。キャッシュ「ミ
ス」が検出された場合には、キャッシュメモリ全体がＤ
ＲＡＭメモリアレイから、ＤＲＡＭからキャッシュメモ
リへのバスを通じて、再び満たされる。

【０００３】ＲＡＭの速度および性能を改良するため
に、２つの別個の入出力ポートがメモリアレイにアクセ
スできるようにする、デュアルポートＲＡＭが開発され
てきている。しかしながら、デュアルポートＲＡＭは、
データの入力および出力を有効に制御することができな
い。なぜなら、ポート同士を交換できないためである。
たとえば、データトラフィックは、それらポートのうち
一方に負荷がかかりすぎて他方の負荷が不足する場合に
も、ポート間で再配分することができない。

【０００４】したがって、交換可能なポートを有するマ
ルチポートＲＡＭチップを提供することが所望される。

【０００５】さらに、デュアルポートＲＡＭはグラフィ
ックスコントローラ等の外部装置に対して、メモリアレ
イへの書込または読出アクセスのうちどちらか一方のみ
しか一度に提供できない。たとえば、一方ポートがメモ
リアレイに対してデータを書込むのに使用されている間
に、他方ポートがメモリアレイからデータを読出すこと
はできない。

【０００６】異なるポートからの読出アクセスおよび書
込アクセスを同時に行なうことが可能な、マルチポート
ＲＡＭを提供することが望まれる。

【０００７】シングルチップ上でＳＲＡＭとＤＲＡＭと
を組合せる従来技術によるメモリ装置は、単一のメモリ
アレイに構成されたＤＲＡＭを有する。たとえば、米国
特許番号第５，５６６，３１８号に開示された強化され
たＤＲＡＭは、単一の４メガバイトのメモリアレイを含
む。

【０００８】メモリチップの記憶容量を増すために、Ｄ
ＲＡＭは、チップ上に配された複数のメモリセルアレイ
またはバンクに構成され得る。それらＤＲＡＭバンクの
各々にアクセスするには、ＤＲＡＭのすべてのバンクに
よって共有されるグローバルバスを提供することが所望
される。

【０００９】ＲＡＭ内のデータ読出および書込の速度
は、ＲＡＭが活性化される瞬間と、有効なデータが入力
または出力に現われる瞬間との間のスイッチング遅延に
よって制限される。たとえば、ＤＲＡＭ読出動作は、行
アドレスストローブ／ＲＡＳおよび列アドレスストロー
ブ／ＣＡＳをローレベルに切換えることによって起動さ
れ得る。たとえば、データ読出における遅延は、／ＲＡ
Ｓ信号がローに遷移する瞬間と、有効なデータが出力に
現われる瞬間との間の遅延に対応する、ＲＡＳの待ち時
間によって決定される。

【００１０】ＤＲＡＭの動作が起動された後にＳＲＡＭ
の書込または読出動作を続行するために、ＤＲＡＭとＳ
ＲＡＭとの並行の動作を提供することが所望される。こ
れは、ＲＡＳの待ち時間によって生じるＲＡＭのスイッ
チング遅延を排除することによって、ＲＡＭ内のデータ
転送の帯域幅を増すことができるであろう。

【００１１】

【発明の開示】したがって、この発明の１つの利点は、
交換可能な入出力ポートを有するマルチポートメモリチ
ップを提供することである。

【００１２】この発明の別の利点は、異なるポートから
の読出アクセスおよび書込アクセスを同時に行なうこと
ができるようにする、マルチポートメモリチップを提供
することである。

【００１３】この発明のさらなる利点は、ＳＲＡＭと、
多数のＤＲＡＭバンクから構成されるＤＲＡＭとを有す
る、マルチポートメモリチップを提供することである。

【００１４】この発明の別の利点は、ＤＲＡＭのすべて
のバンクによって共有されてＤＲＡＭとＳＲＡＭとを接
続するグローバルバスを有する、マルチポートメモリチ
ップを提供することである。

【００１５】この発明のさらなる利点は、データ転送の
帯域幅を増すために、ＤＲＡＭの動作とＳＲＡＭの動作
とを並行に行なうことができるようにする、マルチポー
トメモリチップを提供することである。

【００１６】この発明の以上および他の利点は、シング
ルチップ上に配されて、多数の入出力ポートを有する、
メモリ装置を提供することによって、少なくともいくぶ
ん達成される。第１のメモリは、データを記憶するよう
に構成され得る。第１のメモリよりも小さい記憶容量を
有する第２のメモリは、入出力ポートに結合されて、ポ
ートから出力されるべきデータを記憶し、かつ、ポート
から入力されるデータを受取る。第１のメモリと第２の
メモリとの間には、グローバルバスを結合することが可
能であり、これは、第２のメモリと入出力ポートとの間
でデータを転送するのと同時に、第１のメモリと第２の
メモリとの間でデータブロックを双方向で転送すること
ができるようにする。

【００１７】この発明の第１の局面に従えば、第１のメ
モリはグローバルバスを共有する多数のメモリバンクを
含む。メモリバンクの各々は、データブロックを記憶す
るための、多数の行および多数の列に配列されたメモリ
セルを有する、メモリセルアレイを含む。グローバルバ
スは、第１のメモリの１動作サイクル内で、データブロ
ックの１ブロックを転送することが可能である。

【００１８】好ましくは、第１のメモリはＤＲＡＭを含
み、第２のメモリはＳＲＡＭを含む。入出力ポートがＳ
ＲＡＭへのデータ書込またはＳＲＡＭからのデータ読出
を提供する一方で、グローバルバスはＤＲＡＭとＳＲＡ
Ｍとの間でデータブロックを転送することができる。入
出力ポートの各々は、ＳＲＡＭのどのロケーションにも
アクセスできるようにされ得る。

【００１９】この発明の別の局面に従えば、入出力ポー
トのうち１ポートは、別の入出力ポートによって読出動
作が行なわれるのと同時に、書込動作を行なうことがで
きるようにされる。

【００２０】この発明の方法に従えば、ＤＲＡＭ、ＳＲ
ＡＭ、および、ＤＲＡＭとＳＲＡＭとを接続するための
グローバルバスを有するマルチポートメモリチップ内で
データを転送するために、以下のステップが行なわれ
る。すなわち：ＤＲＡＭにデータを書込むかまたはＤＲ
ＡＭからデータを読出すためにグローバルバスを介して
ＤＲＡＭ転送動作を行なうステップ、およびＤＲＡＭの
転送動作と同時に、ＳＲＡＭにデータを書込むかまたは
ＳＲＡＭからデータを読出すために入出力ポートのうち
少なくとも１つを介して第１のＳＲＡＭ転送動作を行な
うステップ、である。

【００２１】第１のＳＲＡＭ転送動作は、入出力ポート
のうち別の１ポートを介して行なわれる第２のＳＲＡＭ
転送動作と同時に行なわれ得る。たとえば、第１のＳＲ
ＡＭ転送動作がデータ書込動作を含んで、第２のＳＲＡ
Ｍ転送動作がデータ読出動作を含む場合が考えられる。

【００２２】第１のＳＲＡＭ転送動作は、第２のＳＲＡ
Ｍ転送動作とは独立して行なわれる。更に、第１および
第２のＳＲＡＭ転送動作は、ＤＲＡＭの転送動作とは独
立して行なわれる。

【００２３】この発明のこれらおよび他の目的ならびに
利点は、以下の詳細な説明から当業者には容易に明らか
となろう。詳細な説明には、この発明の好ましい実施例
のみを示しかつ説明しており、この発明を実現するのに
考えられるベストモードを単に例示しているにすぎな
い。理解されるように、この発明は他のおよび異なる実
施例が可能であり、そのいくつかの詳細は、すべてこの
発明から離れることのない、種々の明らかな観点から修
正が可能である。したがって、ここに提示する図面およ
び説明は、例示のためのものと見なされるべきであっ
て、限定を加えるものではないと考えられたい。

【００２４】

【この発明を実行するためのベストモード】この発明
は、メモリ装置分野の全般に適用が可能であるが、この
発明を実行するためのベストモードは、一つには、図１
に示すマルチポートＲＡＭ（ＭＰＲＡＭ）１０の実現に
基づく。シングルチップ上に配されるＭＰＲＡＭ１０
は、ＤＲＡＭ１２を含み、ＤＲＡＭ１２は、各々が４メ
ガビットの、個別にアドレス可能な４つのメモリバンク
に分割される。各バンクは５１２行×３２列×２５６ビ
ットで構成されたメモリアレイを含む。後により詳細に
説明するように、単一の２５６ビットグローバル入出力
（ＩＯ）バス１４が、ＤＲＡＭ１２の４つのバンクすべ
てによって共有され、ＤＲＡＭ１２をＳＲＡＭ１６に接
続する。

【００２５】４キロビットＳＲＡＭ１６は、１６ライン
×１６ワード×１６ビットとして構成され得る。ＤＲＡ
Ｍ１２とＳＲＡＭ１６との間の各々の２５６ビット転送
は、ＳＲＡＭ１６内の１６ラインのうち１ラインを置換
するかまたは更新する。

【００２６】ＭＰＲＡＭ１０は、２つの同一でありかつ
独立した、１６ビットＩＯポートＡおよびＢを有する。
ポートＡおよびＢの各々は、ＳＲＡＭ１６の各セルに対
して読出アクセスおよび書込アクセスを提供する。ＩＯ
データピン１８および２０はそれぞれ、ポートＡおよび
Ｂに接続されて、１６ビットデータＤＱＡおよびＤＱＢ
の入力および出力を提供する。

【００２７】ポートＡおよびＢのためのＳＲＡＭ制御信
号ＳＣＡおよびＳＣＢはそれぞれ、ポートＡ制御回路２
２およびポートＢ制御回路２４を介して供給されて、デ
ータ読出または書込、およびバースト終了等のＳＲＡＭ
の動作を規定する。ポートＡおよびＢのためのライトイ
ネーブルコマンド／ＷＥＡおよび／ＷＥＢは、それぞ
れ、ポート制御回路２２および２４を介して提供され
て、ＳＲＡＭの書込動作を復号化する。さらに、ポート
制御回路２２および２４は、ライトパービット動作モー
ドを可能にするために、また、バーストを終了させるた
めに、特別機能コマンドＳＦＡおよびＳＦＢをそれぞれ
受取ることも可能である。

【００２８】マスタクロック信号ＣＬＫが与えられるク
ロック発生器２６は、ＭＰＲＡＭ動作のための内部クロ
ックを提供する。ＭＰＲＡＭのすべての入力信号は、マ
スタクロックＣＬＫの立上がり端縁を基準とする。マス
タクロックイネーブル信号ＣＫＥはクロック発生器２６
に供給されて、内部クロック発生をイネーブルする。チ
ップ選択信号／ＳＤおよび／ＳＳは、それぞれ、ＤＲＡ
Ｍ１２およびＳＲＡＭ１６にチップ選択機能を提供す
る。

【００２９】ポート制御回路２２および２４、ならびに
クロック発生器２６は、ＳＲＡＭ１６に対する書込およ
び読出アクセスを制御するＳＲＡＭ制御回路２８に結合
される。データ書込またはデータ読出のための、ＩＯデ
ータピン１８および２０の各々とＳＲＡＭ１６との間の
データ転送経路は、２ステージパイプラインとして構成
される。

【００３０】ＳＲＡＭ１６へのデータ書込のために、ポ
ートＡおよびＢのためにそれぞれ書込コマンドＷＡおよ
びＷＢが、第１のクロックサイクル時にＳＲＡＭ制御回
路２８によって発せられ得る。書込まれるべきデータ
は、第２のクロックサイクル時に供給される。ＳＲＡＭ
１６のアドレスされるラインおよびワードは、ポート制
御回路２２および２４に供給される、それぞれポートＡ
およびＢのための８ビットアドレス信号ＡＤＡおよびＡ
ＤＢによって判定される。たとえば、アドレスされるラ
インは、アドレス信号ＡＤＡおよびＡＤＢの上位４ビッ
トによって規定され、アドレスされる１６ビットのワー
ドは、アドレス信号ＡＤＡおよびＡＤＢの下位４ビット
によって決定され得る。

【００３１】ＳＲＡＭ１６からのデータ読出のために、
読出コマンドＲＡおよびＲＢが、第１のクロックサイク
ル時にＳＲＡＭ制御回路２８によって発せられ得る。デ
ータは、第２のクロックの立上がり端縁においてアクセ
スされて、第３のクロックサイクル時に有効にされる。
書込動作と同様、ＳＲＡＭ１６のアドレスされるライン
およびワードは、ポートＡおよびＢのそれぞれのための
アドレス信号ＡＤＡおよびＡＤＢによって判定される。
たとえば、アドレスされるラインは、アドレス信号ＡＤ
ＡおよびＡＤＢの上位４ビットによって規定され、アド
レスされる１６ビットのワードは、アドレス信号ＡＤＡ
およびＡＤＢの下位４ビットによって決定され得る。

【００３２】下により詳細に説明するように、ポートＡ
およびＢは独立しており、ＳＲＡＭ１６内のいかなるロ
ケーションに対しても、同時に、データの読出および書
込を提供できる。しかしながら、ユーザは、両方のポー
トから同時に同じＳＲＡＭセルに書込むことができない
ようにされている。ＩＯバッファ３０および３２がそれ
ぞれ、ポートＡおよびＢに結合されて、読出動作および
書込動作中にデータをバッファする。

【００３３】ＩＯバッファ３０および３２にそれぞれ接
続されたライトパービットマスクレジスタ３４および３
６は、ポートＡおよびＢからのマスクされた書込動作を
行なうのに使用される。ＳＲＡＭ制御回路は、ポートＡ
およびＢに対してそれぞれマスクされた書込コマンドＭ
ＷＡおよびＭＷＢを発して、ＳＲＡＭ１６から読出され
るかまたはＳＲＡＭ１６に書込まれるＤＱＡデータおよ
びＤＱＢデータをマスクする。ピン３８および４０はそ
れぞれ、ポートＡおよびＢに対して２ビットのマスク制
御データＤＱＭＡおよびＤＱＭＢを供給する。マスク制
御データＤＱＭＡおよびＤＱＭＢのいずれかのビットが
ハイにされると、それぞれ、読出されるかまたは書込ま
れるＤＱＡデータおよびＤＱＢデータがマスクされる。
たとえば、マスク制御データＤＱＭＡおよびＤＱＭＢの
上位ビットがそれぞれ、ＤＱＡおよびＤＱＢデータの上
位バイトを制御する。マスク制御データＤＱＭＡおよび
ＤＱＭＢの下位ビットがそれぞれ、ＤＱＡデータおよび
ＤＱＢデータの下位バイトを制御し得る。ロードマスク
レジスタコマンドＬＭＲＡおよびＬＭＲＢがそれぞれポ
ートＡおよびＢのためにＳＲＡＭ制御回路２８によって
発せられて、ライトパービットレジスタ３４および３６
をロードすることが可能である。

【００３４】ＭＰＲＡＭ１０は、ＳＲＡＭ１６とＤＲＡ
Ｍ１２とが並行に動作することを可能にする。ＤＲＡＭ
制御回路４２は、制御信号／ＲＡＳおよび／ＣＡＳによ
って規定されるＤＲＡＭ制御コマンドを形成する。２ビ
ットのバンクアドレスコマンドＢＡは、４つのＤＲＡＭ
バンクのうち１つを選択する。１１ビットのアドレスコ
マンドＡＤＤは、ＤＲＡＭの行および列アドレス、ＤＲ
ＡＭの転送動作、および、ＳＲＡＭ１６内のラインのう
ち、データがそのラインからＤＲＡＭ１２に転送され得
るライン、または、データがそのラインにＤＲＡＭ１２
から転送され得るライン、を選択する。たとえば、ＡＤ
Ｄコマンドの下位９ビットがＤＲＡＭ行アドレスを選択
し、下位５ビットがＤＲＡＭ列アドレスを選択し、ＡＤ
Ｄコマンドの２ビットがＤＲＡＭ転送動作を規定するの
に使用され得る。また、上位４ビットが、ＳＲＡＭ内の
１６ラインのうち１ラインを選択することが可能であ
る。

【００３５】ＤＲＡＭ制御回路４２は、ＤＲＡＭ読出転
送コマンドＤＲＴを形成して、データの３２ブロックの
うちＡＤＤコマンドによって指定された１ブロックを、
ＳＲＡＭ１６内の１６ラインのうち１ラインへと転送さ
せる。ＤＲＡＭ書込転送コマンドＤＷＴもまたＤＲＡＭ
制御回路４２によって形成されて、ＳＲＡＭの１６ライ
ンのうちＡＤＤコマンドによって指定された１ラインか
ら、ＤＲＡＭ１２内の３２ブロックのうち１ブロック
に、データが転送される。

【００３６】データ転送レジスタ４４は、ＤＲＡＭ１２
とＳＲＡＭ１６との間に配されて、ＤＲＡＭ１２とＳＲ
ＡＭ１６との間のデータ転送を支持する。ＤＲＡＭ書込
転送をマスクするのに、３２ビットのバイトライトイネ
ーブルマスクレジスタ４６が使用される。このレジスタ
４６は、ロードマスクレジスタコマンドＬＭＲが発せら
れると、ポートＡまたはポートＢのいずれかからロード
され得る。レジスタ４６内の各ビットは、２５６ビット
のグローバルＩＯバス１４の１バイトをマスクする。バ
イトライトイネーブルマスクレジスタ４６と、ライトパ
ービットマスクレジスタ３４および３６とは、それぞ
れ、ＤＲＡＭ１２およびＳＲＡＭ１６への書込中にバイ
パスされ得る。

【００３７】ＭＰＲＡＭ１０は、プログラマブルバース
トモードを有する。このモードは、ポートＡおよびＢか
らＳＲＡＭ１６に書込まれるデータのバーストのため
に、または、ＳＲＡＭ１６からポートＡおよびＢに読出
されるデータのバーストのために、ユーザが１、２、４
および８のバースト長を選択できるようにする。順次ま
たはインタリーブバーストが選択され得る。ＤＲＡＭ制
御回路４２によって発せられるセットモードレジスタコ
マンドＳＭＲは、内部モードレジスタ内にバーストの長
さおよび種類をプログラムできるようにする。モードレ
ジスタ内にプログラムされるモードレジスタコード（Ｍ
ＲＣ）は、ＡＤＤコマンドを使用して入力され得る。Ｍ
ＲＣは、それが次のＳＭＲコマンドによってオーバライ
トされるまで、または、ＭＰＲＡＭ１０に電力が供給さ
れなくなるまで、モードレジスタ内に記憶される。ＳＭ
Ｒコマンドは、ＤＲＡＭ１２およびＳＲＡＭ１６がアイ
ドル状態にあるときに発せられ得る。バースト終了コマ
ンドＢＴＡおよびＢＴＢは、ＳＲＡＭ制御回路２８によ
って発せられて、ポートＡおよびＢからのまたはそれら
へのバーストシーケンスをそれぞれ、終了させることが
できる。

【００３８】図２を参照して、ＤＲＡＭ１２は、コモン
グローバルバス１４に結合された、別個にアドレス可能
な４つのＤＲＡＭバンク１２Ａ、１２Ｂ、１２Ｃおよび
１２Ｄを含み得る。コモングローバルバス１４は、ＤＲ
ＡＭバンク１２Ａ〜１２Ｄの各々とＳＲＡＭ１６との間
に双方向のデータ転送を提供する。各ＤＲＡＭバンク
は、５１２行×３２列×２５６ビットとして構成された
メモリアレイを含む。ＳＲＡＭ１６は、各ラインが２６
５ビットを有する、１６ラインとして構成される。

【００３９】ＤＲＡＭの動作は、ＤＲＡＭ制御回路４２
から供給されるＤＲＡＭ制御信号によって制御されて、
データがＤＲＡＭバンク１２Ａ〜１２Ｄの各々とＳＲＡ
Ｍ１６との間でグローバルバス１４を介して移動するこ
とを可能にする。ＤＲＡＭ制御信号は、行アドレススト
ローブ／ＲＡＳ、列アドレスストローブ／ＣＡＳ、２ビ
ットのバンクアドレスコマンドＢＡ、および、１１ビッ
トのアドレスＡＤＤを含む。

【００４０】／ＲＡＳ信号および／ＣＡＳ信号の組合せ
は、いくつかのアドレスビットＡＤＤと合せて、種々の
ＤＲＡＭの動作を規定する。これはたとえば、ＤＲＡＭ
バンク１２Ａ〜１２Ｄのうち選択されたバンクからＳＲ
ＡＭ１６内の選択されたラインへの読出転送、ＳＲＡＭ
１６内の選択されたラインからＤＲＡＭバンク１２Ａ〜
１２Ｄのうち選択されたバンクへの書込転送、および、
選択されたバンクをプリチャージまたは不活性化するた
めに行なわれるプリチャージ動作等を含む。

【００４１】２ビットのバンクアドレスコマンドＢＡ
は、／ＲＡＳ信号および／ＣＡＳ信号によって規定され
る動作のために、４つのバンク１２Ａ〜１２Ｄのうち１
つを選択する。ＡＤＤビットは、特定のＤＲＡＭ動作を
選択するのに加えて、ＤＲＡＭバンク１２Ａ〜１２Ｄの
行および列アドレスを規定し、さらに、ＳＲＡＭ内の１
６ラインのうち、そこからデータがＤＲＡＭ１２に転送
されるか、または、そこにデータがＤＲＡＭ１２から転
送される、１ラインを選択する。たとえば、ＡＤＤコマ
ンドの下位ビットに対応するＡＤＤ＜８：０＞ビット
が、ＤＲＡＭ行アドレスを選択し、ＡＤＤ＜４：０＞ビ
ットがＤＲＡＭ列アドレスを選択し、ＡＤＤ＜６：５＞
ビットがＤＲＡＭ転送動作を規定するのに使用され得
る。また、ＡＤＤ＜１０：７＞が、ＳＲＡＭ内の１６ラ
インのうち１ラインを選択することが可能である。

【００４２】ＤＲＡＭ書込サイクルが発生すると、デー
タの２５６ビットブロックがＳＲＡＭ１２からグローバ
ルバス１４上にロードされる。グローバルバス１４は、
そのデータブロックを、ＤＲＡＭ列アドレスによって指
定された、選択された２５６ビットＤＲＡＭページに転
送する。選択されたページは、バンクアドレスＢＡによ
って指定されたＤＲＡＭバンク内に位置する。

【００４３】ＤＲＡＭ読出転送中、行および列アドレス
によって指定された２５６ビットデータブロックは、Ｄ
ＲＡＭバンク１２Ａ〜１２Ｄのうちバンクアドレスによ
って選択されたブロックから読出されて、グローバルバ
ス１４上に位置付けられる。グローバルバス１４は、そ
のデータブロックを、選択されたＳＲＡＭラインに転送
する。

【００４４】２つの同一のＩＯポートＡおよびＢは、コ
ントローラまたはプロセッサ等の外部装置がＳＲＡＭ１
６に独立してアクセスすることを可能にする。ポートＡ
およびＢは交換できるが、これは、それらがＳＲＡＭ１
６の同じロケーションに読出および書込アクセスを提供
することができるためである。

【００４５】たとえば、外部コントローラからのデータ
入力がポートＡに負荷をかけすぎて、その一方でポート
Ｂに負荷が不足している場合には、外部コントローラ
は、ポートＡから入来するデータの一部分をポートＢに
転送することが可能である。同様に、ポートＡから出力
されるデータがそのポートの容量を超える場合には、ポ
ートＡを使うように意図されていたデータのうち一部分
を、ポートＢからの出力に向け直すことができる。しか
しながら、ＭＰＲＡＭ１０は、ポートＡおよびＢがＳＲ
ＡＭ１６の同じセルに同時にデータを書込むことができ
ないようにしている。ＳＲＡＭ制御信号は、ポートＡ制
御回路２２およびポートＢ制御回路２４から供給され
て、ＳＲＡＭの動作を制御する。

【００４６】したがって、ＳＲＡＭ１６は、ポートを３
個備える。そのうち２つの「外部」ＩＯポートは、外部
装置によるアクセスを可能にし、１つの「内部」ＩＯポ
ートは、グローバルバス１４に結合される。この構成に
よって、ＭＰＲＡＭ１０は、グローバルバス１４を介し
たＤＲＡＭ１２に対する読出および書込アクセスと同時
に、ＳＲＡＭ１６に対する読出および書込アクセスを双
方のポートＡおよびＢから行なうことができるようにな
る。

【００４７】ＳＲＡＭとＤＲＡＭとの並行な動作を行な
う能力が与えられるため、ＭＰＲＡＭ１０は、ＤＲＡＭ
の読出または書込動作が／ＲＡＳ信号によって活性化さ
れた後に、ＳＲＡＭ１６への書込およびＳＲＡＭ１６か
らの読出を続けることができるようになる。したがっ
て、ＲＡＳの待ち時間が、外部コントローラによって行
なわれる読出動作および書込動作を遅延させることはな
い。

【００４８】グローバルバス１４は、書込または読出の
１サイクル内で、２５６ビットのデータを転送すること
ができる。したがって、ＤＲＡＭ１２からの２５６ビッ
トのデータブロックは、１ＤＲＡＭサイクル内で、ＳＲ
ＡＭ１６に読出されるかまたはＳＲＡＭ１６から書込ま
れることが可能となる。この能力は、ＭＰＲＡＭ１０に
記憶されたデータがピクセル値を表わすことのできるコ
ンピュータグラフィックスシステムにおいて、特に重要
である。

【００４９】広く共有されるグローバルバス１４とＳＲ
ＡＭ１６の３ポートを備えた構成とを組合せることで、
ＭＰＲＡＭ１０のＩＯ帯域幅の効率が、従来のキャッシ
ュ式ＲＡＭと比較して、大いに改善される。３ポートを
備えたＳＲＡＭ１６はキャッシュとして動作し、その一
方で、外部ＲＡＭコントローラが、選択されたブロック
からのどのデータワードがアクセスされるべきかを選択
する。キャッシュ内の１データブロックが更新されてい
る間に、別のデータブロックが、ＳＲＡＭ１６とＤＲＡ
Ｍ１２との間でグローバルバス１４を介して転送され
る。ワイドグローバルバス１４は、ＳＲＡＭ１６に十分
なデータが供給されるようにし、それにより、ポートＡ
およびＢからの連続したデータ流れを維持する。

【００５０】図３（Ａ）〜（Ｉ）は、図４に示すＳＲＡ
Ｍ１６０の例示的な構成に関する、ＤＲＡＭとＳＲＡＭ
との並行動作を示すタイミング図である。ＳＲＡＭ１６
０は、２つの１６ビット外部ポートＡおよびＢと、ＳＲ
ＡＭ１６０とＤＲＡＭ１２０との間でデータを転送する
ための、２５６ビットグローバルバス１４０に結合され
た１内部ポートとを有する。ＳＲＡＭ１６０は、ライン
０〜７を含み、その各々は、２５６ビットのデータブロ
ックを記憶することができる。

【００５１】マスタクロック信号ＣＬＫが供給されるク
ロック発生器２６は、図３（Ａ）に示す内部クロック信
号を提供する。ＭＰＲＡＭ１０は、その中ですべてのコ
マンドが内部クロックの立上がり端縁上で復号化され
る、同期メモリであり得る。たとえば、ポートＡまたは
ポートＢを介して行なわれるＳＲＡＭの書込または読出
動作は、１クロックサイクルを要し、ＤＲＡＭ書込また
は読出動作は、グローバルバス１４０を介した転送のた
めに４クロックサイクルを要し得る。

【００５２】図３（Ｂ）に示した例から理解されるよう
に、ＤＲＡＭ読出コマンドはクロックサイクル１上で発
せられる。このとき、バンクおよび列アドレスもまた発
せられる。ここで、選択されたＤＲＡＭバンクが活性化
されたと仮定する。選択された２５６ビットのデータブ
ロック０がその選択されたＤＲＡＭバンクから読出され
て、２５６ビットのグローバルバス１４０上に位置付け
られる。

【００５３】図３（Ｃ）に示すように、クロックサイク
ル５上で、選択されたデータブロック０がＳＲＡＭ１６
０内に、ＳＲＡＭ１６０のライン０に対応するアドレス
Ｂｌｏｃｋ ０に書込まれる。したがって、ＤＲＡＭ読
出動作の４サイクル後に、選択された新しいデータのブ
ロックが、このアドレスに記憶されていた古いデータに
取って代わる。Ｂｌｏｃｋ ０のアドレスに記憶された
データブロックを、図４に影を付けて示す。

【００５４】図３（Ｄ）に示すように、データブロック
０がＤＲＡＭ１２０からＳＲＡＭ１６０に転送されてい
る間、ポートＡはＳＲＡＭ書込コマンドＷｒｉｔｅ Ａ
１を発し続け、４つの新しいＳＲＡＭ書込コマンドＷｒ
ｉｔｅ Ａ２、ＷｒｉｔｅＡ３、Ｗｒｉｔｅ Ａ４およ
びＷｒｉｔｅ Ａ５を発する。図３（Ｇ）に示すよう
に、これらの書込コマンドによって、１６ビットのワー
ドＡ１、Ａ２、Ａ３、Ａ４およびＡ５が、ＳＲＡＭ１６
０に結合されたポートＡ ＩＯバスに供給される結果と
なる。図３（Ｆ）に示すように、ワードＡ１、Ａ２、Ａ
３、Ａ４およびＡ５は、たとえば、図４に示したライン
３の部分Ａに対応する、ＳＲＡＭ１６０のアドレスＢｌ
ｏｃｋ ３Ａに書込まれ得る。

【００５５】さらに、図３（Ｅ）に示すように、データ
ブロック０がＤＲＡＭ１２０からＳＲＡＭ１６０に転送
されている間に、ポートＢは、４つのＳＲＡＭ読出コマ
ンドＲｅａｄ Ｂ１、Ｒｅａｄ Ｂ２、Ｒｅａｄ Ｂ３
およびＲｅａｄ Ｂ４を発する。図３（Ｈ）および
（Ｉ）に示すように、これらの読出コマンドは、たとえ
ば、１６ビットのワードＢ１、Ｂ２、Ｂ３およびＢ４
を、ＳＲＡＭ１６０内のＢｌｏｃｋ ３ＢからポートＢ
ＩＯバスへと転送させる。図４に示すように、Ｂｌｏ
ｃｋ ３Ｂのアドレスは、ＳＲＡＭ１６０内のライン３
の部分Ｂに対応し得る。

【００５６】したがって、ポートＡおよびＢを介したＳ
ＲＡＭ１６０へのデータの書込およびＳＲＡＭ１６０か
らのデータの読出は、ＤＲＡＭ１２０とＳＲＡＭ１６０
との間のグローバルバス１４０を介したデータ転送と同
時に行なわれる。ＤＲＡＭ読出および書込動作と、ＤＲ
ＡＭ１２０とＳＲＡＭ１６０との間のデータ転送とが、
ポートＡおよびＢを介して行なわれるＳＲＡＭの読出動
作および書込動作を妨害することはない。ＤＲＡＭ１２
０からＳＲＡＭ１６０に読出されたデータブロックは、
一旦それが有効となると、ポートＡまたはポートＢを介
して、ＳＲＡＭ１６０から即座に読出すことが可能とな
る。したがって、共有グローバルバス１４０は、ＭＰＲ
ＡＭ１０内のデータ転送の帯域幅を、従来のメモリと比
較して、はるかに増すことができる。

【００５７】以上に、ＳＲＡＭと、多数のＤＲＡＭバン
クからなるＤＲＡＭとを有する、マルチポートＲＡＭを
記載した。グローバルバスは、ＤＲＡＭのバンクとＳＲ
ＡＭとによって共有されて、ＳＲＡＭとＤＲＡＭとの間
で、２５６ビットのデータブロックを双方向で転送する
ことができるようにする。２つの独立した入出力ポート
がＳＲＡＭに結合されて、ユーザがＳＲＡＭ内のどのロ
ケーションに対してもデータを書込みまたはどのロケー
ションからもデータを読出すことができるようにする。
双方のポートへのまたはそれらからのＳＲＡＭ書込およ
び読出転送は、グローバルバスを介したＤＲＡＭ読出お
よび書込転送と同時に行なうことが可能となる。

【００５８】この開示においては、この発明の好ましい
実施例のみを示しかつ説明しているが、この発明は、前
掲の請求の範囲に示した本発明の概念の範囲内で、変更
および修正が可能であると理解されたい。

【図面の簡単な説明】

【図１】マルチポートＲＡＭチップのアーキテクチャを
示すブロック図である。

【図２】ＤＲＡＭバンクをＳＲＡＭに接続するグローバ
ルバスを示すブロック図である。

【図３】（Ａ）〜（Ｉ）は、ＤＲＡＭとＳＲＡＭとの並
行動作の例を示すタイミング図である。

【図４】例示的なＳＲＡＭの構成を示す図である。

【符号の説明】

１０ マルチポートＲＡＭ １２ ＤＲＡＭ １４ グローバル入出力バス １６ ＳＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロンダ・シィ・カッサダ アメリカ合衆国、27278 ノース・カロラ イナ州、ヒルズボロウ、ロゼナ・コート、 3009 (72)発明者 ウィリアム・エル・ランドルフ アメリカ合衆国、27705 ノース・カロラ イナ州、ダラム、ウエスト・クラブ・ブー ルバード、2318

Claims (16)

【特許請求の範囲】
1. 【請求項１】 シングルチップ上に、 データ入力および出力を提供するための多数の入出力ポ
   ートと、 データを記憶するための第１のメモリと、 前記第１のメモリよりも小さい記憶容量を有しかつ前記
   入出力ポートに結合されて、前記入出力ポートから出力
   されるべきデータを記憶しかつ前記入出力ポートから入
   力されるデータを受取るための第２のメモリと、 前記第１のメモリと前記第２のメモリとの間に結合され
   て、前記第２のメモリと前記入出力ポートとの間でデー
   タを転送するのと同時に、前記第１のメモリと前記第２
   のメモリとの間にデータブロックの双方向の転送を提供
   するためのグローバルバスとを含む、メモリ装置。
2. 【請求項２】 前記第１のメモリは、前記グローバルバ
   スを共有する多数のバンクを含む、請求項１に記載のメ
   モリ装置。
3. 【請求項３】 前記バンクの各々は、前記データブロッ
   クを記憶するための、多数の行および多数の列に配列さ
   れたメモリセルを有するメモリアレイを含む、請求項２
   に記載のメモリ装置。
4. 【請求項４】 前記グローバルバスは、前記第１のメモ
   リの単一の動作サイクル中に前記データブロックのうち
   の１つを転送するよう構成される、請求項３に記載のメ
   モリ装置。
5. 【請求項５】 前記第１のメモリはＤＲＡＭを含み、前
   記第２のメモリはＳＲＡＭを含む、請求項１に記載のメ
   モリ装置。
6. 【請求項６】 前記入出力ポートが前記ＳＲＡＭへのデ
   ータ書込または前記ＳＲＡＭからのデータ読出を提供す
   る一方で、前記グローバルバスは、前記ＤＲＡＭと前記
   ＳＲＡＭとの間でデータブロックを転送するよう構成さ
   れる、請求項５に記載のメモリ装置。
7. 【請求項７】 前記入出力ポートの各々は、前記ＳＲＡ
   Ｍのどのロケーションにもアクセスができるようにされ
   る、請求項６に記載のメモリ。
8. 【請求項８】 前記入出力ポートの１つは、別の入出力
   ポートによって読出動作が行なわれるのと同時に、書込
   動作を行なうことができるようにされる、請求項７に記
   載のメモリ。
9. 【請求項９】 多数の入出力ポート、ＳＲＡＭ、ＤＲＡ
   Ｍ、および、ＳＲＡＭとＤＲＡＭとの間に配されたグロ
   ーバルバスを有するメモリ装置における、データ転送方
   法であって、 前記ＤＲＡＭにデータを書込むかまたは前記ＤＲＡＭか
   らデータを読出すために前記グローバルバスを介してＤ
   ＲＡＭ転送動作を行なうステップと、 前記ＤＲＡＭ転送動作と同時に、前記ＳＲＡＭにデータ
   を書込むかまたは前記ＳＲＡＭからデータを読出すため
   に前記入出力ポートのうち少なくとも１つを介して第１
   のＳＲＡＭ転送動作を行なうステップとを含む、方法。
10. 【請求項１０】 前記第１のＳＲＡＭ転送動作は、前記
    入出力ポートの別の１ポートを介した第２のＳＲＡＭ転
    送動作と同時に行なわれる、請求項９に記載の方法。
11. 【請求項１１】 前記第１のＳＲＡＭ転送動作はデータ
    書込動作を含み、前記第２のＳＲＡＭ転送動作はデータ
    読出動作を含む、請求項１０に記載の方法。
12. 【請求項１２】 複数の前記第１および第２のＳＲＡＭ
    転送動作は、前記ＤＲＡＭ転送動作が行なわれる時間間
    隔中に行なわれる、請求項１１に記載の方法。
13. 【請求項１３】 前記第１および第２のＳＲＡＭ転送動
    作は、前記ＤＲＡＭ転送動作とは独立して行なわれる、
    請求項１０に記載の方法。
14. 【請求項１４】 前記第１のＳＲＡＭ転送動作は、前記
    第２のＳＲＡＭ転送動作とは独立して行なわれる、請求
    項１３に記載の方法。
15. 【請求項１５】 前記第１および第２のＳＲＡＭ転送動
    作中にデータワードが転送される、請求項１０に記載の
    方法。
16. 【請求項１６】 前記ＤＲＡＭ転送動作中に、複数の前
    記データワードから構成されるデータブロックが転送さ
    れる、請求項１５に記載の方法。