JP2009170002A - 半導体記憶装置及びその半導体記憶装置を含むデータ処理システム - Google Patents
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Abstract
【解決手段】DualPortDRAM70は、内部アドレス生成回路726、727及び728と、制御回路729及び730を備えている。内部アドレス生成回路726と727とは、データ転送における転送元のアドレス又は転送先のアドレスを生成する。また、制御回路729は、データ転送コマンドに従い、内部アドレス生成回路727に転送元のアドレスを生成させ、内部アドレス生成回路726に転送先のアドレスを生成させ、転送元のメモリセルアレイ716からバースト読み出しで出力されるデータを、内部データバスを経由して順次当該データを転送先のメモリセルアレイ705へ入力させる。
【選択図】図2
Description
ベースバンドプロセッサ10は、DualPortDRAM60とベースバンドプロセッサ10とを接続するB−Portバス21を介して、転送するデータを共有メモリセルアレイ616にデータを記憶させる(ステップa)。
次に、アプリケーションプロセッサ40は、DualPortDRAM60とアプリケーションプロセッサ40とを接続するA−Portバス31を介して、当該データを共有メモリセルアレイ616から読み出す(ステップb)。続いて、アプリケーションプロセッサ40は、A−Portバス31を介して、読み出したデータをA−Portバス31に対応する専用メモリセルアレイ605へ記憶させる(ステップc)。
以上の動作により、ベースバンドプロセッサ10からアプリケーションプロセッサ40へ、データの転送を行う。
コマンド端子(CLKa、CKEa、/CSa、/RASa、/CASa及び/WEa)、アドレス端子(A0a、…、Ana)及びデータ端子(DQ0a、…、DQ31a、DQS0a、…、DQS3a)を含むポートであるA−Port30からの読み出し及び書き込みは、クロック生成回路600、コマンドデコーダ601、アドレス生成回路602及び制御回路603を用いて、専用メモリセルアレイ604及び専用メモリセルアレイ605と、共有メモリセルアレイ616とに対して行われる。また、コマンド端子(CLKb、CKEb、/CSb、/RASb、/CASb及び/WEb)、アドレス端子(A0b、…、Anb)及びデータ端子(DQ0b、…、DQ31b、DQS0b、…、DQS3b)を含むポートであるB−Port20からの読み出し及び書き込みは、クロック生成回路612、コマンドデコーダ613、アドレス生成回路614及び制御回路615を用いて、専用メモリセルアレイ617と、共有メモリセルアレイ616とに対して行われる。
タイミングT1において、A−Port30から共有メモリセルアレイ616を読み出し及び書き込みができるアクティブな状態にするコマンド信号であるACTと共に、共有メモリセルアレイ616に対するアドレス信号であるRowADDが入力され、共有メモリセルアレイ616は、読み出し及び書き込みが可能な状態になる。また、タイミングT3において、専用メモリセルアレイ605に対するコマンド信号ACTとアドレス信号RowADDが、A−Port30から入力され、専用メモリセルアレイ605は読み出し及び書き込みが可能な状態になる。
アプリケーションプロセッサ40は、データの読み出しが完了するのを待ち、読み出したデータを専用メモリセルアレイ605に記憶させる動作を行う。
タイミングT14において、A−Port30から専用メモリセルアレイ605に対する書き込みコマンド信号であるWRTとアドレスを示す信号であるColADDが入力される。続くタイミングT15からタイミングT20まで、アプリケーションプロセッサ40は、A−Port30のデータ端子DQ0a、…、DQ31aに順次読み出したデータを順次入力し、専用メモリセルアレイ605に記憶させる。
図1は、本実施形態のデータ処理システム1の構成例を示す概略ブロック図である。データ処理システム1は、ベースバンドプロセッサ10と、DualPortDRAM70と、アプリケーションプロセッサ40と、ベースバンドプロセッサ10とDualPortDRAM70とを接続するB−Portバス21と、アプリケーションプロセッサ40とDualPortDRAM70とを接続するA−Portバス31とを有している。以下の説明では、アプリケーションプロセッサ40とベースバンドプロセッサ10とを外部装置として説明する。
DualPortDRAM70は、クロック信号が入力されるCLKa端子及びCKEa端子と、コマンド信号が入力される/CSa端子、/RASa端子、/CASa端子及び/WEa端子と、アドレス信号が入力されるA0a、…、Ana端子と、データ信号が入力されるDQ0a、…、DQ31a端子と、データストローブ信号が入力されるDQS0a、…、DQS3a端子とを含むポートであるA−Port30を備えている。また、DualPortDRAM70は、クロック信号が入力されるCLKb端子及びCKEb端子と、コマンド信号が入力される/CSb端子、/RASb端子、/CASb端子及び/WEb端子と、アドレス信号が入力されるA0b、…、Anb端子と、データ信号が入力されるDQ0b、…、DQ31b端子と、データストローブ信号が入力されるDQS0b、…、DQS3b端子とを含むポートであるB−Port20を備えている。
なお、DualPortDRAM70は、読み出し及び書き込みコマンドのレイテンシは2クロックサイクルである。レイテンシが2クロックサイクルとは、読み出しコマンドを入力した2クロックサイクル後にデータが出力されることであり、また、書き込みコマンドを入力した2クロックサイクル後に、書き込みを行うメモリセルアレイにデータを入力することである。つまり、DualPortDRAM60には、書き込みコマンドが入力された1クロックサイクル後にデータが入力されることになる。また、バースト長は8であり、入出力されるデータ幅は32ビットである。
アドレスラッチ回路702は、A−Port30のアドレス端子からアドレス信号が入力され、クロック生成回路600が生成するクロック信号が入力される。また、アドレスラッチ回路702は、入力されたクロック信号に同期して入力されたアドレス信号を読み取り、内部アドレス生成回路726及び内部アドレス生成回路727に出力する。
Wbuf707は、制御回路729から入力されるAライトバス制御信号に従い、Aライトバス752からデータを読み取り、読み取ったデータを専用メモリセルアレイ704へ出力する。
Damp708は、制御回路729から入力されるAリードバス制御信号に従い、専用メモリセルアレイ705が出力するデータをAリードバス751へ出力する。
Wbuf709は、制御回路729から入力されるAライトバス制御信号に従い、Aライトバス752からデータを読み取り、読み取ったデータを専用メモリセルアレイ705へ出力する。
入力データバッファ711は、制御回路729から入力されるAリードバス制御信号とA−Port30が有するDQS0a、…、DQS3a端子から入力されるデータストローブ信号に従い、A−Port30が有するDQ0、…、DQ31a端子から入力されるデータを読み取り、読み取ったデータを書き込みAライトバス752へ出力する。
コマンドデコーダ713は、B−Port20のコマンド端子からコマンド信号が入力され、クロック生成回路712からクロック信号が入力される。また、コマンドデコーダ713は、入力されたクロック信号に同期して、入力されたコマンド信号をデコードする。また、コマンドデコーダ713は、連続するクロックサイクルで最初にB−Port20のコマンド端子から共有メモリセルアレイ716への読み出しコマンドが入力され、その後B−Port20のコマンド端子から専用メモリセルアレイ717への書き込みコマンドが入力されると、共有メモリセルアレイ716から専用メモリセルアレイ717へのデータ転送コマンドとしてデコードを行う。また、コマンドデコーダ713は、連続するクロックサイクルで最初にB−Port20のコマンド端子から専用メモリセルアレイ717への読み出しコマンドと、その後B−Port20のコマンド端子から共有メモリセルアレイ716への書き込みコマンドが入力されると、専用メモリセルアレイ717から共有メモリセルアレイ716へのデータ転送コマンドとしてデコードする。また、コマンドデコーダ713は、デコード結果を内部アドレス生成回路727と、内部アドレス生成回路728と、制御回路730とへ出力する。
共有メモリセルアレイ716は、ロウアドレスをデコードするロウデコーダ、カラムアドレスをデコードするカラムデコーダ及びセンスアンプを有している。また、共有メモリセルアレイ716は、読み出し動作において、選択回路であるMUX731から入力されるセンスアンプ活性化信号に従い、内部アドレス生成回路727から入力されるロウアドレス及びカラムアドレスで特定される領域に記憶されているデータをDamp718へ出力する。また、共有メモリセルアレイ716は、書き込み動作において、MUX731から入力されるセンスアンプ活性化信号に従い、内部アドレス生成回路727から入力されるロウアドレス及びカラムアドレスで特定される領域に、Wbuf719から入力されるデータを記憶する。
Wbuf719は、制御回路729が出力するAライトバス制御信号に従い、Aライトバス752からデータを読み取り、読み取ったデータを共有メモリセルアレイ716へ出力する。また、Wbuf719は、制御回路730の出力するBライトバス制御信号に従い、Bライトバス754からデータを読み取り、読み取ったデータを共有メモリセルアレイ716へ出力する。
Damp720は、制御回路730が出力するBリードバス制御信号に従い、専用メモリセルアレイ717から入力されるデータをBリードバス753へ出力する。
Wbuf721は、制御回路730が出力するBライトバス制御信号に従い、Bライトバス754からデータを読み取り、読み取ったデータを専用メモリセルアレイ717へ出力する。
入力データバッファ723は、制御回路730が出力するBライトバス制御信号と、B−Port20が有するDQS0b、…、DQS3b端子から入力されるデータストローブ信号とに従い、B−Port20が有するDQ0b、…、DQ31b端子から入力されるデータを読み取り、読み取ったデータをBライトバス754へ出力する。
データバッファ725は、制御回路730が出力するBリードバス制御信号及びBライトバス制御信号に従い、Bリードバス753からデータを読み取り、読み取ったデータをBライトバス754へ出力する。
内部アドレス生成回路728は、コマンドデコーダ713からデコード結果と、アドレスラッチ回路714からアドレス信号とが入力される。また、内部アドレス生成回路728は、入力されたデコード結果に基づいて、入力されたアドレス信号から、ロウアドレスとカラムアドレスとを生成する。また、内部アドレス生成回路728は、生成したロウアドレス及びカラムアドレスを専用メモリセルアレイ717へ出力する。
MUX731は、制御回路729及び制御回路730が出力するセンスアンプ活性化信号を選択し、選択したセンスアンプ活性化信号を共有メモリセルアレイ716へ出力する。
また、当該Aリードバス制御信号及びAライトバス制御信号は、Aリードバス751に出力される共有メモリセルアレイ716の読み出しデータを、データバッファ724に順次読み取らせAライトバス752へ出力させる。
タイミングT9において、Wbuf709は、前サイクルでAライトバス752に出力されたデータを読み取り、タイミングT7で入力された書き込みコマンドに対応するデータとして、読み取ったデータを専用メモリセルアレイ705へ出力する。また、データバッファ724は、共有メモリセルアレイ716から出力されるデータを、Aリードバス751から読み取り、読み取ったデータをAライトバス752へ出力する。
以降、タイミングT13まで、同様に、共有メモリセルアレイ716からデータが順次出力され、データバッファ724を介して、専用メモリセルアレイ705へ入力される。これにより、専用メモリセルアレイ705は、共有メモリセルアレイ716の記憶する8つのデータを記憶する。
また、逆方向である専用メモリセルアレイ704及び専用メモリセルアレイ705から共有メモリセルアレイ716へのデータ転送も同様の動作にて行う。また、他の専用メモリセルアレイ717と共有メモリセルアレイ716との間のデータ転送も同様に行う。
また、図4は、ベースバンドプロセッサ10からアプリケーションプロセッサ40へデータの転送を行う際のデータの流れも示している図である。
ベースバンドプロセッサ10は、アプリケーションプロセッサ40へ転送するデータをB−Portバス21を介して、共有メモリセルアレイ716へ書き込む(ステップd)。続いて、アプリケーションプロセッサ40は、A−Portバス31をかして、上述のデータ転送コマンドをDualPortDRAM70へ入力する。DualPortDRAM70は、データ転送コマンドに基づき、共有メモリセルアレイ716から専用メモリセルアレイ705へ、データの転送を行う(ステップe)。以上の動作で、ベースバンドプロセッサ10からアプリケーションプロセッサ40へデータの転送が行われる。このように、共有メモリセルアレイ716からのデータの読み出し完了を待つことなく、また、アプリケーションプロセッサ40にデータを一旦保持する必要もなく、共有メモリセルアレイ716から専用メモリセルアレイ705へ、データの転送を行うことでる。これにより、データ処理システム1のデータ転送に要するクロックサイクルを削減することができ、データ処理システム1は、データ転送を効率的に行うことが可能となる。
また、アプリケーションプロセッサ40からベースバンドプロセッサ10へデータの転送も同様の動作で行う。
また、データ転送コマンドは、バースト読み出し及びバースト書き込みコマンドで構成されているので、マルチポートDRAMで使用されるプロトコルを用いることができるので、データ処理システム1に適用されるメモリコントロールのプロトコルを変更することなく利用できるという利便性がある。
また、共有メモリセルアレイ716とのデータ転送において、データが外部装置に出力されないのでデータ転送が完了を外部装置は待つ必要がなく、他の処理を行うことができるので、データ処理の効率化を図ることができる。
なお、本実施形態においては、例として2つのポートを有するDRAMであるDualPortDRAM70を用いて説明したが、ポート数はこれに限られるものではない。
2…データ処理システム
10…ベースバンドプロセッサ
20…B−Port
30…A−Port
21…B−Portバス、31…A−Portバス
40…アプリケーションプロセッサ、
60、70…DualPortDRAM
600、612…クロック生成回路、601、613…コマンドデコーダ
602、614…アドレス生成回路、603、615…制御回路
604、605、617…専用メモリセルアレイ
616…共有メモリセルアレイ
700、712…クロック生成回路、701、713…コマンドデコーダ
702、714…アドレスラッチ回路
704、705、717…専用メモリセルアレイ
716…共有メモリセルアレイ
706、708、718、720…Damp
707、709、719、721…Wbuf
710、722…出力データバッファ、711、723…入力データバッファ
724、725…データバッファ、
726、727、728…内部アドレス生成回路、729、730…制御回路、
731…MUX
751…Aリードバス、752…Aライトバス、753…Bリードバス、754…Bライトバス
Claims (4)
- 複数のメモリセルアレイと、
コマンド端子、アドレス端子及びデータ端子をそれぞれ有する複数のポートと、
前記ポートのコマンド端子及びアドレス端子から入力されるデータ転送コマンドに基づくデータ転送を行う際に、前記データ転送コマンドに含まれるアドレス信号に基づき、転送元メモリセルアレイにおける転送元アドレス又は転送先メモリセルアレイにおける転送先アドレスを生成する複数の内部アドレス生成回路と、
前記データ転送コマンドに基づき、前記転送元メモリセルアレイにおける前記転送元アドレスで指定される領域から読み出すデータを、順次内部データバスを介して、前記転送先メモリセルアレイにおける前記転送先アドレスで指定される領域に書き込む制御回路と、
を備えることを特徴とする半導体記憶装置。 - 前記データ転送コマンドは、
前記ポートのコマンド端子及びアドレス端子から入力されるバースト読み出しコマンドと、該ポートから続いて入力されるバースト書き込みコマンドとの組み合せで示されるコマンドであり、
前記制御回路は、
前記データ転送コマンドのバースト読み出しコマンドにより読み出されるデータを、順次前記内部データバスを介して、前記データ転送コマンドのバースト書き込みコマンドで用いられる書き込みデータとする、
ことを特徴とする請求項1に記載の半導体記憶装置。 - 前記メモリセルアレイは、
それぞれ1つの前記ポートのみから読み出し及び書き込みが行われる複数の専用メモリセルアレイと、
複数の前記ポートから読み出し及び書き込みが行われる共有メモリセルアレイと、
を備え、
前記ポート及び前記共有メモリセルアレイは、それぞれ前記内部アドレス生成回路を備え、
異なる前記専用メモリセルアレイの間のデータ転送は、
転送元の前記専用メモリセルアレイを前記転送元メモリセルアレイとして当該専用メモリセルアレイから読み出されたデータを、前記共有メモリセルアレイを前記転送先メモリセルアレイとして記録し、当該共有メモリセルアレイを前記転送元メモリセルアレイとして当該共有メモリセルアレイから読み出されたデータを、転送先の前記専用メモリセルアレイを前記転送先メモリセルアレイとして記録することで行われる、
ことを特徴とする請求項1又は請求項2に記載の半導体記憶装置。 - 請求項1から請求項3のいずれか1項に記載の半導体記憶装置と、
前記半導体記憶装置が有する各ポートに1つずつ接続された複数のプロセッサと、
を備えることを特徴とするデータ処理システム。
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