JP2007172812A - 半導体メモリ装置 - Google Patents

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Abstract

【課題】携帯用通信システムに採用するに適合したマルチパスアクセス可能な半導体メモリ装置を提供することにある。
【解決手段】半導体メモリ装置において、複数のプロセッサの数に対応して互いに独立的に設置されたポートと動作的に連結されて前記複数のプロセッサにより選択的にアクセスされるようにメモリセルアレイ内に割り当てられた少なくとも１つの共有メモリ領域と、前記プロセッサから印加される外部信号に応じて前記ポートのうち選択された１つのポートと前記共有メモリ領域との間のデータアクセスパスが形成されるようにするアクセスパス形成部と、を備える。
【選択図】図３

Description

本発明は、半導体メモリ装置に係るもので、例えば、携帯用通信システムに採用するに適合したマルチパスアクセス可能な半導体メモリ装置に関する。
一般に、複数のアクセスポートを有する半導体メモリ素子はマルチポートメモリと呼ばれ、特に２つのアクセスポートを有するメモリ素子はデュアルポートメモリと呼ばれる。典型的なデュアルポートメモリは、本分野に広く公知されたものであって、ランダムシーケンスでアクセス可能なＲＡＭポートと、シリアルシーケンスでアクセス可能なＳＲＡＭポートを有するイメージプロセッシング用ビデオメモリである。
一方、後述の本発明の説明において一層明確に区別されるはずであるが、そのようなビデオメモリの構成とは異なって、ＳＲＡＭポートを有さないでＤＲＡＭセルで構成されたメモリセルアレイのうち共有メモリ領域を複数のアクセスポートを通じてリードまたはライトするためのダイナミックランダムアクセスメモリをマルチポートメモリと区別するためにマルチパスアクセス可能な半導体メモリ装置と呼ぶことにする。
近来ではユビキタス志向の趨勢に従い、人間が扱う電子システムも目覚しく発展している。最近では、携帯用電子システム、例えば携帯用フォン及びＰＤＡなどの電子機器においては機能及び動作実行の高速化と円滑化を図るために、製造メーカは、図１２に示したように複数のプロセッサを採用したマルチプロセッサシステムを具現してきた。
図１２を参照すると、第１プロセッサ１０と第２プロセッサ１２とが接続ラインＬ１０を通じて互いに連結され、ＮＯＲメモリ１４とＤＲＡＭ１６とがバスＢ１−Ｂ３を通じて第１プロセッサ１０にバシングされ、ＤＲＡＭ１８とＮＡＮＤメモリ２０とがバスＢ４−Ｂ６を通じて第２プロセッサ１２にバシングされる。ここで、第１プロセッサ１０は、通信信号の変調及び復調を行うモデム機能を有し、第２プロセッサ１２は通信データの処理及びゲーム、娯楽などの実行のためのアプリケーション機能を有し得る。セルアレイの構成がＮＯＲ構造を有するＮＯＲメモリ１４とセルアレイの構成がＮＡＮＤ構造を有するＮＡＮＤメモリ２０は、フローティングゲートを有するトランジスタメモリセル構成の不揮発性メモリであって、電源がオフされても消してはいけないデータ、例えば携帯用機器の固有コード及び保存データの貯蔵のために搭載される。ＤＲＡＭは、プロセッサのデータ処理のためのメインメモリとして機能する。
しかし、図１２のようなマルチプロセッサシステムにおいては、個々のプロセッサに対して専用のＤＲＡＭが割り当てられ、相対的に低速のＵＡＲＴ，ＳＰＩ，ＳＲＡＭインターフェスが使用されるのでデータ伝送速度が十分に確保され難く、サイズの大型化や構成の複雑化を招き、メモリ構成費用も負担となる。そこで、占有サイズを減らすとともにデータ伝送速度を高め、且つメモリの採用個数を減らすためのスキムが図１３に図示されている。
図１３を参照すると、図１２のシステムに比べて、１つのＤＲＡＭ１７が第１及び第２プロセッサ１２にバスＢ１，Ｂ２を介して連結されている点が特異である。図１３のマルチプロセッサシステムの構造のように、２つのパスを通じて１つのＤＲＡＭ１７をそれぞれのプロセッサがアクセスすることが可能になるとすれば、２つのポートがバスＢ１，Ｂ２にそれぞれ連結されることが求められる。しかし、通常のＤＲＡＭは、図１４に示されるように単一ポートＰ０を有するメモリ１である。
通常のＤＲＡＭ構造を示す図１４を参照すると、メモリセルアレイはローデコーダーとコラムデコーダーをそれぞれ有する第１−４バンク３，４，５，６から構成される。上部入出力センスアンプ及びドライバ１３は、マルチプレクサ１１，１２を通じて第１バンク３または第３バンク５と動作的に連結され、下部入出力センスアンプ及びドライバ１５は、マルチプレクサ１３，１４を通じて第２バンク４または第４バンク６と動作的に連結される。例えば、第１バンク３内のメモリセルが選択され、該選択されたメモリセルに貯蔵されたデータがリードされる場合を仮定すれば、リードされるデータの出力過程は以下のとおりである。まず、選択されたワードラインが活性化された後にビットラインセンスアンプにより感知及び増幅されたメモリセルのデータは、該当コラム選択ラインＣＳＬの活性化に従いローカル入出力ライン対（ＬＩＯ）９に伝達される。ローカル入出力ライン対９に伝達されたデータは、第１マルチプレクサ２１のスイッチング動作によりグローバル入出力ライン対（ＧＩＯ）１０に伝達され、グローバル入出力ライン対１０に連結された第２マルチプレクサ１１は、グローバル入出力ライン対１０のデータを上部入出力センスアンプ及びドライバ１３に伝達する。入出力センスアンプ及びドライバ１３により再度感知及び増幅されたデータは、パス部１６を通じてデータ出力ラインＬ５に出力される。一方、第４バンク６内のメモリセルに貯蔵されたデータがリードされる場合、マルチプレクサ２４−マルチプレクサ１４−下部入出力センスアンプ及びドライバ１５−パス部１６−データ出力ラインＬ５を順次経てデータが出力端ＤＱに出力される。このように、図１４のＤＲＡＭ１は、２つのバンクが入出力センスアンプ及びドライバを共有する構造を有し、データの入出力が１つのポートＰ０を通じて行われる単一ポートメモリであることがわかる。つまり、図１４のＤＲＡＭ１は、図１２のシステムに適用可能なだけで、図１３のようなマルチプロセッサシステムにはメモリバンクの構造及びポートの構造に起因してその適用が難しくなる。
図１３のようなマルチプロセッサシステムに適合したメモリを具現しようとする本発明者らの意図と同様に、共有メモリ領域が複数のプロセッサによりアクセスされる構成（図１５）を有する先行技術がEugene P. Matter等により発明されて、２００３年５月１５日付で米国で公開されたＵＳ２００３／００９３６２８号（特許文献１）に開示されている。
図１５を参照すると、メモリアレイ３５は、第１，２，３部分からなり、メモリアレイ３５の第１部分３３はポート３７を通じて第１プロセッサ７０のみによりアクセスされ、前記第２部分３１はポート３８を通じて第２プロセッサ８０のみによりアクセスされ、第３部分３２は第１，２プロセッサ７０，８０の全てによりアクセスされるマルチプロセッサシステム５０が図示される。ここで、メモリアレイ３５の第１，２部分３３，３１のサイズは、第１，２プロセッサ７０，８０の動作負荷に依存して流動的に変更される。メモリアレイ３５は、メモリタイプまたはディスク貯蔵タイプで具現される。
ＤＲＡＭ構造において、第１，２プロセッサ７０，８０により共有される第３部分３２をメモリアレイ３５内に具現するためには幾つかの課題が解決されなければならない。そのような解決課題のうち１つとして、メモリアレイ３５内のメモリ領域及び入出力センスアンプの配置と各ポートに対する適切なリード／ライトパス（経路）制御技術は非常に重要な課題である。また、各ポートを通じて出力されるデータのスイングレベルはデータ伝送速度と直結するので、それに対する別の制御も必要となる実情である。
従って、２つ以上のプロセッサを有するマルチプロセッサシステムにおいてＤＲＡＭメモリセルアレイ内に割当された共有メモリ領域を共有するための一層適切な解決策が求められる。
ＵＳ２００３／００９３６２８号明細書
本発明の第１の目的は、ＤＲＡＭメモリセルアレイ内に割当された共有メモリ領域を円滑にアクセスすることができるマルチプロセッサシステムを提供することにある。
本発明の第２の目的は、１つ以上のプロセッサにより共有されるメモリ領域をメモリセルアレイ内に有するマルチパスアクセス可能な半導体メモリ装置を提供することにある。
本発明の第３の目的は、１つのアクセストランジスタと１つのストレージキャパシタからなるメモリセルを行と列のマトリックス形態に備えたメモリセルアレイ内のメモリ領域が互いに異なったパスを通じてアクセスされるようにするマルチパスアクセス可能なダイナミックランダムアクセスメモリを提供することにある。
本発明の第４の目的は、ＤＲＡＭメモリセルアレイ領域において選択されたメモリセルのデータを２パス以上のパスのうち所望のパスを通じて読み取ることができるＤＲＡＭのリード動作関連パス制御回路を提供することにある。
本発明の第５の目的は、ＤＲＡＭメモリセルアレイ領域において選択されたメモリセルのデータを２ポート以上のポートのうち占有許諾されたポートを通じて読み取ることができるＤＲＡＭのリード動作関連パス制御回路を提供することにある。
本発明の第６の目的は、２パス以上のパスのうち選択された１つのパスを通じて提供されるライトデータをＤＲＡＭメモリセルアレイ領域内で選択されたメモリセルにライトすることができるＤＲＡＭのライト動作関連パス制御回路を提供することにある。
本発明の第７の目的は、２ポート以上のポートのうち選択された１つのポートを通じて提供されるライトデータをＤＲＡＭメモリセルアレイ領域内で選択されたＤＲＡＭメモリセルにライトすることができるＤＲＡＭのライト動作関連パス制御回路を提供することにある。
本発明の第８の目的は、ＤＲＡＭの内部に互いに独立した２つ以上のポートが設置された場合、各ポートを通じて出力されるデータのスイングレベルを互いに独立的に運営することができるＤＲＡＭの出力レベル制御回路を提供することにある。
本発明の第９の目的は、ＤＲＡＭの内部に互いに独立した２つ以上のポートが設置された場合、ポートに従いアレイ電源電圧のレベルを互いに独立的に運営することができるＤＲＡＭのアレイ電源電圧レベル制御回路を提供することにある。
本発明の第１０の目的は、メモリアレイ内の専用及び共有メモリ領域と、入出力センスアンプの配置及び各ポートに対する適切なリード／ライトパス制御を高速のデータプロセッシングに合うように具現した改善または新規のモバイル向けメモリ構造及びその方法を提供することにある。
本発明の第１１の目的は、データ伝送及び処理速度を改善するとともにシステムのサイズをコンパクトにし、且つシステムにおいて占めるメモリのコストを減らし得るマルチパスアクセス可能なダイナミックランダムアクセスメモリを提供することにある。
このような目的を達成するため本発明の一実施形態による半導体メモリ装置は、複数のプロセッサの数に対応して互いに独立的に設置されたポートと動作的に連結されて前記複数のプロセッサにより選択的にアクセスされるようにメモリセルアレイ内に割り当てられた少なくとも１つの共有メモリ領域と、前記プロセッサから印加される外部信号に応じて前記ポートのうち選択された１つのポートと前記共有メモリ領域との間のデータアクセスパスが形成されるようにするアクセスパス形成部と、を備える。
本発明の他の実施形態による半導体メモリ装置は、互いに独立的に設置された第１，２ポートと動作的に連結され、第１，２プロセッサにより選択的にアクセスされるようにメモリセルアレイ内に割り当てられた少なくとも１つの共有メモリ領域と、前記プロセッサから印加される外部信号に応じて前記ポートのうち選択された１つのポートと前記共有メモリ領域の間のデータアクセスパスがポート別に設定スイングレベルに形成されるようにするアクセスパス形成部と、を備える。
好ましくは、前記アクセスパス形成部は、前記外部信号の論理組合を演算してパス決定信号を生成するパス決定部と、前記パス決定信号に応じて前記第１，２ポートを通じてそれぞれ印加されるロー及びコラムアドレスのうち１つのロー及びコラムアドレスを選択し、これを前記共有メモリ領域と連結されたローデコーダー及びコラムデコーダーにそれぞれ印加するためのロー及びコラムアドレスマルチプレクサと、前記パス決定信号に応じて前記共有メモリ領域のグローバル入出力ライン対と第１データ入出力ライン対との間、または前記共有メモリ領域のグローバル入出力ライン対と第２データ入出力ライン対との間を連結するためのグローバル第１，２マルチプレクサと、前記グローバル第１マルチプレクサと前記第１ポートとの間に設置された第１入出力関連回路及び前記グローバル第２マルチプレクサと前記第２ポートとの間に設置された第２入出力関連回路を含む入出力関連のパス部と、を含む。
前記第１入出力関連回路は、好ましくは、前記グローバル第１マルチプレクサと動作的に連結された入出力センスアンプ、前記入出力センスアンプと動作的に連結されたデータマルチプレクサ、前記データマルチプレクサと連結されたデータ出力バッファ、及び前記データ出力バッファと連結されて出力データをドライビングするデータ出力ドライバを具備するデータ出力パス回路と、前記第１ポートに連結されたデータ入力バッファ、前記データ入力バッファに連結されてライトデータを１次的にドライビングする第１入力ドライバ、及び前記第１入力ドライバに連結されて前記ライトデータを２次的にドライビングする第２入力ドライバを具備するデータ入力パス回路と、を含むことができる。
好ましくは、前記共有メモリ領域に行と列のマトリックス形態に配置される複数のメモリセルは、１つのアクセストランジスタとストレージキャパシタからなるＤＲＡＭメモリセルであり、前記１つの共有メモリ領域には前記入出力センスアンプが２つだけ配置されることができる。
また、好ましくは、前記グローバル第１，２マルチプレクサは互いに反対のスイッチング動作を有し、前記パス決定部は前記第１，２ポートを通じてそれぞれ印加されるローアドレスストローブ信号とライトイネーブル信号及びバンク選択アドレスを論理組合して前記パス決定信号を生成することができる。
好ましくは、前記第１，２プロセッサは、前記共有メモリ領域のグローバル入出力ライン対と、前記グローバル入出力ライン対と動作的に連結されるローカル入出力ライン対と、前記ローカル入出力ライン対とはコラム選択信号により動作的に連結されるビットライン対と、前記ビットライン対に設置されてビットラインのデータを感知増幅するビットラインセンスアンプと、前記ビットライン対にメモリセルを形成するアクセストランジスタが連結されたメモリセルを前記第１，２ポートを通じて共有することができる。
好ましくは、前記データ出力ドライバはヒューズオプションまたはメタルオプションに従い前記データを第１設定スイングレベルでドライビングできるし、前記第１設定スイングレベルは前記第２入出力関連回路内に設置されるデータ出力ドライバの第２設定スイングレベルよりも低いレベルであることができる。
好ましくは、前記データ出力ドライバは全てのレジスタセット命令または拡張モードレジスタセット命令の印加に従い前記データを第１設定スイングレベルでドライビングすることもできる。
前記第１プロセッサが前記第１ポートを通じて前記共有メモリ領域をアクセスするとき、前記第２プロセッサは前記第２ポートを通じて前記共有メモリ領域の以外の他のメモリ領域をアクセスできるし、前記メモリセルアレイ内には２つの共有メモリ領域と２つの専用メモリ領域がバンク単位に割り当てられることができる。
本発明のまた他の実施形態による携帯用通信システムは、第１設定タスクを行う第１プロセッサと、第２設定タスクを行う第２プロセッサと、前記第１，２プロセッサによりアクセスされる第１メモリ領域及び前記第２プロセッサのみによりアクセスされる第２メモリ領域を有するメモリセルアレイ、前記第１，２プロセッサのバスとそれぞれ対応的に連結される第１，２ポート、及び、前記第１，２プロセッサから印加される外部信号に応じて前記ポートのうち選択された１つのポートと前記第１メモリ領域の間のデータアクセスパスが形成されるようにするアクセスパス形成部を含むダイナミックランダムアクセスメモリと、を備える。
本発明のまた他の実施形態による半導体メモリ装置のデータアクセスを制御する方法は、前記装置のメモリセルアレイ内に少なくと１つの共有メモリ領域と互いに独立的な少なくとも２つの入出力ポートを準備する段階と、印加される外部信号に応じて前記ポートのうち選択された１つのポートと前記共有メモリ領域の間のデータアクセスパスを動作的に連結する段階と、を備える。
上述のような本発明によると、例えば、メモリセルアレイ内に割り当てられた共有メモリ領域を複数のプロセッサが円滑にアクセスできるので、データ伝送及び処理速度が改善されるとともにシステムのサイズがコンパクトになり、且つ必要なメモリの個数を減少させることによりメモリのコストを節減できるとの効果がある。従って、一層改善され且つ好ましいマルチプロセッサシステムが提供されるようになる。
以下、マルチプロセッサシステムにおける使用に適したマルチパスアクセス可能な半導体メモリ装置に関する好ましい実施形態を添付図を参照して説明する。
以下の実施形態において多くの詳細が図面を参照して説明されるが、これは本分野の通常の知識を有したものにとって本発明の一層徹底した理解を助けるための意図のほかに別の意図なしに説明されていることに留意されたい。しかし、本発明がこれらの詳細な説明なくても実施可能であることは本分野の当業者により理解されるだろう。他の例、公知方法、手順、通常のＤＲＡＭ及びその回路は、本発明の本質を埋没させないように詳しくは説明されない。
図１は、本発明の一実施形態によるマルチパスアクセス可能なＤＲＡＭを有するマルチプロセッサシステムのブロック図である。図１を参照すると、携帯用通信システムは、第１設定タスクを行う第１プロセッサ１０と、第２設定タスクを行う第２プロセッサ１２と、第１，２プロセッサ１０，２０によりアクセスされるメモリ領域をメモリセルアレイ内に有するＤＲＡＭ１７とを備える。また、携帯用通信システムは、バスＢＵＳ３を介して第２プロセッサ１２と連結されるフラッシュメモリ１０２と、連結ラインＬ２を通じて第２プロセッサ１２と連結されるディスプレー部１４とを備える。
図１に図示されるＤＲＡＭ１７は、互いに独立的なポートＡ，Ｂを備えることができるが、これに限定されるものではない。ポートＡを第１ポートとすれば、これはシステムバスＢＵＳ１を介して第１プロセッサ１０と連結される。ポートＢを第２ポートとすれば、これはシステムバスＢＵＳ２を介して第２プロセッサ１２と連結される。ここで、第１プロセッサ１０は通信信号の変調及び復調を行うモデム機能、或いはベースバンド処理機能をプロセッシングタスクとして有することができるし、第２プロセッサ１２は通信データの処理及びゲーム、動画、娯楽などの実行のためのアプリケーション機能をプロセッシングタスクとして有することができる。また、システムバスＢＵＳ１が１６ビットの場合に、システムバスＢＵＳ２は１６ビット（ｘ１６）または３２ビット（ｘ３２）に設定されることができる。フラッシュメモリ１０２はセルアレイの構成がＮＯＲ構造またはＮＡＮＤ構造で、メモリセルがフローティングゲートを有するＭＯＳトランジスタからなる不揮発性メモリであって、電源がオフされても消してはいけないデータ、例えば携帯用機器の固有コード及び保存データの貯蔵のためのメモリとして搭載される。
図１に示すように、デュアルポートを有するＤＲＡＭ１７は、データとプロセッサ１０，１２に実行可能な命令を貯蔵するために使用され、プロセッサ１０，１２のプロセッシングタスクが一層円滑になるようにするため、各ポート別に互いに独立的な動作電源電圧ＶＤＤ＿Ａ，ＶＤＤ＿Ｂ，ＶＤＤＱ＿Ａ，ＶＤＤＱ＿Ｂ及びクロックＣＬＫ＿Ａ，ＣＬＫ＿Ｂを受信することができる。
図１のシステムは、移動通信デバイス（例えばセルラーフォン）、両方向ラジオ通信システム、単方向ポケベル、両方向ポケベル、個人用通信システム、または携帯用コンピューターなどのような携帯用コンピューティングデバイス或いは携帯用通信デバイスであることができる。ただし、本発明の範囲と応用がこれらに限定されるのではないことを理解されたい。
図１のシステムにおいて、プロセッサの個数は３個以上に拡張されることができる。該システムのプロセッサは、例えば、マイクロプロセッサ、ＣＰＵ、デジタル信号プロセッサ、マイクロコントローラー、縮小命令セットコンピューター、複合命令セットコンピューターまたはそれと類似なものであることができる。しかし、システム内のプロセッサの個数により本発明の範囲が制限されるのではない。例えば、本発明の範囲は、プロセッサが同一であるか異なるものであるか、そして、プロセッサのある特別な組合せになどに限定されるものではない。
以下、図１のＤＲＡＭ１７内の共有メモリ領域の配置関係とプロセッサによるアクセス動作の詳細がメモリ装置の内部を示す図面を参考にして例示的に説明される。
図２は図１におけるマルチパスアクセス可能なＤＲＡＭのメモリ領域とポートの配置関係を示すブロック図である。図面において４つのメモリ領域１００−１０３がメモリセルアレイ内に配置され、第１，２メモリ領域１００，１０１は第１，２ポート５００，５１０を通じて第１，２プロセッサ１０，１２の全てによりアクセスされる構造である。つまり、第１，２メモリ領域１００，１０１の全ては共有メモリ領域で、第３，４メモリ領域１０２，１０３は第２プロセッサ１２のみによりアクセスされる専用メモリ領域である。
４つのメモリ領域１００−１０３はそれぞれＤＲＡＭのバンク単位に構成され、１つのバンクは、例えば、６４Ｍｂｉｔ，１２８Ｍｂｉｔ，２５６Ｍｂｉｔ，５１２Ｍｂｉｔ，または１０２４Ｍｂｉｔのストレージ容量を有することができる。
図２において、例えば、第１プロセッサ１０が第１ポート５００を通じて第１メモリ領域１００をアクセスするとき、第２プロセッサ１２は実質的に同時に第２ポート５１０を通じて第２，３，４メモリ領域１０１−１０３のうち１つのメモリ領域をアクセスできるが、このようなマルチパスアクセス動作は、図３に図示されるパス決定部２００を基本構成として含むアクセスパス形成部により具現される。
図３は図２のマルチパスアクセス可能なＤＲＡＭ１７の詳細ブロック図である。例えば、図示したように、４つのメモリ領域１００−１０３は対称的に配置され、４つのメモリ領域のうち２つの領域が第１，２プロセッサ１０，１２のすべてによりアクセスされる共有メモリ領域に割り当てられ、残りの２つの領域は第２プロセッサ１２だけにより専用でアクセスされる専用メモリ領域に割り当てられる。
第１，２プロセッサ１０，１２の全てによりアクセスされる第１メモリ領域１００の場合を挙げると、第１メモリ領域１００内のグローバル入出力ラインＧＩＯは、第１，２プロセッサのバスとそれぞれ対応的に連結される第１，２ポートのうち１つに選択的に連結される。そのような選択的連結は、パス決定部２００の制御動作により実現される。
前記アクセスパス形成部に含まれるパス決定部２００は、第１，２プロセッサ１０，１２から印加される外部信号ＩＮ＿Ａ，ＩＮ＿Ｂに応じて第１，２ポートのうち選択された１つのポートと第１メモリ領域１００の間のデータアクセスパスが形成されるようにするパス決定信号ＰＲＢ＿ＭＡ，ＰＲＢ＿ＭＢを生成する。
以下、図３の共有バンクのデータアクセスに関連された細部回路ブロックを示す図４を参照して、前記アクセスパス形成部の詳細を説明する。
外部信号の論理組合を演算してパス決定信号を生成する図３のパス決定部２００は、図４に示すように、２つのパス決定部２０１，２０２からなり、１つのパス決定部２０１の細部回路は図５のように具現されることができる。パス決定部２００は、アクセスパス形成部の重要な機能ブロックである。ここで、前記外部信号は、図４に示すように、第１，２ポート５００，５１０を通じてそれぞれ印加されるローアドレスストローブ信号（ＲＡＳＢ）、ライトイネーブル信号（ＷＥＢ）及びバンク選択アドレス（ＢＡ）を含むことができる。
前記アクセスパス形成部はまた、図３及び図４に示すように、パス決定信号ＰＲＢ＿ＭＡ，ＰＲＢ＿ＭＢに応じて第１，２ポート５００，５１０を通じてそれぞれ印加されるローアドレスＡ＿ＡＤＤ，Ｂ＿ＡＤＤ，カラムアドレスＡ＿ＣＡＤＤ，Ｂ＿ＣＡＤＤから、それぞれ、１つのローアドレスＡ＿ＡＤＤ，１つのコラムアドレスＡ＿ＣＡＤＤを選択し、これらを共有メモリ領域１００と連結されたローデコーダー３０及びコラムデコーダー４０にそれぞれ印加するためのローアドレスマルチプレクサ２８，コラムアドレスマルチプレクサ３８と、パス決定信号ＰＲＢ＿ＭＡ，ＰＲＢ＿ＭＢに応じて共有メモリ領域１００のグローバル入出力ライン対ＧＩ０，ＧＩ０Ｂと第１データ入出力ライン対ＤＩ０，ＤＩ０Ｂ：ＷＤＩ０，ＷＤＩ０Ｂの間、または共有メモリ領域のグローバル入出力ライン対ＧＩ０，ＧＩ０Ｂと第２データ入出力ライン対の間を連結するためのグローバル第１，２マルチプレクサ１２０，１２１と、グローバル第１マルチプレクサ１２０と第１ポート５００の間に設置された第１入出力関連回路１３０，３００，４００と、グローバル第２マルチプレクサ１２１と第２ポート５１０の間に設置された第２入出力関連回路１３１，３１０，４１０を含む入出力関連パス部と、を含むことができる。
前記第１入出力関連回路は、図４のリード及びライトパスを一層細部的に表した図８で示されるように、グローバル第１マルチプレクサ１２０と動作的に連結された入出力センスアンプ１３３、入出力センスアンプ１３３と動作的に連結されたデータマルチプレクサ３０４、データマルチプレクサ３０４と連結されたデータ出力バッファ４０２、及び、データ出力バッファ４０２と連結されて出力データをドライビングするデータ出力ドライバ４０４からなるデータ出力パス回路と、第１ポート５００のパッドＰＡＤ１に連結されたデータ入力バッファ４０６、データ入力バッファ４０６に連結されてライトデータを１次的にドライビングする第１入力ドライバ３０５、及び、第１入力ドライバ３０５に連結されて前記ライトデータを２次的にドライビングする第２入力ドライバ１３４からなるデータ入力パス回路と、を含むことができる。
共有メモリ領域１００に行と列のマトリックス形態に配置される複数のメモリセルは、図４に示したように１つのアクセストランジスタＡＴとストレージキャパシタＣからなるＤＲＡＭメモリセル４であることができる。
図３及び図４に示される共有メモリ領域１００の１つには、入出力センスアンプ及びライトドライバが２つ（１３０、１３１）だけ配置され、グローバル第１，２マルチプレクサ１２０，１２１は互いに反対のスイッチング動作を有する。
図４を参照すると一層明確になる。第１，２プロセッサ１０，１２は、アクセス動作のときにグローバル入出力ライン対ＧＩＯ，ＧＩＯＢとメモリセル４の間に存在する回路素子及びラインを共通に使用し、各ポートにおいてグローバルマルチプレクサ１２０，１２１までの入出力関連回路素子及びラインを独立的に使用する。
詳しくは、共有メモリ領域１００のグローバル入出力ライン対ＧＩＯ，ＧＩＯＢと、該グローバル入出力ライン対ＧＩＯ，ＧＩＯＢと動作的に連結されるローカル入出力ライン対ＬＩＯ，ＬＩＯＢと、該ローカル入出力ライン対ＬＩＯ，ＬＩＯＢとコラム選択信号ＣＳＬにより動作的に連結されるビットライン対ＢＬｉ，ＢＬＢｉと、該ビットライン対ＢＬｉ，ＢＬＢｉに設置されてビットラインのデータを感知増幅するビットラインセンスアンプ５と、該ビットライン対ＢＬｉ，ＢＬＢｉにメモリセルを形成するアクセストランジスタＡＴが連結されたメモリセル４の全ては、第１，２ポートを通じてそれぞれ第１，２プロセッサ１０，１２により共有されることに注目されたい。
図５は、図３及び図４に図示されるパス決定部２０１の具体的な具現例を示す回路図である。図５を参照すると、ゲーティング部２０２は、複数の論理ゲートで構成され、第１，２ポート５００，５１０を通じてそれぞれ印加されるローアドレスストローブ信号ＲＡＳＢ＿Ａ，Ｂとライトイネーブル信号ＷＥＢ＿Ａ，Ｂ及びバンク選択アドレスＢＡ＿Ａ，Ｂを受信して、図面の下部に示されるタイミングを有するゲーティング信号ＰＡ，ＰＢを生成する。例えば、ゲーティング信号ＰＡが論理ローレベルで出力される場合、パス決定信号ＰＲＢ＿ＭＡは論理ローレベルとして出力される。一方、ゲーティング信号ＰＡが論理ローレベルに出力される場合、前記ゲーティング信号ＰＢは論理ハイレベルに維持され、パス決定信号ＰＲＢ＿ＭＢは論理ハイレベルとして出力される。ゲーティング部２０２は、第１，２ポート５００,５１０のうち１つのポートからローアドレスストローブ信号ＲＡＳＢが先に入ると、当該ポートに第１メモリ領域１００が割り当てられるうにする。仮に、同時に２つのローアドレスストローブ信号ＲＡＳＢが印加される場合において、システムのスペックで一方のローアドレスストローブ信号ＲＡＳＢを遮断することにより、優先権の付与されたプロセッサが第１メモリ領域１００をアクセスできるようにすることが好ましい。
図５のパス決定部２０１はまた、インバータ２０３，２０４，２１２，２１３とＮＡＮＤゲート２０５，２０６、遅延素子２０７，２０８、及びＮＡＮＤゲート２０９，２１１を含み、図５に示されるようなワイヤリング構造を有する。この構成により、パス決定信号ＰＲＢ＿ＭＡは、ゲーティング信号ＰＡが一定時間だけ遅延及びラッチされた信号として表れ、パス決定信号ＰＲＢ＿ＭＢは、ゲーティング信号ＰＢが一定時間だけ遅延及びラッチされた信号として表れる。
図６は図３及び図４に図示されるアドレスマルチプレクサの具体的な具現例を示す回路図である。図６に示されるアドレスマルチプレクサは、図３及び図４に示されるローアドレスマルチプレクサ２８またはコラムアドレスマルチプレクサ３８のうち１つを示す。つまり、同一回路素子を用いて１つのアドレスマルチプレクサが具現され、これは入力される信号の種類に従いローアドレスマルチプレクサまたはコラムアドレスマルチプレクサとして機能する。
コラムアドレスマルチプレクサ３８は２つのポートを通じて２つのコラムアドレスＡ＿ＣＡＤＤ，Ｂ＿ＣＡＤＤを２つの入力端にそれぞれ受信し、パス決定信号ＰＲＢ＿ＭＡ，ＰＲＢ＿ＭＢの論理状態に従い２つの入力のうち１つを選択して選択コラムアドレスＳＣＡＤＤとして出力するため、Ｐ型及びＮ型ＭＯＳトランジスタＰ１−Ｐ４，Ｎ１−Ｎ５からなるクロックＣＯＭＳインバーターと、インバーターＩＮＶ１，ＩＮＶ２からなるインバーターラッチＬＡ１とを含む。Ｎ型ＭＯＳトランジスタＮ５とＮＯＲゲートＮＯＲ１は、インバーターラッチＬＡ１の入力端と接地の間に放電経路を形成するために備えられる。
例えば、パス決定信号ＰＲＢ＿ＭＡが論理ローレベルで印加されると、第１ポート５００またはＡポートを通じて印加されるコラムアドレスＡ＿ＣＡＤＤがＰ型及びＮ型ＭＯＳトランジスタＰ２，Ｎ１からなるインバータを通じて反転され、これはインバータＩＮＶ１により再度インバーティングされて選択コラムアドレスＳＣＡＤＤとして出力される。一方、この場合にパス決定信号ＰＲＢ＿ＭＢは論理ハイレベルに印加されるので、第２ポート５１０またはＢポートを通じて印加されるコラムアドレスＢ＿ＣＡＤＤはＰ型及びＮ型ＭＯＳトランジスタＰ４，Ｎ３からなるインバータが非活性化状態であり、ラッチＬＡ１の入力端に提供されない。つまり、第２ポートを通じて印加されるコラムアドレスＢ＿ＣＡＤＤは選択コラムアドレスＳＣＡＤＤとして選択されない。
ＮＯＲゲートＮＯＲ１の出力がハイレベルになると、Ｎ型ＭＯＳトランジスタＮ５がターンオンされ、ラッチＬＡ１にラッチされた論理レベルはローレベルに初期化される。
図７は図３及び図４に表れる第２マルチプレクサ１２１の具体的な具現例を示す回路図である。図面を参照すると、ＮＯＲゲート１２２、インバータ１２３、及び４つのＰ型ＭＯＳトランジスタ１２４−１２７は、図７のようなワイヤリング構造を形成して第２マルチプレクサ１２１を構成する。Ｐ型ＭＯＳトランジスタ１２４，１２５とＰ型ＭＯＳトランジスタ１２６，１２７はリードパスまたはライトパスのうち１つを形成するために互いに反対に動作される。例えば、リード動作モードにおいては、Ｐ型ＭＯＳトランジスタ１２４，１２５がターンオンされて、グローバル入出力ライン対ＧＩＯ，ＧＩＯＢとデータ入出力ライン対ＤＩＯ，ＤＩＯＢが互いに動作的に連結される。一方、ライト動作モードにおいては、Ｐ型ＭＯＳトランジスタ１２６，１２７がターンオンされて、グローバル入出力ライン対ＧＩＯ，ＧＩＯＢとライトデータ入出力ライン対ＷＤＩＯ，ＷＤＩＯＢが互いに動作的に連結される。
以下、図８に示される第１ポート用出力ドライバ４０４、または第２ポート用出力ドライバ４０５の動作電源電圧を同一なレベルまたは互いに異なったレベルに印加する方法が図９ないし図１１を参照にして説明される。
まず、図９は本発明のまた他の実施形態としてのポート別電源レベル選択に対するヒューズオプションを示すブロック図で、図１０は図９の変形例としてのポート別電源レベル選択に対する多様な制御オプションを示すブロック図である。また、図１１は本発明に適用されうるＤＲＡＭメモリにポート別に印加される各種電源レベルの形態を示すグラフである。
図９を参照すると、第１，２ヒューズオプション部ＯＰＴ１，ＯＰＴ２のヒューズＦ１，Ｆ２，Ｆ３，Ｆ４のレーザーカッティングまたは電流ブローイングにより、第１ポート用出力ドライバ４０４及び第２ポート用出力ドライバ４０５は、図１１に示されるような第１電源電圧レベルＶＤＤＱ＿ＡＰ０または第２電源電圧レベルＶＤＤＱ＿ＢＰ０を動作電圧として受信することができる。例えば、第１ヒューズオプション部ＯＰＴ１内のヒューズＦ２がカッティングされる場合、出力ドライバ４０４は端子ＶＤＤＱ＿Ａを通じて印加される第１電源電圧レベルを受信する。一方、第２ヒューズオプション部ＯＰＴ２内のヒューズＦ３がカッティングされる場合、出力ドライバ４０５は端子ＶＤＤＱ＿Ｂを通じて印加される第２電源電圧レベルを受信する。つまり、出力ドライバ４０５は、出力ドライバ４０４に比べより高いレベルで、出力すべきデータをドライビングして出力端ＤＱ＿Ｂｉに提供する。これは第２ポートに連結された第２プロセッサが一層円滑にデータの処理を行い得るようにする利点を提供する。
図１０には、外部でモードレジスタセット（ＭＲＳ）命令または拡張モードレジスタセット（ＥＭＲＳ）命令を印加するか、または製造工程においてメタルオプションを行うことにより、オプション部１のスイッチＳＷが第１，２端子Ａ，Ｂのうち選択された端子にスイッチングされるようにするスキムが示される。図面において、Ｐ型ＭＯＳトランジスタＰとＮ型ＭＯＳトランジスタＮからなるインバータは出力ドライバを等価的に表したもので、オプション部１を除いた素子Ｐ１０，Ｐ１１，Ｎ１０−Ｎ１５，ＩＮ１，ＩＮ２の構成は公知のレベルシフタ回路を示す。上述のように、本発明の実施形態によるデータ出力ドライバは、ヒューズオプションまたはメタルオプションに従い出力データを第１設定スイングレベルにドライビングできるし、前記第１設定スイングレベルは前記第２入出力関連回路内に設置されるデータ出力ドライバの第２設定スイングレベルよりも低いレベルであることができる。
ここまでは、図面に基づき発明の構成及び各ブロックの動作関係を部分的に説明した。以下では、本発明を限定する意図なしに理解を助けるための説明だけをする目的で、メモリセルアレイ内に割り当てられた共有メモリ領域を複数のプロセッサがどのようにアクセスするかについて、その一例を説明する。以下の説明では、図面がランダムに参照される。
まず、図２において、第２プロセッサ１２が第２ポート５１０を通じて専用メモリである第３メモリ領域１０２または専用メモリである第４メモリ領域１０３をアクセスする動作は通常のＤＲＡＭのデータアクセス動作と同一である。ここで重要なのは共有メモリ領域の第１，２メモリ領域１００，１０１を第１，２プロセッサ１０，１２がどのような方法によりアクセスするかである。
第１プロセッサ１０が共有バンクである第１メモリ領域１００をアクセスする場合を仮定し、更に、そのときの動作モードがリード動作であると仮定すると、図５のパス決定部２０１は、第１プロセッサ１０から印加される外部信号ＲＡＳＢ＿Ａ，ＷＲＢ＿Ａ，ＢＡ＿Ａの論理組合を演算してパス決定信号ＰＲＢ＿ＭＡを論理ローレベルとして出力し、パス決定信号ＰＲＢ＿ＭＢを論理ハイレベルとして出力する。従って、図４に示されるローアドレスマルチプレクサ２８は、第１ポートＡを通じて印加されるローアドレスＡ＿ＡＤＤを選択し、これを選択ローアドレスＳＡＤＤとして出力する。よって、ローデコーダー３０は、第１プロセッサ１０がアクセスを要求する第１メモリ領域１００内のワードラインＷＬｉが活性化されるようにする。ワードラインＷＬｉが活性化されると、同一ワードラインにアクセストランジスタＡＴのゲートが連結されたメモリセルのデータは対応のビットライン対にディベロップされる。例えば、メモリセル４を構成するアクセストランジスタＡＴのゲートがワードラインブースティング動作により動作電源電圧よりも高い電圧を受けると、ストレージキャパシタＣに貯蔵された電荷の状態（例えば、充電状態の場合に１．８ないし３Ｖ、非充電状態の場合に０Ｖ）に従いビットラインＢＬｉにディベロップされる電位が異に表れる。つまり、充電状態の場合と非充電状態の場合にビットラインとのチャージシェアリング動作状態は異に表れ、その差はビットラインセンスアンプ５により感知及び増幅される。例えば、ビットラインＢＬｉの電位がハイレベルに、相補ビットラインのビットラインバーＢＬＢｉの電位がローレベルに表れる場合にビットライン対ＢＬｉ，ＢＬＢｉの電位は、コラム選択信号ＣＳＬの論理レベルがハイであるときに応答するコラムゲートがターンオンされるとき、図４に示されるように対応のローカル入出力ライン対ＬＩＯ，ＬＩＯＢに伝達される。
ワードラインＷＬｉが活性化されてビットライン対ＢＬｉ，ＢＬＢｉにメモリセルのデータがハイまたはローレベルの電位として表れた後、図６のように具現可能なコラムアドレスマルチプレクサ３８は、第１ポートＡのコラムアドレスＡ＿ＣＡＤＤを選択し、これを選択コラムアドレスＳＡＤＤとして出力する。よって、コラムデコーダー３８は、第１プロセッサ１０がアクセスを要求する第１メモリ領域１００内のビットライン対ＢＬｉ，ＢＬＢｉの電位がローカル入出力ライン対ＬＩＯ，ＬＩＯＢに伝達されるようにする。
電位レベルとして表れるローカル入出力ライン対ＬＩＯ，ＬＩＯＢのデータは、第１マルチプレクサ（ＬＩＯ ＭＵＸ）２０を構成するＮ型ＭＯＳトランジスタ２１，２２がターンオンされるとき、グローバル入出力ライン対ＧＩＯ，ＧＩＯＢに伝達される。ここで、トランジスタ２１，２２のゲートに共通に印加されるスイッチング信号ＬＩＯＣは、ローデコーダー３０から出力されるデコーディング信号に応じて生成される信号であることができる。
この場合にはパス決定信号ＰＲＢ＿ＭＡが論理ローレベルとして出力される場合なので、グローバル入出力ライン対ＧＩＯ，ＧＩＯＢに伝達されたデータは、第２マルチプレクサ１２０を通じて入出力センスアンプ及びドライバ１３０に伝達される。図８に示されるように入出力センスアンプ１３３は今までの経路を通じて伝達されるに従い、レベルが微弱になったデータを再度増幅してマルチプレクサ及びドライバ３００を通じて出力バッファ４０２に伝達する。出力バッファ４０２からデータを受ける出力ドライバ４０４は、そのデータを第１設定レベルＶＤＤＱ＿Ａまたは第２設定レベルＶＤＤＱ＿Ｂの電圧スイングで駆動する。第１設定レベルＶＤＤＱ＿Ａにデータのスイングが定められた場合、第１プロセッサ１０は、第１ポート（図３の５００）を通じて前記メモリセル４に貯蔵されたデータをリードする。一方、この場合に第２マルチプレクサ１２１はディスエーブルされるので、第１メモリ領域１００に対する第２プロセッサ２０のアクセス動作は遮断される。しかし、この場合に図２の第２プロセッサ１２は第２ポート５１０を通じて第１メモリ領域１００の以外のメモリ領域１０１，１０２，１０３をアクセスすることができる。つまり、第１プロセッサ１０が第１ポート５００を通じて共有メモリ領域１００をアクセスするとき、第２プロセッサ１２はメモリ領域１００を除いた他のメモリ領域をアクセスすることができる。ここで、共有メモリ領域のサイズ及び個数の設定は第１，２プロセッサの動作負荷に依存して変更可能なのは勿論のことである。
以下では、第２プロセッサ１０が共有バンクの第１メモリ領域１００をアクセスする場合と仮定し、更に、そのときの動作モードをライト動作と仮定する。この場合にパス決定部２０１は、第２プロセッサ１２から印加される外部信号ＲＡＳＢ＿Ｂ，ＷＥＢ＿Ｂ，ＢＡ＿Ｂの論理組合を演算してパス決定信号ＰＲＢ＿ＭＢを論理ローレベルで出力し、パス決定信号ＰＲＢ＿ＭＡを論理ハイレベルで出力する。そこで、図４に示されるローアドレスマルチプレクサ２８は、第２ポートＢを通じて印加されるローアドレスＢ＿ＡＤＤを選択し、これを選択ローアドレスＳＡＤＤとして出力する。よって、ローデコーダー３０は、第２プロセッサ１２がアクセスを要求する第１メモリ領域１００内のワードラインＷＬｉが活性化されるようにする。ワードラインＷＬｉが活性化されると、メモリセルのアクセストランジスタＡＴがターンオンされて、コラム選択されたビットライン対を通じて印加されるデータがストレージキャパシタＣに貯蔵されることができるライト準備状態となる。
一方、第２ポートＢを通じて印加されるライトデータは、図４の入力バッファ４１０及びドライバ３１０を順次経て図７のＤＩＯドライバ１３１ｂに印加される。ＤＩＯドライバ１３１ｂは印加されるライトデータを再度ドライビングした後にライトデータ入出力ライン対ＷＤＩＯ，ＷＤＩＯＢに伝達する。図７のＮＯＲゲート１２２は、この場合に論理ハイレベルを出力するので、Ｐ型ＭＯＳトランジスタ１２６，１２７はターンオンされる。よって、ライトデータ入出力ライン対ＷＤＩＯ，ＷＤＩＯＢのライトデータは、グローバル入出力ライン対ＧＩＯ，ＧＩＯＢに伝達される。このとき、図４の第２マルチプレクサ１２０はディスエーブル状態となる。グローバル入出力ライン対ＧＩＯ、ＧＩＯＢのライトデータは、第１マルチプレクサ（ＬＩＯ ＭＵＸ）２０を構成するＮ型ＭＯＳトランジスタ２１，２２がターンオンされるとき、ローカル入出力ライン対ＬＩＯ，ＬＩＯＢに伝達される。このとき、コラム選択信号ＣＳＬの論理レベルがハイに与えられてコラムゲートＴ，Ｔ２がターンオンされるので、ローカル入出力ライン対ＬＩＯ，ＬＩＯＢのデータは対応のビットライン対ＢＬｉ，ＢＬＢｉに伝達されて、センスアンプ５を通じてメモリセル４のストレージキャパシタに貯蔵される。一方、この場合にも図２の第１プロセッサ１０は第１ポート５００を通じて第１メモリ領域１００の以外のメモリ領域１０１，１０２，１０３をアクセス（リード／ライト）することができる。
上述の説明においては、本発明のその例示的な実施形態をもって図面に従い挙げて説明したが、本発明の技術的思想の範囲内で本発明を多様に変形または変更できることは本発明が属する分野の当業者には明白なことである。例えば、思案の異なった場合に本発明の技術的思想を外れなしにメモリ内部のバンク構成及び回路構成とそのアクセス方法を多様に変形または変更可能なのは勿論のことである。
例えば、４つのメモリ領域のうち１つを共有メモリ領域に、残りの３つを専用メモリ領域に指定するか、或いは４つのメモリ領域の全てを共有メモリ領域に設定することができる。また、デュアルプロセッサの場合を主に挙げたが、３つ以上のプロセッサがシステムに採用される場合に１つのＤＲＡＭに３つ以上のポートを設置し、特定な時間に３つのうち１つのプロセッサが設定された共有メモリをアクセス可能にすることができる。また、入出力センスアンプとグローバルデータライン対の間にパススイッチのマルチプレクサを設置した構造から脱皮してまた他の位置にパス切替を行うこともできる。そして、ＤＲＡＭの場合を挙げたが、ここに限定されずにＳＲＡＭ及び不揮発性メモリなどにも本発明の技術的思想を拡張することができる。
本発明の一実施形態に従いマルチパスアクセス可能なＤＲＡＭを有するマルチプロセッサシステムのブロック図である。 図１におけるマルチパスアクセス可能なＤＲＡＭのメモリ領域とポートの配置関係を示すブロック図である。 図２のマルチパスアクセス可能なＤＲＡＭの詳細ブロック図である。 図３の共有バンクのデータアクセスに係る細部回路ブロック図である。 図３及び図４におけるパス決定部２０１の具体的な具現例を示す回路図である。 図３及び図４におけるアドレスマルチプレクサの具体的な具現例を示す回路図である。 図３及び図４における第２マルチプレクサの具体的な具現例を示す回路図である。 図４のリード及びライトパスを一層細部的に示すブロック図である。 本発明のまた他の実施形態に従いポート別電源レベル選択に対するヒューズオプションを示すブロック図である。 図９の変更例に従いポート別電源レベル選択に対する多様な制御オプションを示すブロック図である。 本発明に適用されうるＤＲＡＭメモリにポート別に印加される各種電源レベルの形態を示すグラフである。 携帯用通信デバイスに採用された通常のマルチプロセッサシステムのブロック図である。 本発明に適用されうるメモリを採用したマルチプロセッサシステムのブロック図である。 典型的なＤＲＡＭメモリのメモリセルアレイの内部構造を示すブロック図である。 従来技術によるマルチプロセッサシステムのメモリアレイ部分を示すブロック図である。

Claims (43)

  1. 半導体メモリ装置において、
    複数のプロセッサの数に対応して互いに独立的に設置されたポートと動作的に連結されて前記複数のプロセッサにより選択的にアクセスされるようにメモリセルアレイ内に割り当てられた少なくとも１つの共有メモリ領域と、
    前記プロセッサから印加される外部信号に応じて前記ポートのうち選択された１つのポートと前記共有メモリ領域との間にデータアクセスパスが形成されるようにするアクセスパス形成部と、
    を備えることを特徴とする半導体メモリ装置。
  2. 前記アクセスパス形成部は、
    前記外部信号の論理組合を演算してパス決定信号を生成するパス決定部と、
    前記パス決定信号に応じて前記ポートを通じてそれぞれ印加されるロー及びコラムアドレスのうち１つのロー及びコラムアドレスを選択し、これを前記共有メモリ領域と連結されたローデコーダー及びコラムデコーダーにそれぞれ印加するためのロー及びコラムアドレスマルチプレクサと、
    前記パス決定信号に応じて前記共有メモリ領域のグローバル入出力ライン対と第１データ入出力ライン対との間、または前記共有メモリ領域のグローバル入出力ライン対と第２データ入出力ライン対との間を連結するためのグローバル第１，２マルチプレクサと、
    前記グローバル第１マルチプレクサと前記ポートのうち１つの第１ポートとの間に設置された第１入出力関連回路、及び、前記グローバル第２マルチプレクサと前記ポートのうち他の１つの第２ポートとの間に設置された第２入出力関連回路を含む入出力関連パス部と、
    を含むことを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記第１入出力関連回路は、
    前記グローバル第１マルチプレクサと動作的に連結された入出力センスアンプ、前記入出力センスアンプと動作的に連結されたデータマルチプレクサ、前記データマルチプレクサと連結されたデータ出力バッファ、及び、前記データ出力バッファと連結されて出力データをドライビングするデータ出力ドライバを具備するデータ出力パス回路と、
    前記第１ポートに連結されたデータ入力バッファ、前記データ入力バッファに連結されてライトデータを１次的にドライビングする第１入力ドライバ、及び、前記第１入力ドライバに連結されて前記ライトデータを２次的にドライビングする第２入力ドライバを具備するデータ入力パス回路と、
    を含むことを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記共有メモリ領域に行と列のマトリックス形態に配置される複数のメモリセルは、１つのアクセストランジスタとストレージキャパシタからなるＤＲＡＭメモリセルであることを特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記１つの共有メモリ領域には前記入出力センスアンプが２つだけ配置されることを特徴とする請求項３に記載の半導体メモリ装置。
  6. 前記グローバル第１，２マルチプレクサは互いに反対のスイッチング動作を有することを特徴とする請求項３に記載の半導体メモリ装置。
  7. 前記パス決定部は前記ポートを通じてそれぞれ印加されるローアドレスストローブ信号、ライトイネーブル信号及びバンク選択アドレスの論理組合を演算して前記パス決定信号を生成することを特徴とする請求項４に記載の半導体メモリ装置。
  8. 前記複数のプロセッサは、前記共有メモリ領域のグローバル入出力ライン対と、前記グローバル入出力ライン対と動作的に連結されるローカル入出力ライン対と、前記ローカル入出力ライン対とコラム選択信号により動作的に連結されるビットライン対と、前記ビットライン対に設置されてビットラインのデータを感知増幅するビットラインセンスアンプと、前記ビットライン対にメモリセルを形成するアクセストランジスタが連結されたメモリセルとを、前記ポートを通じて共有することを特徴とする請求項４に記載の半導体メモリ装置。
  9. 半導体メモリ装置において、
    互いに独立的に設置された第１，２ポートと動作的に連結され、第１，２プロセッサにより選択的にアクセスされるようにメモリセルアレイ内に割り当てられた少なくとも１つの共有メモリ領域と、
    前記プロセッサから印加される外部信号に応じて前記ポートのうち選択された１つのポートと前記共有メモリ領域との間のデータアクセスパスがポート別設定スイングレベルに形成されるようにするアクセスパス形成部と、
    を備えることを特徴とする半導体メモリ装置。
  10. 前記アクセスパス形成部は、
    前記外部信号の論理組合を演算してパス決定信号を生成するパス決定部と、
    前記パス決定信号に応じて前記第１，２ポートを通じてそれぞれ印加されるロー及びコラムアドレスのうち１つのロー及びコラムアドレスを選択し、これを前記共有メモリ領域と連結されたローデコーダー及びコラムデコーダーにそれぞれ印加するためのロー及びコラムアドレスマルチプレクサと、
    前記パス決定信号に応じて前記共有メモリ領域のグローバル入出力ライン対と第１データ入出力ライン対との間、または前記共有メモリ領域のグローバル入出力ライン対と第２データ入出力ライン対との間を連結するためのグローバル第１，２マルチプレクサと、
    前記グローバル第１マルチプレクサと前記第１ポートとの間に設置された２入出力関連回路及び前記グローバル第２マルチプレクサと前記第２ポートの間に設置された第２入出力関連回路と、
    を含むことを特徴とする請求項９に記載の半導体メモリ装置。
  11. 前記第１入出力関連回路は、
    前記グローバル第１マルチプレクサと動作的に連結された入出力センスアンプ、前記入出力センスアップと動作的に連結されたデータマルチプレクサ、前記データマルチプレクサと連結されたデータ出力バッファ、及び、前記データ出力バッファと連結されて出力データをドライビングするデータ出力ドライバを具備するデータ出力パス回路と、
    前記第１ポートに連結されたデータ入力バッファ、前記データ入力バッファに連結されてライトデータを１次的にドライビングする第１入力ドライバ、及び、前記第１入力ドライバに連結されて前記ライトデータを２次的にドライビングする第２入力ドライバを具備するデータ入力パス回路と、
    を含むことを特徴とする請求項１０に記載の半導体メモリ装置。
  12. 前記共有メモリ領域に行と列のマトリックス形態に配置される複数のメモリセルは１つのアクセストランジスタとストレージキャパシタからなるＤＲＡＭセルであることを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記１つの共有メモリ領域には前記入出力センスアンプが２つだけ配置されることを特徴とする請求項１１に記載の半導体メモリ装置。
  14. 前記グローバル第１，２マルチプレクサは互いに反対のスイッチング動作を有することを特徴とする請求項１２に記載の半導体メモリ装置。
  15. 前記パス決定部は、前記第１，２ポートを通じてそれぞれ印加されるローアドレスストローブ信号、ライトイネーブル信号及びバンク選択アドレスの論理組合を演算して前記パス決定信号を生成することを特徴とする請求項１２に記載の半導体メモリ装置。
  16. 前記第１，２プロセッサは、前記共有メモリ領域のグローバル入出力ライン対と、前記グローバル入出力ライン対と動作的に連結されるローカル入出力ライン対と、前記ローカル入出力ライン対とはコラム選択信号により動作的に連結されるビットライン対と、前記ビットライン対に設置されてビットラインのデータを感知増幅するビットラインセンスアンプと、前記ビットライン対にメモリセルを形成するアクセストランジスタが連結されたメモリセルとを、前記第１，２ポートを通じて共有することを特徴とする請求項１３に記載の半導体メモリ装置。
  17. 前記データ出力ドライバはヒューズオプションまたはメタルオプションに従い前記データを第１設定スイングレベルにドライビングすることを特徴とする請求項１１に記載の半導体メモリ装置。
  18. 前記第１設定スイングレベルは前記第２入出力関連回路内に設置されるデータ出力ドライバの第２設定スイングレベルよりも低いレベルであることを特徴とする請求項１７に記載の半導体メモリ装置。
  19. 前記第１設定スイングレベルは前記第２入出力関連回路内に設置されるデータ出力ドライバの第２設定スイングレベルと同じかまたは高いレベルであることを特徴とする請求項１７に記載の半導体メモリ装置。
  20. 前記データ出力ドライバはモードレジスタセット命令または拡張モードレジスタセット命令の印加に従い前記データを第１設定スイングレベルにドライビングすることを特徴とする請求項１１に記載の半導体メモリ装置。
  21. 前記第１プロセッサが前記第１ポートを通じて前記共有メモリ領域をアクセスするときに、前記第２プロセッサは前記第２ポートを通じて前記共有メモリ領域の以外の他のメモリ領域をアクセスすることを特徴とする請求項１１に記載の半導体メモリ装置。
  22. 前記メモリセルアレイ内には２つの共有メモリ領域と２つの専用メモリ領域がバンク単位に割り当てられることを特徴とする請求項１１に記載の半導体メモリ装置。
  23. 携帯用通信システムにおいて、
    第１設定タスクを行う第１プロセッサと、
    第２設定タスクを行う第２プロセッサと、
    前記第１，２プロセッサによりアクセスされる第１メモリ領域と前記第２プロセッサによりアクセスされる第２メモリ領域を有するメモリセルアレイ、前記第１，２プロセッサのバスとそれぞれ対応的に連結される第１，２ポート、及び、前記第１，２ポートから印加される外部信号に応じて前記ポートのうち選択された１つのポートと前記第１メモリ領域との間のデータアクセスパスが形成されるようにするアクセスパス形成部を含むダイナミックランダムアクセスメモリと、
    を備えることを特徴とする携帯用通信システム。
  24. 前記第１プロセッサが前記第１ポートを通じて前記第１メモリ領域をアクセスするときに前記第２プロセッサは実質的に同時に前記第２ポートを通じて前記第２メモリ領域をアクセスできることを特徴とする請求項２３に記載の携帯用通信システム。
  25. 前記アクセスパス形成部は、
    前記外部信号の論理組合を演算してパス決定信号を生成するパス決定部と、
    前記パス決定信号に応じて前記第１，２ポートを通じてそれぞれ印加されるロー及びコラムアドレスのうち１つのロー及びコラムアドレスを選択し、これを前記共有メモリ領域と連結されたローデコーダー及びコラムデコーダーにそれぞれ印加するためのロー及びコラムアドレスマルチプレクサと、
    前記パス決定信号に応じて前記第１メモリ領域のグローバル入出力ライン対と第１データ入出力ライン対との間、または前記第１メモリ領域のグローバル入出力ライン対と第２データ入出力ライン対との間を連結するためのグローバル第１，２マルチプレクサと、
    前記グローバル第１マルチプレクサと前記第１ポートとの間に設置された第１入出力関連回路及び前記グローバル第２マルチプレクサと前記第２ポートの間に設置された第２入出力関連回路を含む入出力関連パス部と、
    を備えることを特徴とする請求項２４に記載の携帯用通信システム。
  26. 前記第１入出力関連回路は、
    前記グローバル第１マルチプレクサと動作的に連結された入出力センスアンプ、前記入出力センスアンプと動作的に連結されたデータマルチプレクサ、前記データマルチプレクサと連結されたデータ出力バッファ、及び、前記データ出力バッファと連結されて出力データをドライビングするデータ出力ドライバを具備するデータ出力パス回路と、
    前記第１ポートに連結されたデータ入力バッファ、前記データ入力バッファに連結されてライトデータを１次的にドライビングする第１入力ドライバ、及び、前記第１入力ドライバに連結されて前記ライトデータを２次的にドライビングする第２入力ドライバを具備するデータ入力パス回路と、
    を含むことを特徴とする請求項２５に記載の携帯用通信システム。
  27. 前記第１メモリ領域に行と列のマトリックス形態に配置される複数のメモリセルは１つのアクセストランジスタとストレージキャパシタからなるメモリセルであることを特徴とする請求項２５に記載の携帯用通信システム。
  28. 前記第１メモリ領域の１つには前記入出力センスアンプが２つだけ配置され、その中で１つは前記第２メモリ領域に共有されることを特徴とする請求項２５に記載の携帯用通信システム。
  29. 前記グローバル第１，２マルチプレクサは互いに反対のスイッチング動作を有することを特徴とする請求項２６に記載の携帯用通信システム。
  30. 前記パス決定部は、前記第１，２ポートを通じてそれぞれ印加されるローアドレスストローブ信号とライトイネーブル信号及びバンク選択アドレスを論理組合して前記パス決定信号を生成することを特徴とする請求項２６に記載の携帯用通信システム。
  31. 前記第１，２プロセッサは、前記第１メモリ領域のグローバル入出力ライン対と、前記グローバル入出力ラインと動作的に連結されるローカル入出力ライン対と、前記ローカル入出力ライン対とはコラム選択信号により動作的に連結されるビットライン対と、前記ビットライン対に設置されてビットラインのデータを感知増幅するビットラインセンスアンプと、前記ビットライン対にメモリセルを形成するアクセストランジスタが連結されたメモリセルとを、前記第１，２ポートを通じて共有することを特徴とする請求項２６に記載の携帯用通信システム。
  32. 前記データ出力ドライバはヒューズオプションまたはメタルオプションに従い前記データを第１設定スイングレベルにドライビングすることを特徴とする請求項２６に記載の携帯用通信システム。
  33. 前記第１設定スイングレベルは前記第２入出力関連回路内に設置されるデータ出力ドライバの第２設定スイングレベルよりも低いレベルであることを特徴とする請求項２６に記載の携帯用通信システム。
  34. 前記第１設定スイングレベルは前記第２入出力関連回路内に設置されるデータ出力ドライバの第２設定スイングレベルと同じかまたは高いレベルであることを特徴とする請求項２６に記載の携帯用通信システム。
  35. 前記データ出力ドライバはモードレジスタセット命令または拡張モードレジスタセット命令の印加に従い前記データを第１設定スイングレベルにドライビングすることを特徴とする請求項２７に記載の携帯用通信システム。
  36. 半導体メモリ装置のデータアクセスを制御する方法において、
    前記装置のメモリセルアレイ内に少なくとも１つの共有メモリ領域と互いに独立的な少なくとも２つの入出力ポートを準備する段階と、
    印加される外部信号に応じて前記ポートのうち選択された１つのポートと前記共有メモリ領域の間のデータアクセスパスを動作的に連結する段階と、
    を含むことを特徴とする方法。
  37. 前記選択された１つのポートを通じて第１プロセッサが前記共有メモリ領域をアクセスする場合、実質的に同時に第２プロセッサが他のポートを通じて前記共有メモリ領域の以外の領域をアクセスできることを特徴とする請求項３６に記載の方法。
  38. 前記データアクセスパスを動作的に連結する段階はポート共用のグローバル入出力ライン対を２つの入出力センスアンプ及びドライバのうち１つにスイッチングすることにより達成されることを特徴とする請求項３７に記載の方法。
  39. 前記外部信号はプロセッサから提供されるバンク選択情報及びアクティブマスタインターナル信号を含むことを特徴とする請求項３７に記載の方法。
  40. メモリセルアレイとメモリセルを選択する選択部を備え、メモリセルデータを増幅する第１信号感知部と前記第１信号感知部に動作的に順次連結される第１信号線及び第２信号線を共有する構造の半導体メモリ装置において、
    前記第２信号線に連結された第１，２マルチプレクサと、
    外部コマンドに応じて前記第１，２マルチプレクサを第２信号感知部及びグローバルドライバに選択的に連結して第１または第２データパスを通じてそれぞれ連結されるプロセッサがデータをアクセスできるようにする制御スイッチング部と、
    を備えることを特徴とする半導体メモリ装置。
  41. 前記第１データパスと前記第２データパスは互いに異なったデータスイングレベルを有することを特徴とする請求項４０に記載の半導体メモリ装置。
  42. 印加されるクロック周波数が互いに異なった場合に前記第１データパスの出力電源電圧ＶＤＤＱのパワーレベルは前記第２データパスのそれと異なることを特徴とする請求項４０に記載の半導体メモリ装置。
  43. 半導体メモリ装置において、
    互いに独立的に設置された第１，２ポートと動作的に連結され、第１，２プロセッサにより選択的にアクセスされるようにメモリセルアレイ内に割当られた少なくとも１つの共有メモリ領域と、
    前記プロセッサから印加される外部信号に応じて前記ポートのうち選択された１つのポートと前記共有メモリ領域との間のデータアクセスパスがポート別設定スイングレベルに形成されるようにするアクセスパス形成部と、
    印加される選択信号に従い前記第１，２ポートの出力データスイングレベルが第１レベルまたは第２レベルになるようにするパワー選択信号を現在選択されたデータアクセスパスに印加するパワー供給選択部と、
    を備えることを特徴とする半導体メモリ装置。
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