CN1988035A - 多路可存取半导体存储器器件 - Google Patents

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Abstract

一种半导体存储器器件，包括：端口；数据线对，其中每个端口与所述数据线对之一相关；地址线组，其中每个端口与所述地址线组之一相关；存储器单元阵列的共享存储器区域，其中所述共享存储器区域可以通过所述端口来存取；存取控制器，耦合到所述端口，并且被配置成响应于通过所述端口接收的多个控制信号生成存取选择信号；以及存取路由器，耦合到所述共享存储器区域、所述数据线对、以及所述地址线组，所述存取路由器被配置成响应于所述存取选择信号选择性地将所述地址线组之一和所述数据线对之一耦合到所述共享存储器区域。

Description

多路可存取半导体存储器器件
相关申请的交叉引用
本申请要求2005年12月22日提交的韩国专利申请No.10-2005-127532的优先权，出于所有目的将其全部内容引用于此作为参考。
技术领域
本发明涉及半导体存储器器件，特别涉及用在便携式通信设备中的多路可存取半导体存储器器件。
背景技术
一般来讲，具有多个存取端口(port)的半导体存储器器件被称为多端口存储器。特别地，具有两个存取端口的存储器器件被称为双端口存储器。本领域技术人员所熟知的典型的双端口存储器是图像处理视频存储器，其具有允许以随机顺序进行存取的RAM(随机存取存储器)端口以及允许只以串行顺序进行存取的SAM(串行存取存储器)端口。
为了区分具有多个存取端口的动态随机存取存储器与如上所述具有SAM端口的多端口存储器，具有多存取端口的动态随机存取存储器能够通过多存取端口读取或写入共享存储器区域，该动态随机存取存储器将被称为多路可存取半导体存储器器件。相反，上述视频存储器不具有两个RAM端口。
在当今社会中，电子系统的使用变得无所不在。在手持电子系统的发展中，诸如手持电话或PDA(个人数字助理)等，制造商使用如图1所示的采用多个处理器的多处理器系统来获得在这些系统中的高速的功能性或平稳的操作。
参考图1，第一处理器10通过连接线L10连接到第二处理器12。NOR存储器14和DRAM 16通过确定的总线B1-B3连接到第一处理器10。DRAM18和NAND存储器20通过确定的总线B4-B6连接到第二处理器12。第一处理器10可以具有MODEM功能，以执行通信信号的调制和/或解调。第二处理器12可以具有应用功能，以处理通信数据或向用户提供游戏或其它娱乐等。NOR存储器14包括单元阵列(cell array)配置中的NOR结构。NAND存储器20包括NAND结构。它们都是包括具有浮动栅极(floating gate)的晶体管存储器单元(memory cell)的非易失性存储器，以便在除去电源时存储不可丢失的数据。例如，这样的数据包括用于手持设备的固件或其它代码或者诸如配置数据的数据。DRAM起到处理器处理数据的主存储器的功能。
但是，在如图1所示的多处理器系统中，DRAM被分别分配给每个处理器，并通过相对较低速度的接口存取，诸如UART(通用异步接收机/发送机)、SPI(串行外围接口)和SRAM(静态随机存取存储器)。因此，很难获得满意的数据传输速度，并且增加了尺寸复杂性。而且，在配置存储器中增加了成本。
在图2中，与图1的系统不同，DRAM 117通过总线B1和B2连接到第一和第二处理器10和12。在图2的多处理器系统的结构中，为了使多个处理器能够通过两条路径(path)对一个DRAM 117进行存取，在DRAM中需要两个端口，以便连接到相应的总线B1和B2。但是，传统DRAM如图3所示仅包括一个端口PO。
参考示出了DRAM的传统结构的图3，存储器单元阵列1包括第一到第四存储库3、4、5和6，其中每一个都具有行解码器RD和列解码器CD。上部输入/输出读出(sense)放大器和驱动器13分别通过复用器11或25可操作地耦合到第一存储库3或第三存储库5。下部输入/输出读出放大器和驱动器15分别通过复用器13或26可操作地耦合到第二存储库4或第四存储库6。
例如，当选择第一存储库3中的存储器单元并读取存储在所选存储器单元中的数据时，读取数据的输出操作如下所述。首先，激活所选择的字线(wordline)。然后，由位线(bit line)读出放大器读出和放大的存储器单元的数据通过激活相应的列选择线CSL而被传送到本地输入/输出线对9。传送到本地输入/输出线对9的数据通过第一复用器321的切换操作被传送到全局输入/输出线对10。耦合到全局输入/输出线对10的第二复用器11将全局输入/输出线对10的数据传送到上部输入/输出读出放大器和驱动器13。而由输入/输出读出放大器和驱动器13读出和放大的数据通过路径部分27输出到数据输出线L5。
在另一个例子中，当读取存储在第四存储库6的存储器单元中的数据时，数据被输出到输出终端DQ，并顺序经过第一复用器324、第二复用器26、下部输入/输出读出放大器和驱动器15、路径部分27以及数据输出线L5。因此，图3的DRAM 1具有这样的结构：两个存储库共享一个输入/输出读出放大器和驱动器，并且DRAM 1包括一个单一的端口PO，通过该端口PO可以输入或输出数据。图3的DRAM 1可以用在图1的系统中，但是其很难以存储库或端口结构用在参考图2的多处理器系统中。
在使用适合于参考图2的多处理器系统的尝试中，已经开发了基于如图4的一部分所例示的配置的传统存储器，其中多处理器可以存取存储器的共享存储器区域。
参考例示了多处理器系统50的图4，存储器阵列435包括第一、第二和第三部分。存储器阵列435的第一部分433只可由第一处理器470通过端口437存取。第二部分431只可由第二处理器480通过端口438存取。第三部分432可由第一和第二处理器470和480这两者存取。存储器阵列435的第一和第二部分433和431的尺寸可以根据第一和第二处理器470和480在操作期间的存取而进行多种变化。存储器阵列435可以是存储器类型或盘存储(disk storage)类型。
但是，为了实施在DRAM的结构中由存储器阵列435内的第一和第二处理器470和480共享的第三部分432，就出现了一些困难。例如，很难布局存储器阵列435内的存储器区域和输入/输出读出放大器，以及实施适当的读取/写入路径控制技术，以便实施共享部分。而且，因为通过各个端口输出的数据的摆动电平(swing level)与数据传输速度直接相联系，对于摆动电平需要特定的控制。
因此，仍然需要一种改善的装置和方法，以便在具有至少两个处理器的多处理器系统中共享位于DRAM存储器单元阵列内的共享存储器区域。
发明内容
一种半导体存储器器件，包括：端口；数据线对(data line pairs)，其中每个端口与数据线对之一相关；地址线组(sets of address lines)，其中每个端口与地址线组之一相关；存储器单元阵列的共享存储器区域，其中通过端口可以存取共享存储器区域；存取控制器，耦合到端口，并且配置为响应于通过端口接收的多个控制信号生成存取选择信号；以及存取路由器(accessrouter)，耦合到共享存储器区域、数据相对和地址线组，存取路由器被配置为响应于存取选择信号而选择性地耦合地址线组之一和数据线对之一到共享存储器区域。
另一个实施例包括一种操作半导体存储器器件的方法，包括：通过多个端口接收多个地址，每个地址与通过相关端口的存取相关；响应于通过端口接收的多个控制信号生成存取选择信号；响应于存取选择信号从用于存取共享存储器区域的地址中选择地址；响应于存取选择信号在与所选择的地址相关的端口与共享存储器区域之间形成数据输入/输出路径；以及通过数据输入/输出路径存取共享存储器区域中的数据。
附图说明
参考附图，从以下描述中，实施例的上述和其它特征将更加清楚，其中：
图1是用在便携式通信设备中的传统多处理器系统的框图；
图2是例示使用根据一个实施例可适用的存储器的传统多处理器系统的例子的框图；
图3是例示了DRAM的传统存储器单元阵列的内部结构的框图；
图4是例示了多处理器系统的传统存储器阵列部分的框图；
图5是根据实施例的具有多路可存取(multi path accessible)DRAM的多处理器系统的框图；
图6是例示了图5所示的多路可存取DRAM中的存储器区域和端口的布局的框图；
图7是详细例示了图6的多路可存取DRAM的框图；
图8是详细例示了关于图7所示共享存储库的数据存取的电路的框图；
图9是详细例示了图7和8所示的路径决定部分的实施例的电路图；
图10是详细例示了图7和8所示的地址复用器的电路图；
图11是详细例示了图7和8所示的第二复用器的电路图；
图12是例示了图8所示读取和写入路径的框图；
图13是例示了根据实施例的用于每个端口的电源电平选择(levelselection)的熔丝选择(fuse option)的框图；
图14是例示了根据类似于图13的另一个实施例的用于每个端口的电源电平选择的各种控制选择的框图；以及
图15是在根据实施例的DRAM中每个端口施加的电源的各种电平的图形。
具体实施方式
参考图5到15更加全面地详细描述实施例。然而，实施例可以采用不同的形式，并且不应被解释为限定在这里所描述的实施例。而是提供了这些实施例，以便充分和完整地公开本发明，并使本领域技术人员可以实施。
在下列描述中，将不详细描述其它例子、公布的方法、程序、一般的动态随机存取存储器和电路，以便不会混淆本实施例。
此外，虽然叙述的术语包括了诸如A和B的字母，但是也使用了诸如第一和第二的序数，本领域的技术人员应当理解这些标示被单独地使用以帮助对实施例进行讨论，而不是暗示任何次序、顺序或数量。
以下，将参考附图描述根据实施例的用于多处理器系统的多路可存取半导体存储器器件。
图5是根据实施例的具有多路可存取DRAM的多处理器系统的框图。参考图5，便携式通信系统可以包括：第一处理器10，用于执行第一确定的任务；第二处理器12，用于执行第二确定的任务；以及动态随机存取存储器(DRAM)17，具有存储器单元阵列内的存储器区域，可以被第一和第二处理器10和20存取。便携式通信系统可以包括通过总线BUS3连接到第二处理器12的闪速存储器102，以及通过连接线L2连接到第二处理器12的显示部分114。在这个特定实施例中，显示部分114是液晶显示器(LCD)，但是，本领域技术人员应当理解，所述显示部分114也可以包括其它类型的显示器。
图5所示的DRAM 17可以包括独立的端口A和B。端口A可以被称为第一端口，而端口B可以被称为第二端口。第一端口通过系统总线BUS1连接到第一处理器10。第二端口通过系统总线BUS2连接到第二处理器20。第一处理器10可以包括诸如MODEM功能的一个或多个功能，例如，用于执行通信信号的调制和/或解调，或者基带处理功能，作为处理任务。类似地，第二处理器12可以包括一个或多个功能，诸如处理通信数据的应用功能，或者向用户提供诸如游戏或电影等的娱乐，作为处理任务。
尽管不需要特定的总线带宽，当系统总线BUS1为16位时，系统总线BUS2可以是16位或32位(×16、×32)。
闪速存储器102是一个非易失性存储器。闪速存储器102可以包括MOS(金属氧化物半导体)晶体管结构。这样的晶体管结构可以形成闪速存储器102的单元阵列。这种结构的例子包括NOR结构和NAND结构，它们全都包括浮动栅极作为存储器单元的一部分。闪速存储器102被提供用来存储即使在失去电源期间也应当保存的数据。例如，便携式设备的特定代码和数据可以存储在闪速存储器102中。
如图5所示，具有双端口(dual port)的DRAM 17可以用来存储由处理器10和12所使用的数据和指令。并且DRAM 17可以接收操作电源电压VDD_A、VDD_B、VDDQ_A和VDDQ_B，以及时钟CLK_A和CLK_B。端口A和端口B的每一个都与一组电源电压和时钟相关。结果，可以更加平稳地执行处理器10和12的处理任务。
图5的系统可以是便携式计算设备或便携式通信设备。这样的设备可以包括诸如便携式电话的移动通信设备、双向无线电通信系统、单向寻呼机、双向寻呼机、个人通信系统、便携式计算机等。
在图5的系统中，处理器数量可以增加到三个或更多。系统处理器可以是微处理器、CPU、数字信号处理器、微控制器、精简指令集(reduced-commandset)计算机、复杂指令集计算机等。在系统中可以使用任何数量的处理器。而且，处理器可以具有任何类型、模型、形式、种类等的组合。
参考例示了存储器器件的内部的附图将详细描述图5所示DRAM 17中共享存储器区域的布局以及处理器10和12的存取操作的实施例。
图6是例示了在图5所示多路可存取DRAM中的存储器区域和端口的布局的框图。如图6所示，四个存储器区域100-103被放置在存储器单元阵列中，并且第一和第二处理器10和12分别通过第一和第二端口500和510存取全部第一和第二存储器区域100和101。第一和第二存储器区域100和101是共享存储器区域，而第三和第四存储器区域102和103是仅可被第二处理器12存取的专用存储器区域。
四个存储器区域100-103可以被个别地配置为DRAM的存储库单元(bank unit)。例如，一个存储库可以具有64Mbit、128Mbit、256Mbit、512Mbit或1024Mbit的存储容量。
在图6中，例如，当第一处理器10通过第一端口50存取第一存储器区域100时，第二处理器12可以基本上同时通过端口510存取第二、第三和第四存储器区域101-103中的一个存储器区域。这样的多路存取操作没有示出在图6中，但是可以通过主要包括如图7所示的存取控制器200的存取路径形成部分来执行。
图7是详细例示了图6的多路径可存取DRAM的框图。例如，四个存储器区域100-103可以对称放置，四个存储器区域的两个区域可以被分配为共享存储器区域，全部可以被第一和第二处理器10和12存取，而另外两个区域被分配为专用存储器区域，仅可以被第二处理器12存取。
在可以被第一和第二处理器10和12这两者存取的第一存储器区域100的例子中，第一存储器区域100内的全局输入/输出线GIO可以选择性地耦合到第一和第二端口之一，第一和第二端口分别耦合到第一和第二处理器的总线。这样的选择性的偶合可以通过存取控制器200的控制操作来执行。
包含在存取路径形成部分中的存取控制器200生成存取选择信号PRB_MA和PRB_MB，用于形成在第一和第二端口中所选择的端口与第一存储器区域100之间的数据存取路径。存取选择信号PRB_MA和PRB_MB是响应于从第一和第二处理器10和12施加的外部信号IN_A和IN_B而生成的。
参考图7和图8，例示了关于图7所示共享存储库的数据存取的电路框图，以下将详细描述存取路径形成部分。
图7的存取控制器200用于逻辑上组合外部信号并生成存取选择信号，包括两个如图8所示的路径决定部分201。虽然在图8中仅仅示出了一个路径决定部分201，可以在存取控制器200中包括第二路径决定部分201，以便控制对另一个共享存储库的存取，诸如图7所示的第二存储器区域101。
如图9所示，可以实现路径决定部分201的电路。存取控制器200是存取路径形成部分的功能块。如图7所示，外部信号可以包含分别通过第一和第二端口500和510施加的行地址选通(strobe)信号RASB、写使能(enable)信号WEB和存储库选择地址BA。
如图7和8所示，存取路径形成部分可以包括行地址复用器(RA MUX)和列地址复用器(CA MUX)28和38、第一和第二全局复用器120和121、以及输入/输出相关的路径部分。
行和列地址复用器28、38从分别通过第一和第二端口500和510施加的行和列地址A_ADD、B_ADD、A_CADD和B_CADD选择一个行和列地址(例如A_ADD和A_CADD)。响应于存取选择信号PRB_MA和PRB_MB进行所述选择。所选择的行地址被施加到行解码器30，所选择的列地址被施加到列解码器40，这两个解码器均耦合到共享存储器区域100。
第一和第二全局复用器120和121耦合到共享存储器区域的全局输入/输出线对GIO、GIOB，以及各自的第一数据输入/输出线对DIO、DIOB和写入数据输入/输出线对WDIO、WDIOB。响应于分别用于第一和第二全局复用器120和121的存取选择信号PRB_MA和PRB_MB进行所述选择。
存取路由器可以包括第一和第二全局复用器120和121、以及行和列地址复用器28和38。因此，响应于存取选择信号PRB_MA和PRB_MB，存取路由器选择地址并在全局输入/输出线对和所选择的数据输入/输出线对之间形成数据输入/输出路径。
输入/输出相关的路径部分包括耦合在第一全局复用器120和第一端口500之间的第一输入/输出相关的电路450，其包括输入/输出读出放大器和驱动器(IOSA&DRV)130、复用器和驱动器(MUX DRV)300和输入/输出缓冲器和驱动器400。类似地，输入/输出相关的路径部分包括耦合在第二全局复用器121和第二端口510之间的第二输入/输出相关的电路451，其包括输入/输出读出放大器和驱动器(IOSA&DRV)131、复用器和驱动器(MUX DRV)310和输入/输出缓冲器和驱动器410。
第一输入/输出相关的电路450可以包括如图12所示的数据输出路径电路和数据输入路径电路，该图12详细例示了图8所示的读取和写入路径。
参考图12，数据输出路径电路可以包括耦合到第一全局复用器120的输入/输出读出放大器135、耦合到输入/输出读出放大器135的数据复用器304、耦合到数据复用器304的数据输出缓冲器402、以及耦合到数据输出缓冲器402并驱动输出数据的数据输出驱动器404。
数据输入路径电路可以包括耦合到第一端口500的小键盘PAD1的数据输入缓冲器406、耦合到数据输入缓冲器406的第一输入驱动器305、以及耦合到第一输入驱动器305和第一全局复用器120的第二输入驱动器136。
再次参考图8，放置在共享存储器区域100中的行和列的矩阵中的多存储器单元可以是DRAM存储器单元4，每个包括存取晶体管AT和存储电容C。
在图7和8所示的第一共享存储器区域100中，两个输入/输出读出放大器和写入驱动器130和131，以及各自的第一和第二全局复用器120和121可以分别切换数据到不同的端口。
参考图8，第一和第二处理器10和12共享放置在全局输入/输出线对GIO、GIOB和存储器单元4之间的电路器件和线路的使用。第一和第二处理器10和12独立地使用放置在各自端口500和510与全局复用器120和121之间的输入/输出相关的电路器件和线路。
具体来讲，第一和第二处理器10和12分别通过第一和第二端口500和510共享共享存储器区域100的全局输入/输出线对GIO、GIOB、本地输入/输出线对LIO、LIOB、位线对BLi、BLBi、位线读出放大器5和存储器单元4。本地输入/输出线对LIO、LIOB耦合到全局输入/输出线对。位线对BLi、BLBi通过列选择信号CSL耦合到本地输入/输出线对。位线读出放大器5耦合到位线对BLi、BLBi，并读出和放大位线对BLi、BLBi上的数据。存储器单元4通过存取晶体管AT耦合到位线对BLi、BLBi。
图9是详细例示了图7和8所示的路径决定部分201的实施例的电路图。参考图9，选通(gating)部分202包括多个逻辑门，并且接收分别通过第一和第二端口500和510施加的行地址选通信号RASB_A和RASB_B、写入使能信号WEB_A和WEB_B、以及存储库选择地址BA_A和BA_B。选通部分202生成附图下半部分所示的选通信号PA和PB。例如，当选通信号PA输出为逻辑低电平时，存取选择信号PRB_MA输出为逻辑低电平。选通信号PB维持在逻辑高电平，存取选择信号PRB_MB输出为逻辑高电平。
如果单一处理器通过各自的端口存取DRAM 17，当相应的行地址选通信号RASB输入到选通部分202时，生成适当的存取选择信号PRB_MA或PRB_MB，以便由单一处理器存取第一存储器区域100。但是，如果两个处理器试图同时存取，则通过各自的端口同时施加行地址选通信号RASB_A和RASB_B。具有优先权的处理器被允许存取第一存储器区域100，并生成适当的存取选择信号PRB_MA或PRB_MB。
此外，利用图9所示的写入结构，图9的路经决定部分201包括反相器(inverter)203、204、212和213、NAND门205和206、延迟器件207和208、以及NAND门209和211。在这样的配置中，存取选择信号PRB_MA可以被提供为对选通信号PA延迟和锁存给定的时间，而存取选择信号PRB_MB可以被提供为对选通信号PB延迟和锁存给定的时间。
图10是详细例示了诸如图7和8所示的行地址复用器28和列地址复用器38的地址复用器的电路图。因此，作为所使用的输入信号所确定的，相同的地址复用器电路可以被用作行地址复用器或列地址复用器。列地址复用器38将参考特定电路来描述；但是，改变适当的信号，这个描述可以等效地适用于行地址复用器。
列地址复用器38包括时钟控制(clocked)的CMOS反相器和反相器锁存器(inverter latch)LA1，时钟控制的CMOS包括P型和N型MOS晶体管P1-P4和N1-N5，反相器锁存器LA1包括反相器INV1和INV2。列地址复用器38的两个输入端子分别通过两个端口接收列地址A_CADD和B_CADD。列地址复用器38根据存取选择信号PRB_MA和PRB_MB的逻辑状态选择两个输入中的一个，然后将所选择的地址输出作为所选择的列地址SCADD。安排N型MOS晶体管N5和NOR门NOR1来形成在反相器锁存器LA1的输入端与地之间的放电路径。
例如，存取选择信号PRB_MA施加为逻辑地电平，通过第一端口(端口500或端口A)施加的列地址A_CADD通过由P型和N型MOS晶体管P2和N1形成的反相器来倒相。列地址A_CADD再次被反相器INV1倒相，并输出作为所选择的列地址SCADD。存取选择信号PRB_MB被施加为逻辑高电平。结果，由于由P型和N型MOS晶体管P4和N3形成的反相器没有激活，所以通过第二端口(端口510或端口B)施加的列地址B_CADD没有提供给锁存器LA1的输入端子。从而，通过第二端口施加的列地址B_CADD不被选择为所选择的列地址SCADD。
当NOR门NOR1的输出成为高电平时，N型MOS晶体管N5导通，锁存在锁存器LA1中的逻辑电平被复位为低电平。
图11是详细例示了图7和8所示的第二复用器121的电路图。参考附图，NOR门22、反相器123、和四个P型MOS晶体管124-127组成如图11所示耦合的第二复用器121。P型MOS晶体管124和125以及P型MOS晶体管126和127操作以选择性地形成读取路径和写入路径之一。例如，在读取操作模式中，P型MOS晶体管124和125导通，全局输入/输出线对GIO、GIOB和数据输入/输出线对DIO、DIOB互相耦合。在写入操作模式中，P型MOS晶体管126和127导通，全局输入/输出线对GIO、GIOB和写入数据输入/输出线对WDIO、WDIOB互相耦合。
参考图13到15，以下将描述如图12所示以相同电平或相互不同的电平施加第一端口输出驱动器404或第二端口输出驱动器405的操作电源电压的方法。
图13是例示了根据一些实施例的用于每个端口的电源电平选择的熔丝选择的框图。图14是根据另一个实施例的用于每个端口电源电平选择的各种控制选择的框图。图15是在DRAM 17的实施例中每个端口施加的电源的若干电平的图形。
参考图13，通过选择性地激光切割或电流烧断第一和第二熔丝选择部分OPT1和OPT2的熔丝F1、F2、F3和F4，第一端口输出驱动器404和第二端口输出驱动器405可以接收第一电源电压电平VDDQ_APO或第二电源电压电平VDDQ_BPO，如图15所示作为操作电压。例如，当第一熔丝选择部分OPT1的熔丝F2被切断时，输出驱动器404接收到通过终端VDDQ_A施加的第一电源电压电平。当第二熔丝选择部分OPT2的熔丝F3切断时，输出驱动器405接收到通过终端VDDQ_B施加的第二电源电压电平。从而，输出驱动器405可以在比输出驱动器404更高的电平驱动数据输出，并且可以将其提供到输出终端DQ_Bi。结果，第二处理器具有能够更平稳地处理数据的优点。
图14例示了了这样一种方案，通过施加模式寄存器组(MRS)指令或扩展模式寄存器组(EMRS)指令，或者通过在制造过程中的金属选择(metaloption)，选择部分1的开关SW被切换到从第一和第二终端A和B选择的终端。在附图中，由P型MOS晶体管P和N型MOS晶体管N构成的反相器被表示为等效输出驱动器，并且器件P10、P11、N10-N15、IN1和IN2的配置表示熟知的电平移动电路。根据一个实施例的数据输出驱动器可以通过熔丝选择或金属选择驱动输出数据作为第一确定的摆动电平。此外，由于第一确定的摆动电平可以与第二确定的摆动电平分别地设定，因此第一确定的摆动电平可以低于在第二输入/输出相关的电路内安装的数据输出驱动器的第二确定的摆动电平。
在下面的讨论中，根据如何通过多处理器存取位于存储器单元阵列中的共享存储器区域来描述附加的实施例。以下，将根据需要参考涉及本发明的附图。
再次参考图6，第二处理器12通过第二端口510对作为专用存储器的第三存储器区域102或作为专用存储器的第四存储器区域103的存取操作类似于一般DRAM的数据存取操作。将描述第一或第二处理器10、12对提供作为共享存储器区域的第一或第二存储器区域100或101的存取。
假设第一处理器10在读取操作模式下存取第一存储器区域100，图9的路径决定部分201逻辑组合外部信号RASB_A、WEB_A和BA_A，并输出存取选择信号PRB_MA为逻辑低电平，以及存取选择信号PRB_MB为逻辑高电平。因此，图8所示行地址复用器28选择通过第一端口A施加的行地址A_ADD，并将其输出作为所选择的行地址SADD。行解码器30操作，以便激活将要被第一处理器10存取的第一存储器区域100内的字线WLi。当激活字线WLi时，在相应的位线对上产生(developed)其存取晶体管AT的栅极连接到该激活的字线WLi的存储器单元的数据。例如，当组成存储器单元4的存取晶体管AT的栅极由于字线升压操作(boosting operation)接收到高于操作电源电压的电压时，根据存储在存储电容C的电荷的状态出现对位线BLi产生的电势。例如，所述状态在充电状态可以为1.8到3伏，而在未充电状态为0伏。换句话说，充电和未充电状态的位线的充电共享操作代表互相不同，该差异被位线读出放大器5读出和放大。例如，当位线BLi的电势提供为高电平，而作为互补(complementary)位线的位线条(bit line bar)BLBi的电势提供为低电平时，以及当响应列选择信号CSL的逻辑高电平的列选通器(column gate)导通时，如图8所示，位线对BLi、BLBi的电势被传送到相应的本地输入/输出线对LIO、LIOB。
字线WLi激活，并且存储器单元的数据出现作为位线对BLi、BLBi上的高或低电平的电势，然后图10所示的列地址复用器38选择第一端口A的列地址A_CADD，并将其输出作为所选择的列地址SADD。列解码器40操作，以便第一处理器10存取的第一存储器区域100内的位线对BLi、BLBi的电势被传送到本地输入/输出线对LIO、LIOB。
当组成第一复用器20 LIO MUX的N型MOS晶体管21和22导通时，提供有电势电平的本地输入/输出线对LIO、LIOB的数据被传送到全局输入/输出线对GIO、GIOB。共同施加到晶体管21和22的栅极的切换信号LIOC可以是对应于从行解码器30输出的解码信号而生成的信号。
上述例子是针对存取选择信号PRB_MA输出为逻辑低电平的情况。因此，传送到全局输入/输出线对GIO、GIOB的数据通过第二复用器120被传送到输入/输出读出放大器和驱动器130。如图12所示，输入/输出读出放大器135放大由于通过路径传送而被削弱的数据，并通过复用器和驱动器300将其传送到输出缓冲器402。从输出缓冲器402接收数据的输出驱动器404驱动数据在第一确定的电平VDDQ_A的电压摆动。因此，第一处理器10通过第一端口(图7的500)读取存储在存储器单元4中的数据。
在上述例子中，第二复用器121被禁止(disable)。因此第二处理器20对第一存储器区域100的存取操作被切断。但是，在这种情况下，图6的第二处理器12仍然能够通过第二端口510存取存储器区域101、102和103。而且，根据第一和第二处理器的工作负荷可以改变共享存储器区域的确定尺寸或数量。
在下面描述中，假设第二处理器10在写入操作中存取第一存储器区域100，路径决定部分201逻辑组合从第二处理器12施加的外部信号RASB_B、WEB_B和BA_B，并输出逻辑低电平的存取选择信号PRB_MB和逻辑高电平的存取选择信号PRB_MA。因此，图8所示的行地址复用器28选择通过第二端口B施加的行地址B_ADD，并将其输出作为所选择的行地址SADD。行解码器30操作，以便激活将要被第二处理器12存取的第一存储器区域100中的字线WLi。当字线WLi被激活时，存储器单元的存取晶体管AT导通，通过列选择位线对施加的数据准备好写入以存储在存储电容C。
另一方面，通过第二端口B施加的写入数据被顺序通过图8的输入缓冲器410和驱动器310，并施加到图11的DIO驱动器131b。DIO驱动器131b再次驱动所施加的写入数据，然后被传送到写入数据输入/输出线对WDIO、WDIOB。图11的NOR门122输出逻辑高电平，然后P型MOS晶体管126和127导通。写入数据输入/输出线对WDIO、WDIOB的写入数据被传送到全局输入/输出线对GIO、GIOB。
在这时，图8的第二复用器120处于禁止状态。当组成第一复用器20 LIOMUX的N型MOS晶体管21和22导通时，全局输入/输出线对GIO、GIOB的写入数据被传送到本地输入/输出线对LIO、LIOB。在这时，列选择信号CSL的逻辑电平具有高状态，而列选通器T和T2导通。因此，本地输入/输出线对LIO、LIOB的数据被传送到相应的位线对BLi、BLBi，并通过读出放大器5存储在存储器单元4的存储电容。基本上，与此同时，图6的第一处理器10可以存取存储器区域101、102和103，而不是第一存储器区域100。
如上所述，在根据一些实施例的半导体存储器器件中，多个处理器可以平稳地存取存储器单元阵列内的共享存储器区域，因此提高了数据传输和处理速度。此外，系统尺寸变得紧凑，并且减少了存储器的数量，降低了系统的存储器成本。在手持电子器件中采用存储器时，改善了操作性能，实质性地减少了成本。
虽然已经描述了存储库的特定配置，本领域技术人员应当理解可以使用任何数量和配置的存储库。例如，DRAM 17可以包括16个存储库，其中14个存储库可以由第一处理器和第二处理器这两者存取。
而且，存取并不局限于两个处理器，并且共享存储库可以按照需要在处理器之中进行分配。例如，DRAM 17可以包括8个存储库。第一处理器和第二处理器可以共享存储库1-2。第二处理器和第三处理器可以共享存储库3-4。第三处理器和第四处理器可以共享存储库5。第一处理器、第二处理器和第三处理器可以分别独占地存取存储库6、7和8，而第四处理器不能存取任何独占存储库。
例如，在四个存储器区域中，一个可以表示为共享存储器区域，而其他三个可以表示为专用存储器区域，或者全部四个存储器区域都可以被确定为共享存储器区域。此外，以上原则上描述了用于双处理器的情况，但是如果在系统中使用了三个或更多个处理器，三个或更多个端口可以被安装在一个DRAM中，并且三个处理器之一可以在特定时间内存取确定的共享存储器。而且，可以提供与在输入/输出读出放大器和全局数据线对之间安装复用器作为路径的结构不同的其他结构，以便在另一个位置执行路径切换。
虽然上面对DRAM进行了描述，本发明的实施例可以包括静态随机存取存储器、非易失性存储器、或其他存储器类型。
一些实施例提供能够平稳存取分配在DRAM存储器单元阵列内的共享存储器区域的多处理器系统。
一些实施例提供多路径可存取半导体存储器器件，其具有由存储器单元阵列内的一个或多个处理器共享的存储器区域。
一些实施例提供多路径可存取动态随机存取存储器，其中可以通过相互不同的路径存取存储器单元阵列的存储器区域，其中该存储器单元阵列具有排列在矩阵型的行和列中的存储器单元，并且存储器单元包括一个存取晶体管和一个存储电容。
一些实施例提供用于控制DRAM的读取操作相关的路径的电路，其能够通过两个或多个路径中希望的路径读取从DRAM存储器单元阵列区域中选择的存储器单元的数据。在该电路中，通过可以通过两个或多个端口存取的端口能够读出从DRAM存储器单元阵列区域中选择的存储器单元的数据。
一些实施例提供用于控制DRAM写入操作相关的路径的电路，其能够将通过从两个或多个路径选择的一个路径提供的写入数据写入到从DRAM存储器单元阵列区域内选择的存储器单元。在该电路中，可以将从两个或多个端口中选择的一个端口提供的写入数据写入到从DRAM存储器单元阵列区域中选择的DRAM存储器单元。
一些实施例提供用于控制DRAM的输出电平的电路，当DRAM中安装了独立的两个或多个端口时，其能够独立地操作通过多端口输出的数据的摆动电平。
一些实施例提供用于控制DRAM的电源电压的电平的电路，当DRAM中安装了独立的两个或多个端口时，其能够通过存取端口独立地操作阵列电源电压的电平。
一些实施例提供改善的或新的面向移动的存储器结构和方法，通过所述结构和方法，可以实现适合于存储器阵列中的专用或/和共享存储器区域和输入/输出读出放大器的布局，以及适合于各个端口的读取/写入路径控制，从而得到较高的数据处理速度。
一些实施例提供多路径可存取动态随机存取存储器，其能够提高数据传输和处理速度，并且系统尺寸能够变得紧凑，而系统中的存储器的成本可以降低。
根据一些实施例的半导体存储器器件包括至少一个分配于存储器单元阵列中的共享存储器区域，其耦合到对应于处理器数量的独立可存取端口。共享存储器区域可以被处理器选择性地存取；以及存取路径形成部分，用于响应于从处理器施加的外部信号形成从端口选择的一个端口与共享存储器区域之间的数据存取路径。
根据一些实施例的半导体存储器器件包括分配于存储器单元阵列中的至少一个共享存储器区域，其耦合到独立的第一和第二端口，并且由第一和第二处理器选择性地存取。所述半导体存储器器件还包括存取路径形成部分，用于响应于从处理器施加的外部信号在从端口中选择的一个端口与共享存储器区域之间以每个端口确定的摆动电平形成数据存取路径。
在一些实施例中，存取路径形成部分可以包括：路径决定部分，用于逻辑组合外部信号，并生成存取选择信号；行和列地址复用器，用于响应于存取选择信号，从每个都通过第一和第二端口施加的行和列地址中选择一个行和列，以及用于单独地将地址施加到与共享存储器区域相连的行解码器和列解码器；第一和第二全局复用器，用于响应于存取选择信号，连接在共享存储器区域的全局输入/输出线对与第一数据输入/输出线对之间，或连接在共享存储器区域的全局输入/输出线对与第二数据输入/输出线对之间；以及输入/输出相关的路径部分，包括安装在第一全局复用器和第一端口之间的第一输入/输出相关的电路，以及安装在第二全局复用器和第二端口之间的第二输入/输出相关的电路。
在一些实施例中，第一输入/输出相关的电路可以包括数据输出路径电路和数据输入路径电路。数据输出路径电路可以包括：输入/输出读出放大器，其可操作地连接到第一全局复用器；数据复用器，其可操作地连接到输入/输出读出放大器；数据输出缓冲器，其连接到数据复用器；以及数据输出驱动器，其连接到数据输出缓冲器并驱动输出数据。数据输入路径电路可以包括：数据输入缓冲器，其连接到第一端口；第一输入驱动器，其连接到数据输入缓冲器，用于初级(primarily)驱动写入数据；以及第二输入驱动器，其连接到第一输入驱动器，用于次级(secondarily)驱动写入数据。
在一些实施例中，放置在共享存储器区域中的矩阵型行和列中的多个存储器单元可以是DRAM存储器单元，其每一个都包括存取晶体管和存储电容。两个输入/输出读出放大器可以被放置在一个共享存储器区域中。
在一些实施例中，第一和第二全局复用器可以具有相互相反的切换操作，并且路径决定部分可以通过逻辑组合每一个都通过第一和第二端口施加的行地址选通信号、写入使能信号和存储库选择地址来生成存取选择信号。
在一些实施例中，第一和第二处理器可以通过第一和第二端口共享共享存储器区域的全局输入/输出线对、耦合到全局输入/输出线对的本地输入/输出线对、通过使用列选择信号耦合到本地输入/输出线对的位线对、用于读出和放大位线的数据的适应位线对的位线读出放大器、连接到存取晶体管的存储器单元，该存储器单元形成在位线对上。
在一些实施例中，数据输出驱动器7可以通过熔丝选择或金属选择将数据驱动在第一确定的电平。第一确定的摆动电平可以不同于安装在第二输入/输出相关的电路内的数据输出驱动器的第二确定的摆动电平。
在一些实施例中，通过施加的模式寄存器组命令或扩展模式寄存器组命令，数据输出驱动器可以驱动在第一确定摆动电平的数据。
当第一处理器通过第一端口存取共享存储器区域时，第二处理器可以通过第二端口存取除了被第一处理器存取的共享存储器区域以外的其他存储器区域。以存储库为单位可以分配两个共享存储器区域和两个专用存储器区域到存储器单元阵列。
根据一些实施例的便携式通信系统，包括：第一处理器，用于执行第一确定的任务；第二处理器，用于执行第二确定的任务；以及动态随机存取存储器，其包括具有被第一和第二处理器存取的第一存储器区域和只被第二处理器存取的第二存储器区域的存储器单元阵列，第一和第二端口的每一个连接到对应于第一和第二处理器的总线，并且存取路径形成部分，用于响应于从第一和第二处理器施加的外部信号形成在端口中选择的一个端口与第一存储器区域之间的数据存取路径。
根据一些实施例的在半导体存储器器件中控制数据存取的方法，包括：在器件的存储器单元阵列中准备至少一个共享存储器区域以及至少两个互相独立的输入/输出端口；以及响应于施加的外部信号可操作地连接从端口中选择的一个端口与共享存储器区域之间的数据存取路径。
在如上所述发明的配置中，根据一些实施例，位于存储器单元阵列中的共享存储器区域可以被多个处理器平稳地存取。因此提高了数据传输速度和处理速度，并且系统的尺寸变得紧凑。通过减少存储器的数量，能够减少存储器成本。从而提供了更加改善的多处理器系统。
本领域技术人员应当清楚，在不偏离由所附权利要求书定义的精神和范围的情况下，可以对上述实施例进行修改和变化。因此，应当认为所述精神和范围包括任何这样的修改和变化及其等同物。

Claims (26)

1.一种半导体存储器器件，包括：
多个端口；
多个数据线对，每个端口与所述数据线对之一相关；
多个地址线组，每个端口与所述地址线组之一相关；
存储器单元阵列的共享存储器区域，该共享存储器区域可以通过所述端口来存取；
存取控制器，耦合到所述端口，并且被配置成响应于通过所述端口接收的多个控制信号生成存取选择信号；以及
存取路由器，耦合到所述共享存储器区域、所述数据线对、以及所述地址线组，该存取路由器被配置成响应于所述存取选择信号选择性地将所述地址线组之一和所述数据线对之一耦合到所述共享存储器区域。
2.根据权利要求1所述的器件，其中所述存取路由器包括：
行和列地址复用器，耦合到所述地址线组，并且被配置成响应于所述存取选择信号从用于存取所述共享存储器区域的地址组中选择行地址和列地址；以及
多个全局复用器，耦合到所述共享存储器区域的全局输入/输出线对和所述数据线对，并且被配置成响应于所述存取选择信号选择性地将所述全局输入/输出线对耦合到所述数据线对之一。
3.根据权利要求2所述的器件，其中所述共享存储器区域的全局输入/输出线对可以通过每个端口来存取。
4.根据权利要求2所述的器件，其中所述存取控制器还被配置成响应于通过所述端口接收的行地址选通信号、写使能信号、以及存储库选择地址生成所述存取选择信号。
5.根据权利要求2所述的器件，还包括：
多个输入/输出电路，每个输入/输出电路都通过相关的数据线对耦合到相关的全局复用器，并且耦合到相关的端口。
6.根据权利要求5所述的器件，其中每个输入/输出电路包括：
数据输出路径电路，包括：
输入/输出读出放大器，耦合到所述相关全局复用器；
数据复用器，耦合到所述输入/输出读出放大器；
数据输出缓冲器，耦合到所述数据复用器；和
数据输出驱动器，耦合到所述数据输出缓冲器和所述相关端口；以及
数据输入路径电路，包括：
数据输入缓冲器，耦合到所述相关端口；
第一输入驱动器，耦合到所述数据输入缓冲器；和
第二输入驱动器，耦合到所述第一输入驱动器和所述相关全局复用器。
7.根据权利要求6所述的器件，其中所述输入/输出电路的至少两个输入/输出读出放大器被放置在所述共享存储器区域中。
8.根据权利要求6所述的器件，其中对于每个数据输出驱动器，所述数据输出驱动器被配置成驱动所述数据为由至少是相关熔丝选择和相关金属选择之一确定的摆动电平。
9.根据权利要求6所述的器件，其中至少一个数据输出驱动器的摆动电平不同于至少另一个数据输出驱动器的摆动电平。
10.根据权利要求6所述的器件，其中对于每个数据输出驱动器，所述数据输出驱动器被配置成驱动所述数据为由至少是模式寄存器组命令和扩展模式寄存器组命令之一确定的摆动电平。
11.根据权利要求2所述的器件，其中所述全局复用器被配置使得，在任何一个时间最多一个全局复用器将所述相关数据输入/输出线对耦合到所述全局输入/输出线对。
12.根据权利要求1所述的器件，还包括：
第二共享存储器区域；
多个第二数据线对；和
第二存取路由器，耦合到所述第二共享存储器区域、所述第二数据线对、以及所述地址线组，所述第二存取路由器被配置成响应于第二存取选择信号选择性地将所述地址线组之一和所述第二数据线对之一耦合到所述共享存储器区域；
其中所述存取控制器还被配置成响应于通过所述端口接收的控制信号生成所述第二存取选择信号。
13.根据权利要求12所述的器件，其中所述存取控制器还被配置成基本上同时允许通过所述第一端口对所述第一共享存储器区域进行存取以及通过所述第二端口对所述第二共享存储器区域进行存取。
14.根据权利要求1所述的器件，还包括多个专用存储器区域，每个专用存储器区域只能通过相关端口存取。
15.根据权利要求1所述的器件，其中所述共享存储器区域还包括多个存储器单元，每个存储器单元包括存取晶体管和存储电容。
16.一种操作半导体存储器器件的方法，包括：
通过多个端口接收多个地址，每个地址通过相关端口与存取操作相关；
响应于通过所述端口接收的多个控制信号生成存取选择信号；
响应于所述存取选择信号从用于存取共享存储器区域的地址中选择地址；
响应于所述存取选择信号在与所选择的地址相关的端口与所述共享存储器区域之间形成数据输入/输出路径；以及
通过所述数据输入/输出路径存取在所述共享存储器区域中的数据。
17.根据权利要求16所述的方法，其中：
选择所述地址还包括：
响应于所述存取选择信号从所述地址中选择行地址；和
响应于所述存取选择信号从所述地址中选择列地址；以及
存取所述共享存储器区域中的所述数据还包括根据所选择的行地址和所选择的列地址存取所述共享存储器区域中的所述数据。
18.根据权利要求16所述的方法，其中所述共享存储器区域被称为第一共享存储器区域，所述方法还包括：
通过第二端口存取在存储器单元阵列的第二共享存储器区域中的数据与存取在第一共享存储器区域中的数据基本上同时进行。
19.根据权利要求16所述的方法，还包括：
通过第二端口存取在存储器单元阵列的专用存储器区域中的数据与存取在所述共享存储器区域中的数据基本上同时进行。
20.根据权利要求16所述的方法，还包括：
选择用于端口的输出驱动器的驱动电平，其中所述输出驱动电平不同于其他端口的至少一个输出驱动电平。
21.根据权利要求16所述的方法，其中形成所述数据输入/输出路径还包括：
响应于所述存取选择信号从与所述端口相关的多个数据输入/输出线对中选择数据输入/输出线对；以及
将所述共享存储器区域的全局输入/输出线对耦合到所选择的数据输入/输出线对。
22.一种半导体存储器器件，包括：
存储器单元阵列的至少一个共享存储器区域，每个共享存储器区域能够通过相关的多个端口存取；
对于每个共享存储器区域：
存取控制器，耦合到与所述共享存储器区域相关的所述端口，并且
被配置成响应于通过所述相关端口接收的多个控制信号生成存取选择信号，所述存取选择信号指示被准予存取所述共享存储器区域的所选择的端口；
多个数据线对，每个端口与所述数据线对之一相关；
多个地址线组，每个端口与所述地址线组之一相关；
多个全局复用器，耦合到所述共享存储器区域的全局输入/输出线对和所述数据线对，并且被配置成响应于所述存取选择信号选择性地将所述全局输入/输出线对耦合到与所选择的端口相关的数据线对；
地址解码器，耦合到所述共享存储器区域的列选择线和字线；和地址复用器，耦合到所述地址线组和所述地址解码器，所述地址复用器被配置成响应于所述存取选择信号将与所选择的端口相关的地址线组的地址路由到所述地址解码器；以及
对于每个端口：
耦合到所述相关数据线的至少一个输入/输出读出放大器和驱动器；
耦合到所述输入/输出读出放大器和驱动器的复用器和驱动器；和
耦合到所述复用器和驱动器、以及耦合到所述端口的输入/输出缓冲器。
23.根据权利要求22所述的半导体存储器器件，其中：
每个地址解码器还包括列解码器和行解码器；以及
每个地址复用器还包括：
列地址复用器，耦合到相关地址解码器的列解码器，耦合到相关地址线组的列地址线，并且被配置成响应于所述存取选择信号将列地址路由到所述列解码器；和
行地址复用器，耦合到相关地址解码器的行解码器，耦合到相关地址线组的行地址线，并且被配置成响应于所述存取选择信号将行地址路由到所述行解码器。
24.根据权利要求22所述的半导体存储器器件，还包括：
只能通过所述端口之一存取的至少一个专用存储器区域；
对于每个专用存储器区域：
全局复用器，耦合到所述专用存储器区域的全局输入/输出线对和数据线对；和
输入/输出读出放大器和驱动器，耦合到所述数据线对和与所述端口相关的所述复用器和驱动器之一。
25.根据权利要求24所述的半导体存储器器件，其中对于至少一个专用存储器区域：
所述输入/输出读出放大器和驱动器是耦合到能够通过与所述专用存储器区域相关的所述端口存取的共享存储器区域的所述输入/输出读出放大器之一。
26.根据权利要求22所述的半导体存储器器件，其中：
对于至少一个端口，至少一个输入/输出读出放大器和驱动器通过相关于该端口和与该端口相关的所述共享存储器区域这两者的数据线，耦合到多个所述共享存储器区域。
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