KR100813133B1 - 듀얼 포트 메모리 장치, 이를 가지는 메모리 시스템 및듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적사용방법 - Google Patents

듀얼 포트 메모리 장치, 이를 가지는 메모리 시스템 및듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적사용방법 Download PDF

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Abstract

듀얼 포트 메모리 장치, 이를 가지는 메모리 시스템 및 듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적 사용방법이 개시된다. 제1 및 제2 프로세서에 의해 액세스되는 적어도 2개의 공유 메모리 영역을 포함하는 메모리 셀 어레이, 제1 및 제2 프로세서가 각기 다른 포트를 통해 상기 메모리 셀 어레이로부터 데이터를 독출하거나 메모리 셀 어레이에 데이터를 기록하는 제1 및 제2 메모리 인터페이스, 및 메모리 셀 어레이의 적어도 2개의 공유 메모리 영역 각각에 대해 제1 및 제2 프로세서 각 각에서 전유 메모리 영역으로 사용 여부를 지시하는 제1 및 제2 메모리 선택 신호와, 적어도 2개의 공유 메모리 영역 각각에 대한 제1 및 제2 접근 요청 신호에 응답하여 적어도 2개의 공유 메모리 영역에 대한 상기 제1 프로세서 및 상기 제2 프로세서 각각의 액세스 상태를 상기 제1 및 제2 프로세서로 제공하는 세마포어 제어부를 포함한다. 듀얼 포트 메모리의 모든 공유 메모리 영역을 사용 환경에 맞게 전유/공유 뱅크로 설정하여 사용할 수 있고, 그로 인해 메모리 자원을 유용하게 사용할 수 있어 고속의 데이터 통신이 가능해질 수 있다.

Description

듀얼 포트 메모리 장치, 이를 가지는 메모리 시스템 및 듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적 사용방법 {DUAL PORT MEMORY APPARATUS, MEMORY SYSTEM AND METHOD FOR ADAPTIVE USING SHARED MEMORY AREA OF DUAL PORT MEMORY APPARATUS}
도 1은 종래 기술의 듀얼 포트 SDRAM을 이용한 메모리 시스템의 구성을 도시한 블록도이다.
도 2는 본 발명의 일실시예에 따른 듀얼 포트 메모리 장치를 가지는 메모리 시스템의 블록도이다.
도 3은 본 발명의 일실시예에 따른 디코더와 세마포어 셀의 상세한 구성을 도시한 블록도이다.
도 4는 본 발명의 일실시예에 따른 제1 및 제2 메모리 선택 핀을 이용하여 각 프로세서간 뱅크 영역이 설정된 일례를 도시한 것이다.
도 5는 본 발명의 일실시예에 따른 듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적 사용 방법의 순서도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제1 프로세서 200 : 제2 프로세서
300 : 듀얼 포트 메모리 310 : 메모리 셀 어레이
320 : 제1 메모리 인터페이스 330 : 제2 메모리 인터페이스
311 내지 314 : 제1 내지 제4 공유 메모리 영역
351, 352 : 제1 및 제2 메모리 선택 핀
361, 362 : 제1 및 제2 디코더
본 발명은 듀얼 포트 메모리 장치 및 이를 가지는 메모리 시스템에 관한 것으로, 더욱 상세하게는 듀얼 포트 메모리의 모든 뱅크를 시스템 사용 환경에 맞게 공유 또는 전유 뱅크로 변경 가능한 듀얼 포트 메모리 장치, 이를 가지는 메모리 시스템 및 듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적 사용방법 에 관한 것이다.
요즘, 핸드폰, PDA(Personal Digital Assistant) 등과 같은 이동 통신 단말기는 무선통신 기능 이외에 디지털 카메라, 화상통신, 멀티미디어 재생 등의 다양한 부가서비스 기능을 포함하고 있다.
이동 통신 단말기는 무선통신 및 다양한 부가서비스 기능을 처리하기 위해 베이스밴드 프로세서(baseband processor), 어플리케이션 프로세서(application processor) 등과 같은 적어도 하나 이상의 프로세서를 구비하고, 각 프로세서의 데이터 처리 속도 및 메모리의 실장 면적을 줄이기 위해 듀얼 포트 메모리(dual port memory)를 사용한다.
즉, 두 개의 프로세서가 듀얼 포트 메모리를 사용하게 되면 각 프로세서가 자신의 포트를 사용해 메모리 셀 어레이에 접근하여 데이터를 읽고 쓸 수 있기 때문에 두 개의 프로세서가 각각 서로 다른 메모리에 연결되어 호스트 프로세서간 인터페이스(Host Porcessor Interface: HPI)를 통해 처리 데이터를 주고 받는 경우보다 데이터의 전송 및 처리 속도가 더 빠르고 이로 인해 시스템의 전체적인 성능이 향상된다.
도 1은 종래 기술의 듀얼 포트 SDRAM을 이용한 메모리 시스템의 구성을 도시한 블록도이다.
도 1에 도시된 바와 같이, 종래 기술의 듀얼 포트 SDRAM을 이용한 메모리 시스템은 제1 프로세서(100), 제2 프로세서(200), 및 듀얼 포트 메모리(300)를 포함한다.
듀얼 포트 SDRAM이 이동 통신 단말기에 적용되는 경우에, 제1 프로세서(100)는 베이스밴드(baseband) 프로세서로 동작되고, 제2 프로세서(200)는 어플리케이션(application) 프로세서로 동작될 수 있다.
이동 통신 단말기에서의 베이스밴드 프로세서는 통신 기능을 수행할 뿐 아니라, 특정 기능(예를 들어, 멀티미디어 재생, 카메라 기능 등)의 수행을 위한 어플리케이션 프로세서들의 동작을 제어한다. 또한, 베이스밴드 프로세서는 이동 통신 단말기에 구비된 부가 장치들(예를 들어, 디스플레이부, 외장형 저장장치 등)의 동작을 제어할 수도 있다.
제1 프로세서(100)는 제1 외부 버스 인터페이스(External BUS Interface)(101)를 통하여 듀얼 포트 메모리(300)에 대해 데이터를 읽고 쓰고, 제2 프로세서(200)는 제2 외부 버스 인터페이스(102)를 통하여 듀얼 포트 메모리(300)에 대해 데이터를 읽고 쓴다.
듀얼 포트 메모리(300)는 메모리 셀 어레이(310), 제1 메모리 인터페이스(320), 제2 메모리 인터페이스(330), 및 세마포어 제어부(340)를 포함하지만 이에 한정되지는 않는다.
제1 메모리 인터페이스(320)는 제1 프로세서(100)로부터 제1 외부 인터페이스(101)를 통해 어드레스(ADD1), 제어신호(CTR1), 클럭(CLK1), 및 데이터(DQ1)를 입력받고, 기록/독출 및 리프레쉬(refresh) 등의 동작 타이밍에 따라 메모리 셀 어레이(310)와 데이터의 입출력을 수행한다.
이러한 제1 메모리 인터페이스(320)는 명령 디코더(command decoder), 로우 디코더(row decoder), 컬럼 디코더(column decoder), 및 입출력 버퍼 등을 포함한다.
제2 메모리 인터페이스(330)는 제2 프로세서(200)로부터 제2 외부 버스 인터페이스(201)를 통해 어드레스(ADD2), 제어신호(CTR2), 클럭(CLK2) 및 데이터(DQ2)를 입력받고, 기록/독출 및 리프레쉬 동작 등의 동작 타이밍에 따라 메모리 셀 어레이(310)와 데이터의 입출력을 수행한다. 제2 메모리 인터페이스(330)는 명령 디코더, 로우 디코더, 컬럼 디코더, 및 입출력 버퍼 등을 포함한다.
메모리 셀 어레이(310)는 저장 영역이 n(자연수)개의 분할 영역으로 분할되는데, 도 1에서는 3개의 전유 메모리 영역과 1개의 공유 메모리 영역으로 분할되어 있다.
제1 프로세서(100)는 포트 A를 통하여 제1 메모리 인터페이스(320)를 거쳐 자신의 전유 메모리 영역인 제2 및 제3 로컬 메모리 영역(313, 314)으로 데이터를 기록 또는 제2 및 제3 로컬 메모리 영역(313, 314)으로부터 데이터를 독출하고, 제2 프로세서(200)는 포트B를 통하여 제2 메모리 인터페이스(320)를 거쳐 자신의 전유 메모리 영역인 제1 로컬 메모리 영역(311)으로 데이터를 기록 또는 제1 로컬 메모리 영역(311)으로부터 데이터를 독출한다.
공유 메모리 영역(312)은 제1 프로세서(100)(또는 제2 프로세서(200))가 기록한 데이터를 제2 프로세서(200)(또는 제1 프로세서(100))가 독출할 수 있도록 데이터를 공유하는 영역이다.
공유 메모리 영역(312)은 특정 프로세서에 전유 영역으로 할당되지 않고 어느 한쪽의 처리가 완료된 후 다음 처리 과정이 진행되도록 설정함으로써 동시에 액세스 되지만 않는다면 개별적인 액세스가 가능하다. 메모리 셀 어레이(310)는 일반적으로 메모리 셀 집적도가 좋은 DRAM 셀 어레이로 구성된다. 듀얼 포트 메모리(300)는 SDRAM 듀얼 포트 메모리가 될 수 있으며, 이 경우에 메모리 셀 어레이(310)는 뱅크(Bank) 단위로 영역이 구분될 수도 있다. 일반적인 SDRAM의 경우, 어드레스는 뱅크 어드레스(Bank address), 로우 어드레스(rowaddress) 및 컬럼 어드레스(column address)를 포함한다.
통상 듀얼 포트 SDRAM인 경우 4개의 뱅크(Bank)로 구성된다. 이때, 예를 들어, 제2 프로세서(200)의 전유 메모리 영역으로 제1 로컬 메모리 영역에 하나의 뱅 크를 할당하고, 제1 프로세서(200)의 전유 메모리 영역으로 제2 및 제3 로컬 메모리 영역에 두 개의 뱅크를 할당하고, 공유 메모리 영역(312)에 하나의 뱅크를 할당할 수 있다.
듀얼 포트 SDRAM은 전유 메모리 영역과 공유 메모리 영역으로 분리되어 있고, 이러한 메모리 구조는 하나의 뱅크를 제1 프로세서와 제2 프로세서가 공유할 수 있어 프로세서간에 별도의 통신 채널 없이도 서로 통신할 수 있다.
그러나, 기존의 듀얼 포트 SDRAM은 4개의 뱅크가 특정 프로세서의 전유 메모리 영역과 공유 메모리 영역에 할당되도록 설계된 이후에는 전유 메모리 영역과 공유 메모리 영역의 변경 불가능하고, 전유 메모리 영역을 공유 메모리 영역으로 사용하는 것이 불가능하며, 각 프로세서서의 전유 메모리 영역도 공유할 수 없도록 설계되어 있어 대용량 데이터에 대한 공유가 어렵다는 문제점이 있다.
따라서, 본 발명의 제1 목적은 메모리 시스템 내의 듀얼 포트 메모리의 모든 뱅크를 사용 환경에 맞게 전유 또는 공유 뱅크로 변경 사용하도록 하는 듀얼 포트 메모리 장치를 제공하는 것이다.
본 발명의 제2 목적은 상기한 듀얼 포트 메모리 장치를 가지는 메모리 시스템을 제공하는 것이다.
본 발명의 제3 목적은 상기한 듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적 사용 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일측면에 따른 듀얼 포트 메모리 장치는, 제1 및 제2 프로세서에 의해 액세스되는 적어도 2개의 공유 메모리 영역을 포함하는 메모리 셀 어레이, 상기 제1 및 제2 프로세서가 각기 다른 포트를 통해 상기 메모리 셀 어레이로부터 데이터를 독출하거나 상기 메모리 셀 어레이에 데이터를 기록하는 제1 및 제2 메모리 인터페이스, 및 상기 메모리 셀 어레이의 상기 적어도 2개의 공유 메모리 영역 각각에 대해 상기 제1 및 제2 프로세서 각각에서 전유 메모리 영역으로 사용 여부를 지시하는 제1 및 제2 메모리 선택 신호와, 상기 적어도 2개의 공유 메모리 영역 각각에 대한 제1 및 제2 접근 요청 신호에 응답하여 상기 적어도 2개의 공유 메모리 영역에 대한 상기 제1 프로세서 및 상기 제2 프로세서 각각의 액세스 상태를 상기 제1 및 제2 프로세서로 제공하는 세마포어 제어부를 포함한다.
상기한 듀얼 포트 메모리 장치는 상기 메모리 셀 어레이의 상기 적어도 2개의 공유 메모리 영역 각각에 대한 상기 제1 프로세서에서 전유 메모리 영역으로 사용 여부를 지시하는 상기 제1 메모리 선택 신호가 인가되는 제1 메모리 선택 핀, 및 상기 메모리 셀 어레이의 상기 적어도 2개의 공유 메모리 영역 각각에 대한 상기 제2 프로세서에서 전유 메모리 영역으로 사용 여부를 지시하는 상기 제2 메모리 선택 신호가 인가되는 제2 메모리 선택 핀을 더 포함한다.
상기 제1 및 제2 메모리 선택 핀은 각각 상기 적어도 2개의 공유 메모리 영역의 개수에 상응하는 개수의 2진 비트값을 상기 제1 및 제2 메모리 선택 신호로 인가받을 수 있다. 상기 2진 비트값 각각은 회로적으로 미리 소정의 제1 기준 전압 또는 제2 기준 전압에 연결시켜 미리 정해지는 논리값을 가진다.
상기 적어도 2개의 공유 메모리 영역 각각은 적어도 하나의 뱅크를 포함하며, 상기 제1 및 제2 메모리 선택 신호는 뱅크별로 상기 전유 메모리 영역으로 사용 여부를 지시할 수 있다.
상기 세마포어 제어부는 상기 공유 메모리 영역의 개수와 동일한 개수의 세마포어 셀을 포함하고, 상기 세마포어 셀은 각각의 공유 메모리 영역과 일대일 대응되고, 상기 세마포어 셀은 상기 제1 및 제2 메모리 선택 신호와 상기 제1 및 제2 접근 요청 신호를 각각 입력받아 상기 제1 및 제2 메모리 선택 신호와 제1 및 제2 접근 요청 신호에 상응하여 상기 제1 프로세서 및 상기 제2 프로세서 각각의 액세스 여부를 지시하는 제1 및 제2 접근 허용 신호를 출력할 수 있다.
상기 제1 및 제2 메모리 선택 신호에 의해 상기 전유 메모리 영역으로의 사용이 지시된 공유 메모리 영역에 대응되는 세마포어 셀은 상기 제1 및 제2 접근 요청 신호에 상관없이 상기 전유 메모리 영역으로의 사용이 지시된 공유 메모리 영역에 대해 전유 메모리 영역으로 사용 권한 획득을 지시하는 제1 및 제2 접근 허용 신호를 출력하고, 상기 제1 및 제2 메모리 선택 신호에 의해 상기 전유 메모리 영역으로의 사용하지 않음이 지시된 공유 메모리 영역에 대응되는 세마포어 셀은 상기 제1 및 제2 접근 요청 신호에 따라 상호 배타적 접근 제어를 통해 상기 제1 및 제2 프로세서 각각의 액세스 상태를 제공하는 제1 및 제2 접근 허용 신호를 출력할 수 있다.
본 발명의 제2 목적을 달성하기 위한 본 발명의 일측면에 따른 메모리 시스 템은, 제1 프로세서, 제2 프로세서, 및 상기 제1 및 제2 프로세서에 의해 액세스되는 적어도 2개의 공유 메모리 영역을 포함하는 메모리 셀 어레이, 상기 제1 및 제2 프로세서가 각기 다른 포트를 통해 상기 메모리 셀 어레이로부터 데이터를 독출하거나 상기 메모리 셀 어레이에 데이터를 기록하는 제1 및 제2 메모리 인터페이스, 및 상기 메모리 셀 어레이의 상기 적어도 2개의 공유 메모리 영역 각각에 대해 상기 제1 및 제2 프로세서 각 각에서 전유 메모리 영역으로 사용 여부를 지시하는 제1 및 제2 메모리 선택 신호와, 상기 적어도 2개의 공유 메모리 영역 각각에 대한 제1 및 제2 접근 요청 신호에 응답하여 상기 적어도 2개의 공유 메모리 영역에 대한 상기 제1 프로세서 및 상기 제2 프로세서 각각의 액세스 상태를 상기 제1 및 제2 프로세서로 제공하는 세마포어 제어부를 포함하는 듀얼 포트 메모리를 포함한다.
상기 듀얼 포트 메모리는 상기 메모리 셀 어레이의 상기 적어도 2개의 공유 메모리 영역 각각에 대한 상기 제1 프로세서에서 전유 메모리 영역으로 사용 여부를 지시하는 상기 제1 메모리 선택 신호가 인가되는 제1 메모리 선택 핀, 및 상기 메모리 셀 어레이의 상기 적어도 2개의 공유 메모리 영역 각각에 대한 상기 제2 프로세서에서 전유 메모리 영역으로 사용 여부를 지시하는 상기 제2 메모리 선택 신호가 인가되는 제2 메모리 선택 핀을 더 포함할 수 있다.
상기 듀얼 포트 메모리는 SDRAM 듀얼 포트 메모리일 수 있다.
본 발명의 제2 목적을 달성하기 위한 본 발명의 일측면에 따른 듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적 사용 방법은, 제1 및 제2 프로세서에 의해 액세스되는 적어도 2개의 공유 메모리 영역을 포함하는 메모리 셀 어레이, 상기 제 1 및 제2 프로세서가 각기 다른 포트를 통해 상기 메모리 셀 어레이로부터 데이터를 독출하거나 상기 메모리 셀 어레이에 데이터를 기록하는 제1 및 제2 메모리 인터페이스, 및 상기 적어도 2개의 공유 메모리 영역에 대한 상기 제1 프로세서 및 상기 제2 프로세서 각각의 액세스 상태를 상기 제1 및 제2 프로세서로 제공하는 세마포어 제어부를 포함하는 듀얼 포트 메모리를 포함하는 듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적 사용 방법에 있어서, 상기 메모리 셀 어레이의 상기 적어도 2개의 공유 메모리 영역 각각에 대해 상기 제1 및 제2 프로세서 각각에서 전유 메모리 영역으로 사용 여부를 지시하는 제1 및 제2 메모리 선택 신호를 설정하는 단계, 상기 제1 및 제2 프로세서에서 상기 적어도 2개의 공유 메모리 영역 각각에 대한 제1 및 제2 접근 요청 신호를 상기 세마포어 제어부에 제공하는 단계, 및 상기 세마포어 제어부에서 상기 제1 및 제2 메모리 선택 신호와 상기 제1 및 제2 접근 요청 신호에 기초하여 상기 적어도 2개의 공유 메모리 영역에 대한 상기 제1 프로세서 및 상기 제2 프로세서 각각의 액세스 상태를 상기 제1 및 제2 프로세서로 제공하는 단계를 포함한다.
상기 메모리 셀 어레이의 상기 적어도 2개의 공유 메모리 영역 각각에 대해 상기 제1 및 제2 프로세서 각 각에서 전유 메모리 영역으로 사용 여부를 지시하는 제1 및 제2 메모리 선택 신호를 설정하는 단계는, 상기 메모리 셀 어레이의 상기 적어도 2개의 공유 메모리 영역 각각에 대한 상기 제1 프로세서에서 전유 메모리 영역으로 사용 여부를 지시하는 상기 제1 메모리 선택 신호를 설정하는 단계, 및 상기 메모리 셀 어레이의 상기 적어도 2개의 공유 메모리 영역 각각에 대한 상기 제2 프로세서에서 전유 메모리 영역으로 사용 여부를 지시하는 상기 제2 메모리 선택 신호를 설정하는 단계를 포함할 수 있다.
상기 제1 및 제2 메모리 선택 신호는 각각 상기 적어도 2개의 공유 메모리 영역의 개수에 상응하는 개수의 2진 비트값을 가질 수 있다.
상기 적어도 2개의 공유 메모리 영역 각각은 적어도 하나의 뱅크를 포함하며, 상기 제1 및 제2 메모리 선택 신호는 뱅크별로 상기 전유 메모리 영역으로 사용 여부를 지시할 수 있다.
상기 세마포어 제어부에서 상기 제1 및 제2 메모리 선택 신호와 상기 제1 및 제2 접근 요청 신호에 기초하여 상기 적어도 2개의 공유 메모리 영역에 대한 상기 제1 프로세서 및 상기 제2 프로세서 각각의 액세스 상태를 상기 제1 및 제2 프로세서로 제공하는 단계는, 상기 세마포어 제어부에서 상기 제1 및 제2 메모리 선택 신호와 제1 및 제2 접근 요청 신호에 기초하여 상기 제1 프로세서 및 상기 제2 프로세서 각각의 공유 메모리 영역으로의 액세스 여부를 지시하는 제1 및 제2 접근 허용 신호를 출력하는 단계를 포함할 수 있다.
상기 세마포어 제어부에서 상기 제1 및 제2 메모리 선택 신호와 제1 및 제2 접근 요청 신호에 기초하여 상기 제1 프로세서 및 상기 제2 프로세서 각각의 공유 메모리 영역으로의 액세스 여부를 지시하는 제1 및 제2 접근 허용 신호를 출력하는 단계는, 상기 제1 및 제2 메모리 선택 신호에 의해 상기 전유 메모리 영역으로의 사용이 지시된 공유 메모리 영역에 대해서는 상기 제1 및 제2 접근 요청 신호에 상관없이 해당 프로세서가 상기 공유 메모리 영역에 대해 전유 메모리 영역으로 사용 권한 획득을 지시하는 제1 및 제2 접근 허용 신호를 출력하는 단계, 및 상기 제1 및 제2 메모리 선택 신호에 의해 상기 전유 메모리 영역으로의 사용하지 않음이 지시된 공유 메모리 영역에 대해 상기 제1 및 제2 접근 요청 신호에 따라 상호 배타적 접근 제어를 통해 상기 제1 및 제2 프로세서 각각의 액세스 상태를 제공하는 제1 및 제2 접근 허용 신호를 출력하는 단계를 포함할 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다.
상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있 을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 2는 본 발명의 일실시예에 따른 듀얼 포트 메모리 장치를 가지는 메모리 시스템의 블록도이고, 도 3은 본 발명의 일실시예에 따른 디코더와 세마포어 셀의 상세한 구성을 도시한 블록도이다.
도 2 및 도 3을 참조하면, 본 발명의 일실시예에 따른 메모리 시스템의 메모리 사용 제어 장치는, 제1 프로세서(100), 제2 프로세서(200), 듀얼 포트 메모리(300), 및 제1 및 제2 메모리 선택 핀(351, 352)를 포함한다.
제1 프로세서(100)는 핸드폰과 같은 이동 통신 단말기에 사용되는 베이스 밴드 프로세서가 될 수 있고, 제2 프로세서(200)는 비디오 프로세서, 멀티미디어 프로세서 등과 같은 응용프로그램을 수행하기 위한 어플리케이션 프로세서가 될 수 있다.
제1 프로세서(100)는 듀얼 포트 메모리(300)의 포트 A를 통하여 어드레스(ADD1), 복수의 제어신호들(CTR1) 및 클럭(CLK1)을 듀얼 포트 메모리(300)에 제공하고, 듀얼 포트 메모리(300)는 포트 A 및 제1 외부 버스 인터페이스(101)를 통하여 제1 프로세서(100)와 데이터(DQ1)의 입출력을 수행한다.
또한, 제2 프로세서(200)는 듀얼 포트 메모리(300)의 포트 B를 통하여 어드레스(ADD2), 복수의 제어신호들(CTR2) 및 클럭(CLK2)을 듀얼 포트 메모리(300)에 제공하고, 듀얼 포트 메모리(300)는 포트 B 및 제2 외부 버스 인터페이스(201)를 통하여 제2 프로세서(200)와 데이터(DQ2)의 입출력을 수행한다.
제1 외부 버스 인터페이스(External Bus Interface: EBI)(101) 및 제2 외부 버스 인터페이스(201)는 일종의 메모리 컨트롤러(memory controller) 역할을 수행하며 SDRAM(Synchronous DRAM) 또는 PSRAM(Pseudo SRAM)의 외부 버스 인터페이스가 사용될 수 있다.
이하 본 발명의 일실시예에서는 제1 외부 버스 인터페이스(101) 및 제2 외부 버스 인터페이스(201)는 SDRAM 외부 버스 인터페이스인 것으로 가정한다.
듀얼 포트 메모리(300)는 포트 A를 통해 제1 외부 버스 인터페이스(101)를 가지는 제1 프로세서(100)와 연결되고, 포트 B를 통해 제2 외부 버스 인터페이스(201)를 가지는 제2 프로세서(200)와 연결된다.
이러한 듀얼 포트 메모리(300)는 메모리 셀 어레이(310), 제1 메모리 인터페이스(320), 제2 메모리 인터페이스(330), 세마포어 제어부(400), 및 제1 및 제2 디코더(361, 362)를 포함한다.
이때, 제1 및 제2 디코더(361, 362)는 제1 메모리 인터페이스(320), 제2 메모리 인터페이스(330)에 각각 포함될 수 있고, 세마포어 제어부(400)에 포함될 수도 있다.
메모리 셀 어레이(310)는 DRAM의 단위 메모리 셀 구조를 가지고, 듀얼 포트 메모리(300)는 SDRAM 듀얼 포트 메모리가 될 수 있으며, 이 경우에 메모리 셀 어레이(310)는 뱅크 단위로 영역을 구분할 수 있다.
통상 듀얼 포트 SDRAM인 경우 4개의 뱅크(Bank)로 구성되는데, 통상 각 프로세서의 전유 영역에 2개 이상의 뱅크가 할당되고, 나머지 뱅크에 공유 메모리 영역을 할당한다.
본 발명의 일실시예에서는 공유 메모리 영역에 적어도 2개 이상의 뱅크가 할당되된 경우에 적용되는 것이고, 이하 본 발명의 일실시예에서는 공유 메모리 영역에 4개의 뱅크가 모두 할당된 경우를 예로 들어 설명하지만 이에 한정되는 것은 아니다.
즉, 본 발명의 일실시예에서 메모리 셀 어레이(310)는 4개의 뱅크를 제1 공유 메모리 영역(311), 제2 공유 메모리 영역(312), 제3 공유 메모리 영역(313), 및 제4 공유 메모리 영역(314)으로 하나씩 할당한다.
제1 메모리 인터페이스(320)는 SDRAM 메모리 인터페이스로 구성되고, 포트 A를 통하여 제1 프로세서(100)로부터 어드레스(ADD1), 제어신호(CTR1), 클럭(CLK1) 및 데이터(DQ1)를 입력받고, 어드레스(ADD1)를 로우 어드레스와 컬럼 어드레스에서 디코딩한 후 상기 디코딩된 어드레스에 기초하여 메모리 셀 어레이(310)의 읽기, 쓰기 및 리프레쉬 등의 동작 타이밍에 따라 데이터를 메모리 셀 어레이(310)로부터 독출하거나 메모리 셀 어레이(310)에 기록한다.
이를 위해 제1 메모리 인터페이스(320)는 일반적인 SDRAM 인터페이스에서 사용되는 명령 디코더(Command decoder)(미도시), 로우 디코더(Row decoder) (미도시), 컬럼 디코더(Column decoder) (미도시) 및 입출력 버퍼(미도시) 등을 포함할 수 있다.
제2 메모리 인터페이스(330)는 SDRAM 메모리 인터페이스로 구성되고, 포트B를 통하여 제2 프로세서(200)로부터 어드레스(ADD2), 제어신호(CTR2), 클럭(CLK2) 및 데이터(DQ2)를 입력받고 어드레스(ADD2)를 로우 어드레스와 컬럼 어드레스에서 디코딩한 후 상기 디코딩된 어드레스에 기초하여 메모리 셀 어레이(310)의 읽기, 쓰기 및 리프레쉬 등의 동작 타이밍에 따라 데이터를 메모리 셀 어레이(310)로부터 독출하거나 메모리 셀 어레이(310)에 기록한다.
이를 위해 제2 메모리 인터페이스(330)는 일반적인 SDRAM 인터페이스에서 사용되는 명령 디코더(미도시), 로우 디코더(미도시), 컬럼 디코더(미도시) 및 입출력 버퍼(미도시) 등을 포함할 수 있다.
듀얼 포트 SDRAM의 메모리 시스템은 공유 메모리 영역(311 내지 314)에 대한 액세스(access)를 시도하거나 액세스에 대한 권한을 획득할 경우에 고속 제어를 위해 인터럽트(Interrupt) 또는 레디(Ready) 신호를 사용하게 된다.
세마포어 제어부(400)는 제1 메모리 인터페이스(320), 제2 메모리 인터페이스(330), 제1 프로세서(100), 및 제2 프로세서(200)와 연결되어 있어 상기 공유 메모리 영역(311 내지 314)에 대한 메모리 액세스 권한에 대한 내용이 변경되면 이를 제1 프로세서(100)와 제2 프로세서(200)에 인터럽트 또는 레디 신호를 사용하여 알려주는 역할을 수행한다.
즉, 세마포어 제어부(400)로 입력되는 데이터는 제1 프로세서(100) 또는 제2 프로세서(200)로부터 제공된 공유 메모리 영역(311 내지 314)에 대한 접근 요청 신호(REQ1, REQ2)이고, 세마포어 제어부(400)로부터 출력되는 데이터는 공유 메모리 영역(311 내지 314)에 대한 접근 허용 신호(RDY1, RDY2)이다.
세마포어 제어부(400)는 제1 프로세서(100) 및 제2 프로세서(200)에서 공유 메모리 영역(311 내지 314)을 충돌없이 액세스 가능하도록 제어한다.
세마포어 제어부(400)는 적어도 하나의 하드웨어 세마포어 셀(hardwar semaphore cell)로 구성될 수 있으며, 하드웨어 세마포어 셀은 공유 메모리 영역(311 내지 314) 별로 하나씩 존재한다.
예를 들어, 메모리 셀 어레이(310)가 하나의 뱅크로 이루어진 하나의 공유 메모리 영역으로 구성된 경우에는 세마포어 제어부(400)는 하나의 하드웨어 세마포어 셀로 구성되며, 메모리 셀 어레이(310)가 4개의 공유 메모리 영역(311 내지 314)으로 구성되고, 각 공유 메모리 영역이 1개의 뱅크로 구성된 경우에는 세마포어 제어부(400)는 4개의 하드웨어 세마포어 셀로 구성될 수 있다.
제1 프로세서(100)가 어느 특정 공유 메모리 영역에 대한 하드웨어 세마포어를 점유한 상태에서 제2 프로세서(200)는 해당 공유 메모리 영역으로의 액세스 대기 상태가 되고, 제1 프로세서(100)에서 하드웨어 세마포어를 해제하면 제2 프로세서(200)의 액세스 대기 상태가 해제되는 방식으로 하나의 자원, 즉 공유 메모리 영역(311 내지 314)을 2개의 프로세서가 상호 배타적으로 접근할 수 있도록 한다.
구체적으로, 세마포어 제어부(400)의 동작을 설명하면, 제1 프로세서(100) 또는 제2 프로세서(200)에서 공유 메모리 영역(311 내지 314) 중에서 특정 공유 메모리 영역을 액세스하고자 할 경우에는 세마포어 제어부(400)로 데이터 '0'을 쓰고, 세마포어 제어부(400)로부터 데이터를 읽어들여 읽은 데이터 값이 '0' 또는 '1' 인지 여부에 따라 해당 공유 메모리 영역이 액세스 가능한지 여부를 알 수 있다.
즉, '0'인 경우에는 상기 특정 공유 메모리 영역이 액세스 가능한 상태를 나타내고, '1'인 경우에는 상기 특정 공유 메모리 영역이 타 프로세서에서 점유된 상태를 나타낸다.
제1 프로세서(100)가 하드웨어 세마포어를 점유하고 있는 동안, 제2 프로세서(200)는 특정 공유 메모리 영역으로의 액세스 대기 상태이므로 다른 데이터 처리 동작을 수행할 수 있다.
제1 프로세서(100) 또는 제2 프로세서(200)에서 특정 공유 메모리 영역에 대한 액세스를 끝낸 후에는 세마포어 제어부(400)의 상기 특정 공유 메모리 영역에 상응하는 하드웨어 세마포어 셀로 데이터 '1'을 씀으로써 2개의 프로세서가 상호 배타적으로 특정 공유 메모리 영역에 액세스할 수 있다.
제1 및 제2 메모리 선택 핀(351, 352)은 PCB(Printed Circuit Board) 제작시 미리 회로적으로 공급전압(Vcc)과 접지(GND)에 연결됨으로써 듀얼 포트 메모리(300)에 공유 메모리 영역 각각에 대한 제1 및 제2 프로세서(100, 200)에서 전유 메모리 영역으로 사용 여부를 지시하는 제1 및 제2 메모리 선택 신호가 제1 및 제2 메모리 선택 핀(351, 352)으로 인가되도록 할 수 있다.
제1 및 제2 메모리 선택 신호는 공유 메모리 영역의 개수에 상응하는 개수의 2진 비트값을 가질 수 있다.
예를 들어, 공유 메모리 영역이 4개의 뱅크로 이루어진 경우, 제1 및 제2 메 모리 선택 신호는 각각 2비트의 논리값('00', '01', '10', '11') 을 가질 수 있고, 논리값 1은 고전압-예를 들어 공급 전압(Vcc)-에 상응하고, 논리값 '0'은 저전압-예를 들어 접지(GND) 전압-에 상응한다.
제1 및 제2 메모리 선택 핀(351, 352)은 2진 논리(Binary logic)를 구현하기 위해 한쌍으로 이루어져 있다.
한편, 본 발명의 다른 실시예로서 제1 및 제2 메모리 선택 신호가 메모리 선택 핀에 의해 인가되는 것이 아니라, 제1 프로세서(100)(또는 제2 프로세서(200))가 별도의 제어 라인을 추가하여 상기 제어 라인을 통해 선택적으로 제1 메모리 선택 신호(또는 제2 메모리 선택 신호)가 인가되어 공유 메모리 영역의 각각에 대해 제1 및 제2 프로세서(100, 200) 각 각에서 전유 메모리 영역으로 사용 여부를 지시하는 방식을 사용할 수도 있다.
제1 메모리 선택 핀(351)에는 제1 프로세서(100)가 듀얼 포트 메모리(300)의 제1 내지 제4 공유 메모리 영역(311 내지 314)에 대해 전유 메모리 영역으로 사용 여부를 지시하는 제1 메모리 선택 신호(A1. A0)가 인가된다.
제2 메모리 선택 핀(352)에는 제2 프로세서(200)가 듀얼 포트 메모리(300)의 제1 내지 제4 공유 메모리 영역(311 내지 314)에 대해 전유 메모리 영역으로 사용 여부를 지시하는 제2 메모리 선택 신호(B1, B0)가 인가된다.
아래의 표 1에는 제1 및 제2 메모리 선택 핀(351, 352)에 인가된 제1 및 제2 메모리 선택 신호에 따라 듀얼 포트 메모리(300)의 공유 메모리 영역 각각에 대해 제1 및 제2 프로세서의 전유 메모리 영역으로의 사용 가능 여부를 표시한 것이다.
제1메모리선택핀 사용 가능 뱅크 제2메모리선택핀 사용 가능 뱅크
A(0,0) 제1 공유 메모리 영역 B(0,0) 제4 공유 메모리 영역
A(0,1) 제1 및 제2 공유 메모리 영역 B(0,1) 제3 및 제4 공유 메모리 영역
A(1,0) 제1 내지 제3 공유 메모리 영역 B(1,0) 제2 내지 제4 공유 메모리 영역
A(1,1) 제1 내지 제4 공유 메모리 영역 B(1,1) 제1 내지 제4 공유 메모리 영역
도 2 및 도 3에 도시된 바와 같이, 제1 및 제2 메모리 선택 핀(351, 352)에 인가된 제1 및 제2 메모리 선택 신호는 듀얼 포트 메모리(300) 내에 설치되어 있는 제1 및 제2 디코더(361, 362)를 통해 세마포어 제어부(400)에 입력된다.
이때, 제1 및 제2 디코더(361, 362)는 세마포어 제어부(400) 내에 각각 설치될 수 있고, 제1 및 제2 메모리 인터페이스(320, 330) 내에 각각 설치될 수도 있다.
제1 및 제2 디코더(361, 362)가 제1 및 제2 메모리 인터페이스(320, 330)에 설치된 경우에 제1 및 제2 메모리 선택 신호는 제1 및 제2 메모리 인터페이스(330) 내의 제1 및 제2 디코더(361, 362)에 각각 입력된 후 세마포어 제어부(400)에 전송될 수 있다.
또는 제1 및 제2 디코더(361, 362)는 제1 및 제2 메모리 인터페이스(330)와 세마포어 제어부(400) 사이에 각각 설치되어 있어 제1 및 제2 메모리 선택 신호가 제1 및 제2 메모리 인터페이스(320, 330)를 거쳐 제1 및 제2 디코더(361, 362)에 각각 입력된 후 세마포어 제어부(400)에 전송될 수도 있다.
제1 디코더(361)는 제1 메모리 선택 핀(351)에 의한 2개의 입력 신호, 즉 메모리 선택 신호(A1, A0)가 입력받아 22 개의 디코더 출력 신호(select A1, select A2, select A3, select A4) 중에서 1개의 디코더 출력 신호만을 활성화시켜 출력한다.
제2 디코더(362)도 제1 디코더(361)와 동일하게 (B1, B0)의 입력 신호에 대해 4개의 출력신호(select B1, select B2, select B3, select B4)를 생성한다.
제1 디코더(361)의 디코더 출력 신호는 메모리 선택 신호(A1, A0)가 (0, 0)이면 select A1이 활성화되고, (A1, A0)가 (0, 1)이면 select A2이 활성화되며, (A1, A0)가 (1, 0)이면 select A3이 활성화되고, (A1, A0)가 (1, 1)이면 select A4이 활성화될 수 있다.
제2 디코더(362)의 디코더 출력 신호도 상기한 제1 디코더(361)의 디코더 출력 신호와 마찬가지로, (B1, B0)=(0, 0)이면 select B1, (B1, B0)=(0, 1)이면 select B2, (B1, B0)=(1, 0)이면 select B3, (B1, B0)=(1, 1)이면 select B4가 활성화될 수 있다.
세마포어 제어부(400)는 제1 내지 제4 공유 메모리 영역(311 내지 314)의 개수와 동일한 개수의 세마포어 셀을 포함하고, 각각의 세마포어 셀은 각각의 공유 메모리 영역(311 내지 314)과 일대일 대응된다. 즉, 제1 공유 메모리 영역(311)은 제1 세마포어 셀(410)과 대응되고, 제2 공유 메모리 영역(312)은 제2 세마포어 셀, 제3 공유 메모리 영역(313)은 제3 세마포어 셀, 제4 공유 메모리 영역(314)은 제4 세마포어 셀과 각각 대응된다.
각각의 세마포어 셀은 대응되는 공유 메모리 영역(311 내지 314)에 대한 제1 프로세서(100) 및 제2 프로세서(200) 상호간의 상호 배제적 접근을 제어함으로써 프로세서간 동기화된 작업을 수행하도록 한다.
도 3을 참고하여 세마포어 제어부(400)에 포함된 제1 내지 제4 세마포어 셀 중에서 제1 세마포어 셀(410)의 구성을 살펴보면, 제1 세마포어 셀(410)은 제1 입력 래치(411), 제2 입력 래치(412), 제1 및 제2 메모리 사용 결정부(413, 414), 상태 제어부(415), 제1 상태 래치(416), 및 제2 상태 래치(417)를 포함한다. 제2 내지 제4 세마포어 셀는 제1 세마포어 셀(410)과 동일하게 구성된다.
제1 입력 래치(411)는 제1 프로세서(100)로부터 제1 메모리 인터페이스(320)를 통해 제공된 제1 공유 메모리 영역(311)에 대한 접근 요청 신호(REQ1)가 전송되면, 이 접근 요청 신호(REQ1)를 래치하여 저장한다.
제2 입력 래치(412)는 제2 프로세서(200)로부터 제2 메모리 인터페이스(330)를 통해 제1 공유 메모리 영역(311)에 대한 접근 요청 신호(REQ2)가 전송되면, 이 접근 요청 신호(REQ2)를 래치하여 저장한다.
이때, 접근 요청 신호(REQ1, REQ2)는 논리값 '0'이나 '1'이 될 수 있는데, '0'인 경우에 각 프로세서가 데이터의 입출력을 위해 제1 공유 메모리 영역(311)으로의 접근을 시도하는 값을 의미하고, '1'인 경우에 제1 공유 메모리 영역(311)에 대한 접근을 해제하는 값을 의미한다. 제1 및 제2 입력 래치(411, 412)는 각각 S-R 래치로 구현될 수 있다.
제1 메모리 사용 결정부(413)는 제1 입력 래치(411)에 래치된 접근 요청 신호(REQ1)와 제1 디코더(361)의 디코더 출력 신호를 입력받고, 제2 메모리 사용 결정부(414)는 제2 입력 래치(412)에 래치된 접근 요청 신호(REQ2)와 제2 디코더(362)의 디코더 출력 신호를 각각 입력받는다.
본 발명의 다른 실시예로서, 제1 메모리 사용 결정부(413)는 제1 입력 래치(411)에 래치된 접근 요청 신호(REQ1)와 제2 디코더(362)의 디코더 출력 신호를 입력받고, 제2 메모리 사용 결정부(414)는 제2 입력 래치(412)에 래치된 접근 요청 신호(REQ2)와 제1 디코더(361)의 디코더 출력신호를 각각 입력받을 수도 있다.
제1 및 제2 메모리 선택 신호에 따라 특정 공유 메모리 영역을 제1 프로세서(100)(또는 제2 프로세서(200))에서 전유 메모리 영역으로 사용하고, 상기 특정 공유 메모리 영역에 대한 제2 프로세서(200)(또는 제1 프로세서(100))의 액세스를 허용하지 않아야 하므로, 이에 상응하여 제1 및 제2 메모리 선택 신호가 입력되는 동일 포트 쪽의 메모리 사용 제어를 위해 제1 디코더의 디코더 출력신호는 제1 메모리 사용 결정부에 입력되고, 제2 디코더의 디코더 출력신호는 제2 메모리 사용 결정부에 입력될 수 있고, 제1 및 제2 메모리 선택 신호가 입력되는 포트와 다른 포트 쪽의 메모리 사용 제어를 위해 제1 디코더의 디코더 출력 신호는 제2 메모리 사용 결정부에 입력되고, 제2 디코더의 디코더 출력 신호는 제1 메모리 사용 결정부에 입력되도록 할 수도 있다.
이하, 본 발명의 실시예에서는 제1 디코더(361)의 디코더 출력 신호가 제1 메모리 사용 결정부(413)에 입력되고, 제2 디코더(362)의 디코더 출력 신호는 제2 메모리 사용 결정부(414)에 입력된다고 설정한다.
메모리 사용 결정부(413)는 제1 및 제2 디코더(361, 362)의 디코더 출력 신호와 접근 요청 신호(REQ1, REQ2)에 기초하여 제1 및 제2 메모리 사용 결정 신호(M_SEL1, M_SEL2)를 출력한다.
제1 및 제2 메모리 사용 결정부(413, 414)는 논리합(OR logic) 회로로 각각 구현될 수 있다.
상태 제어부(415)는 제1 및 제2 메모리 사용 결정부(413, 414)에서 출력되는 제1 및 제2 메모리 사용 결정 신호(M_SEL1, M-SEL2)를 입력받고, 현재의 상태에 따라 배타적인 접근 허용 신호(RDY1, RDY2)를 제1 상태 래치(416) 및 제2 상태 래치(417)에 제공한다.
상태 제어부(415)는 S-R 래치로 구현될 수 있다.
제1 상태 래치(416)는 상태 제어부(415)로부터 제공된 접근 허용 신호(RDY1)를 래치하여 저장하고, 제2 상태 래치(417)는 상태 제어부(415)로부터 제공된 접근 허용 신호(RDY2)를 래치하여 저장한다. 제1 상태 래치(416) 및 제2 상태 래치(417)는 D-플립플롭으로 구현될 수 있다.
예를 들어, 제1 메모리 선택 핀(351)에 의한 메모리 선택 신호가 (A1, A0)=(0, 0)이면, 제1 디코더(361)의 select A1이 활성화되어 논리값 '1'이 되고, select A1의 디코더 출력 신호가 제1 메모리 사용 결정부(413)의 입력에 연결되어 있어 select A1이 제1 메모리 사용 결정부(413)에 입력된다.
제1 메모리 사용 결정부(413)가 논리합으로 구현된 경우에 접근 요청 신호(REQ1)의 논리값과 무관하게 제1 메모리 사용 결정 신호(M_SEL1)의 논리값은 '1'이 되고, 제1 메모리 사용 결정 신호(M_SEL1)가 상태 제어부(415)에 논리값 '1'을 입력하면 접근 허용 신호(RDY1)는 논리값 '0'이 되어 제1 상태 래치(416)에 제공된다.
따라서, 제1 상태 래치(416)에 저장된 접근 허용 신호(RDY1)는 제1 프로세서(100)에 전송되어 제1 프로세서(100)는 제1 공유 메모리 영역(311)에 대한 접근 권한을 획득하게 된다.
한편, 제2 메모리 선택 핀(352)에 의한 메모리 선택 신호가 (B1, B0)=(1, 0)이면, 제2 디코더(362)의 select B3가 활성화되어 논리값 '1'이 되지만, select B3는 제2 내지 제4 세마포어 셀의 입력 라인과 연결되고 제1 세마포어 셀(410)의 입력 라인에 연결되지 않아 제2 메모리 사용 결정부(414)는 제2 디코더(362)의 비활성화된 디코더 출력 신호인 논리값 '0'이 입력된다.
메모리 사용 결정부(414)는 제2 디코더(362)의 디코더 출력 신호의 논리값이 '0'이므로 접근 요청 신호(REQ2)의 논리값이 '0'이면 제2 메모리 사용 결정 신호(M_SEL2)의 논리값이 '0'이 되고, 접근 요청 신호(REQ2)의 논리값이 '1'이면 제2 메모리 사용 결정 신호(M_SEL2)의 논리값이 '1'이 된다.
상태 제어부(415)가 S-R 래치로 구현된 경우에 제1 및 제2 메모리 사용 결정부(413, 414)로부터 입력되는 제1 및 제2 메모리 사용 결정 신호(M_SEL1, M_SEL2)의 논리값이 각각 '1', '1'이면 현재 상태를 보존하게 되어 접근 허용 신호(RDY1, RDY2)로 각각의 논리값 '0', '1'을 그대로 제1 및 제2 상태 래치(416, 417)에 출력하게 된다.
반면에, 상태 제어부(415)는 제1 및 제2 메모리 사용 결정 신호(M_SEL1, M_SEL2)의 논리값이 각각 '1', '0' 이면 제1 공유 메모리 영역(311)에 현재 제1 프로세서(100)가 접근 중이기 때문에 제2 상태 래치(417)에 저장된 접근 허용 신호(RDY2)를 변화시키지 않고, 제2 프로세서(200)가 전송한 접근 요청 신호(REQ2)는 제2 입력 래치(412)에 래치된 상태로 있게 된다.
따라서, 제2 프로세서(200)에 대한 접근 허용 신호(RDY2)는 여전히 논리값 '1'이 되고, 제2 프로세서(200)는 제1 공유 메모리 영역(311)에 대한 접근 권한을 획득할 수 없게 된다.
위 경우에 제1 공유 메모리 영역(311)은 제1 프로세서(100)의 전유 영역으로 사용할 수 있다.
한편, 제2 프로세서(200)는 제2 메모리 선택 핀(352)을 통해 (B1, B0)=(1, 0)을 입력하였으므로, 상기 표 1에 나타나 있듯이 제2 내지 제4 공유 메모리 영역(312, 313, 314)에 대한 액세스 권한을 획득할 수 있다. 이는 제2 내지 제4 세마포어 셀이 상기한 제1 세마포어 셀(410)과 동일하게 구성되어 있으므로, 논리합, S-R 래치, D-플립플롭의 특성을 이용하여 각 세마포어 셀과 대응되는 제2 내지 제4 공유 메모리 영역(312, 313, 314)에 대한 공유 권한 획득이나 공유 권한 해제 동작을 수행할 수 있다.
도 4는 본 발명의 일실시예에 따른 제1 및 제2 메모리 선택 핀을 이용하여 각 프로세서간 뱅크 영역이 설정된 일례를 도시한 것이고, 도 5는 본 발명의 일실시예에 따른 듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적 사용 방법의 순서도이다.
도 4 및 도 5에 도시된 바와 같이, 제1 메모리 선택 핀(251)을 이용하여 제1 메모리 선택 신호((A1, A0)=(0, 0)) 및 제2 메모리 선택 핀(252)을 이용하여 제2 메모리 선택 신호((B1, B0)=(0, 1))를 설정한다. (S1 단계)
메모리 선택 신호는 제1 및 제2 디코더(361, 362)에서 각각 디코딩되고, 제1 및 제2 디코더(361, 362)는 4개의 디코더 출력 신호 중 select A1, select B2이 각각 활성화되어 세마포어 제어부(400)에 입력된다.(S2 단계)
상기한 표 1을 참고하면, 세마포어 제어부(400)의 액세스 상태 결정에 따라 제1 프로세서(100)는 제1 메모리 선택 신호(0, 0)에 의해 제1 공유 메모리 영역(311)에 대한 전유 메모리 영역으로의 사용 권한을 획득할 수 있고, 제2 프로세서(200)는 제2 메모리 선택 신호(0, 1)에 의해 제3 및 제4 공유 메모리 영역(313, 314)에 대한 전유 메모리 영역으로의 사용 권한을 획득할 수 있다.(S3 단계)
따라서, 제1 프로세서(100)는 제1 공유 메모리 영역(311)을 자신의 전유 메모리 영역으로 사용할 수 있고, 제2 프로세서(200)는 제3 및 제4 공유 메모리 영역(313, 314)을 자신의 전유 메모리 영역으로 사용할 수 있다.
그리고, 제2 공유 메모리 영역(312)은 제1 및 제2 프로세서(200)가 세마포어 제어부(400)에 의한 상호 배타적 접근을 통해 공유 할 수 있다. (S4 단계)
상기한 방식 외에도, 본 발명의 일실시예에 따른 메모리 시스템의 메모리 사용 제어 장치 및 그 제어 방법은 듀얼 포트 메모리(300)의 각 공유 메모리 영역을 제1 및 제2 메모리 선택 핀(351, 352)을 이용해 시스템 환경에 맞게 공유 뱅크 또는 전유 뱅크로 각각 설정하여 사용할 수 있다.
이와 같이, 본 발명의 일실시예에 따른 메모리 시스템의 메모리 사용 제어 장치 및 그 제어 방법은 듀얼 포트 메모리(300)의 모든 공유 메모리 영역을 사용 환경에 맞게 PCB 제작시 메모리 선택 신호를 이용하여 제1 및 제2 프로세서 각각에서 전유 메모리 영역으로 사용 여부를 지시할 수 있도록 함으로써 메모리 자원을 유용하게 사용할 수 있고, 그로 인해 고속의 데이터 통신이 가능해져 시스템 성능이 개선될 수 있다.
상기와 같은 듀얼 포트 메모리 장치, 이를 가지는 메모리 시스템 및 듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적 사용방법에 따르면, 듀얼 포트 메모리의 모든 공유 메모리 영역을 사용 환경에 맞게 전유/공유 뱅크로 설정하여 사용할 수 있고, 그로 인해 메모리 자원을 유용하게 사용할 수 있어 고속의 데이터 통신이 가능해질 수 있는 효과가 있다.
또한, 상기와 같은 듀얼 포트 메모리 장치, 이를 가지는 메모리 시스템 및 듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적 사용방법은 메모리 자원의 효율성이 극대화됨에 따라 시스템 성능이 개선될 수 있고, 이는 양산성 및 원가 절감에도 영향을 줄 수 있는 효과가 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이 다.

Claims (20)

  1. 제1 및 제2 프로세서에 의해 액세스되는 적어도 2개의 공유 메모리 영역을 포함하는 메모리 셀 어레이;
    상기 제1 및 제2 프로세서가 각기 다른 포트를 통해 상기 메모리 셀 어레이로부터 데이터를 독출하거나 상기 메모리 셀 어레이에 데이터를 기록하는 제1 및 제2 메모리 인터페이스; 및
    상기 메모리 셀 어레이의 상기 적어도 2개의 공유 메모리 영역 각각에 대해 상기 제1 및 제2 프로세서 각각에서 전유 메모리 영역으로 사용 여부를 지시하는 제1 및 제2 메모리 선택 신호와, 상기 적어도 2개의 공유 메모리 영역 각각에 대한 제1 및 제2 접근 요청 신호에 응답하여 상기 적어도 2개의 공유 메모리 영역에 대한 상기 제1 프로세서 및 상기 제2 프로세서 각각의 액세스 상태를 상기 제1 및 제2 프로세서로 제공하는 세마포어 제어부를 포함하는 듀얼 포트 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 셀 어레이의 상기 적어도 2개의 공유 메모리 영역 각각에 대한 상기 제1 프로세서에서 전유 메모리 영역으로 사용 여부를 지시하는 상기 제1 메모리 선택 신호가 인가되는 제1 메모리 선택 핀; 및
    상기 메모리 셀 어레이의 상기 적어도 2개의 공유 메모리 영역 각각에 대한 상기 제2 프로세서에서 전유 메모리 영역으로 사용 여부를 지시하는 상기 제2 메모 리 선택 신호가 인가되는 제2 메모리 선택 핀을 더 포함하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 및 제2 메모리 선택 핀은 각각 상기 적어도 2개의 공유 메모리 영역의 개수에 상응하는 개수의 2진 비트값을 상기 제1 및 제2 메모리 선택 신호로 인가받는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서, 상기 2진 비트값 각각은 회로적으로 미리 소정의 제1 기준 전압 또는 제2 기준 전압에 연결시켜 미리 정해지는 논리값을 가지는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  5. 제1항에 있어서, 상기 적어도 2개의 공유 메모리 영역 각각은 적어도 하나의 뱅크를 포함하며, 상기 제1 및 제2 메모리 선택 신호는 뱅크 별로 상기 전유 메모리 영역으로 사용 여부를 지시하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  6. 제1항에 있어서,
    상기 세마포어 제어부는 상기 공유 메모리 영역의 개수와 동일한 개수의 세마포어 셀을 포함하고, 상기 세마포어 셀은 각각의 공유 메모리 영역과 일대일 대응되고,
    상기 세마포어 셀은 상기 제1 및 제2 메모리 선택 신호와 상기 제1 및 제2 접근 요청 신호를 각각 입력받아 상기 제1 및 제2 메모리 선택 신호와 제1 및 제2 접근 요청 신호에 상응하여 상기 제1 프로세서 및 상기 제2 프로세서 각각의 액세스 여부를 지시하는 제1 및 제2 접근 허용 신호를 출력하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 및 제2 메모리 선택 신호에 의해 상기 전유 메모리 영역으로의 사용이 지시된 공유 메모리 영역에 대응되는 세마포어 셀은 상기 제1 및 제2 접근 요청 신호에 상관없이 상기 전유 메모리 영역으로의 사용이 지시된 공유 메모리 영역에 대해 전유 메모리 영역으로 사용 권한 획득을 지시하는 제1 및 제2 접근 허용 신호를 출력하고,
    상기 제1 및 제2 메모리 선택 신호에 의해 상기 전유 메모리 영역으로의 사용하지 않음이 지시된 공유 메모리 영역에 대응되는 세마포어 셀은 상기 제1 및 제2 접근 요청 신호에 따라 상호 배타적 접근 제어를 통해 상기 제1 및 제2 프로세서 각각의 액세스 상태를 제공하는 제1 및 제2 접근 허용 신호를 출력하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  8. 제1 프로세서;
    제2 프로세서; 및
    상기 제1 및 제2 프로세서에 의해 액세스되는 적어도 2개의 공유 메모리 영역을 포함하는 메모리 셀 어레이, 상기 제1 및 제2 프로세서가 각기 다른 포트를 통해 상기 메모리 셀 어레이로부터 데이터를 독출하거나 상기 메모리 셀 어레이에 데이터를 기록하는 제1 및 제2 메모리 인터페이스, 및 상기 메모리 셀 어레이의 상기 적어도 2개의 공유 메모리 영역 각각에 대해 상기 제1 및 제2 프로세서 각각에서 전유 메모리 영역으로 사용 여부를 지시하는 제1 및 제2 메모리 선택 신호와, 상기 적어도 2개의 공유 메모리 영역 각각에 대한 제1 및 제2 접근 요청 신호에 응답하여 상기 적어도 2개의 공유 메모리 영역에 대한 상기 제1 프로세서 및 상기 제2 프로세서 각각의 액세스 상태를 상기 제1 및 제2 프로세서로 제공하는 세마포어 제어부를 포함하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 듀얼 포트 메모리는,
    상기 메모리 셀 어레이의 상기 적어도 2개의 공유 메모리 영역 각각에 대한 상기 제1 프로세서에서 전유 메모리 영역으로 사용 여부를 지시하는 상기 제1 메모리 선택 신호가 인가되는 제1 메모리 선택 핀; 및
    상기 메모리 셀 어레이의 상기 적어도 2개의 공유 메모리 영역 각각에 대한 상기 제2 프로세서에서 전유 메모리 영역으로 사용 여부를 지시하는 상기 제2 메모리 선택 신호가 인가되는 제2 메모리 선택 핀을 더 포함하는 것을 특징으로 하는 메모리 시스템.
  10. 제8항에 있어서, 상기 세마포어 제어부는 상기 공유 메모리 영역의 개수와 동일한 개수의 세마포어 셀을 포함하고, 상기 세마포어 셀은 각각의 공유 메모리 영역과 일대일 대응되고,
    상기 세마포어 셀은 상기 제1 및 제2 메모리 선택 신호와 상기 제1 및 제2 접근 요청 신호를 각각 입력받아 상기 제1 및 제2 메모리 선택 신호와 제1 및 제2 접근 요청 신호에 상응하여 상기 제1 프로세서 및 상기 제2 프로세서 각각의 액세스 여부를 지시하는 제1 및 제2 접근 허용 신호를 출력하는 것을 특징으로 하는 메모리 시스템.
  11. 제8항에 있어서, 상기 적어도 2개의 공유 메모리 영역 각각은 적어도 하나의 뱅크를 포함하며, 상기 제1 및 제2 메모리 선택 신호는 뱅크 별로 상기 전유 메모리 영역으로 사용 여부를 지시하는 것을 특징으로 하는 메모리 시스템.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서, 상기 듀얼 포트 메모리는 SDRAM 듀얼 포트 메모리인 것을 특징으로 하는 메모리 시스템.
  13. 제1 및 제2 프로세서에 의해 액세스되는 적어도 2개의 공유 메모리 영역을 포함하는 메모리 셀 어레이, 상기 제1 및 제2 프로세서가 각기 다른 포트를 통해 상기 메모리 셀 어레이로부터 데이터를 독출하거나 상기 메모리 셀 어레이에 데이 터를 기록하는 제1 및 제2 메모리 인터페이스, 및 상기 적어도 2개의 공유 메모리 영역에 대한 상기 제1 프로세서 및 상기 제2 프로세서 각각의 액세스 상태를 상기 제1 및 제2 프로세서로 제공하는 세마포어 제어부를 포함하는 듀얼 포트 메모리를 포함하는 듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적 사용 방법에 있어서,
    상기 메모리 셀 어레이의 상기 적어도 2개의 공유 메모리 영역 각각에 대해 상기 제1 및 제2 프로세서 각각에서 전유 메모리 영역으로 사용 여부를 지시하는 제1 및 제2 메모리 선택 신호를 설정하는 단계;
    상기 제1 및 제2 프로세서에서 상기 적어도 2개의 공유 메모리 영역 각각에 대한 제1 및 제2 접근 요청 신호를 상기 세마포어 제어부에 제공하는 단계; 및
    상기 세마포어 제어부에서 상기 제1 및 제2 메모리 선택 신호와 상기 제1 및 제2 접근 요청 신호에 기초하여 상기 적어도 2개의 공유 메모리 영역에 대한 상기 제1 프로세서 및 상기 제2 프로세서 각각의 액세스 상태를 상기 제1 및 제2 프로세서로 제공하는 단계를 포함하는 듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적 사용 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서,
    상기 메모리 셀 어레이의 상기 적어도 2개의 공유 메모리 영역 각각에 대해 상기 제1 및 제2 프로세서 각각에서 전유 메모리 영역으로 사용 여부를 지시하는 제1 및 제2 메모리 선택 신호를 설정하는 단계는,
    상기 메모리 셀 어레이의 상기 적어도 2개의 공유 메모리 영역 각각에 대한 상기 제2 프로세서에서 전유 메모리 영역으로 사용 여부를 지시하는 상기 제2 메모리 선택 신호를 설정하는 단계를 포함하는 것을 특징으로 하는 듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적 사용 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서,
    상기 제1 및 제2 메모리 선택 신호는 각각 상기 적어도 2개의 공유 메모리 영역의 개수에 상응하는 개수의 2진 비트값을 가지는 것을 특징으로 하는 듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적 사용 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서, 상기 2진 비트값 각각은 회로적으로 미리 소정의 제1 기준 전압 또는 제2 기준 전압에 연결시켜 미리 정해지는 논리값을 가지는 것을 특징으로 하는 듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적 사용 방법.
  17. 제13항에 있어서, 상기 적어도 2개의 공유 메모리 영역 각각은 적어도 하나의 뱅크를 포함하며, 상기 제1 및 제2 메모리 선택 신호는 뱅크 별로 상기 전유 메모리 영역으로 사용 여부를 지시하는 것을 특징으로 하는 듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적 사용 방법.
  18. 제13항에 있어서,
    상기 세마포어 제어부에서 상기 제1 및 제2 메모리 선택 신호와 상기 제1 및 제2 접근 요청 신호에 기초하여 상기 적어도 2개의 공유 메모리 영역에 대한 상기 제1 프로세서 및 상기 제2 프로세서 각각의 액세스 상태를 상기 제1 및 제2 프로세서로 제공하는 단계는,
    상기 세마포어 제어부에서 상기 제1 및 제2 메모리 선택 신호와 제1 및 제2 접근 요청 신호에 기초하여 상기 제1 프로세서 및 상기 제2 프로세서 각각의 공유 메모리 영역으로의 액세스 여부를 지시하는 제1 및 제2 접근 허용 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적 사용 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서,
    상기 세마포어 제어부에서 상기 제1 및 제2 메모리 선택 신호와 제1 및 제2 접근 요청 신호에 기초하여 상기 제1 프로세서 및 상기 제2 프로세서 각각의 공유 메모리 영역으로의 액세스 여부를 지시하는 제1 및 제2 접근 허용 신호를 출력하는 단계는,
    상기 제1 및 제2 메모리 선택 신호에 의해 상기 전유 메모리 영역으로의 사용이 지시된 공유 메모리 영역에 대해서는 상기 제1 및 제2 접근 요청 신호에 상관 없이 해당 프로세서가 상기 공유 메모리 영역에 대해 전유 메모리 영역으로 사용 권한 획득을 지시하는 제1 및 제2 접근 허용 신호를 출력하는 단계; 및
    상기 제1 및 제2 메모리 선택 신호에 의해 상기 전유 메모리 영역으로의 사용하지 않음이 지시된 공유 메모리 영역에 대해 상기 제1 및 제2 접근 요청 신호에 따라 상호 배타적 접근 제어를 통해 상기 제1 및 제2 프로세서 각각의 액세스 상태를 제공하는 제1 및 제2 접근 허용 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적 사용 방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서, 상기 듀얼 포트 메모리는 SDRAM 듀얼 포트 메모리인 것을 특징으로 하는 듀얼 포트 메모리 장치의 공유 메모리 영역의 적응적 사용 방법.
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