DE102006059824A1 - Halbleiterspeicherbauelement mit geteilt genutztem Speicherbereich und Betriebsverfahren - Google Patents

Halbleiterspeicherbauelement mit geteilt genutztem Speicherbereich und Betriebsverfahren Download PDF

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Abstract

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit einer Mehrzahl von Ports (500, 510), einer Mehrzahl von mit diesen assoziierten Datenleitungspaaren, einer Mehrzahl von Adressenleitungssätzen, wobei jeder Port (500, 510) mit einem von diesen assoziiert ist, und einem geteilt genutzten Speicherbereich (100, 101) eines Speicherzellenfelds, auf den über die Ports zugreifbar ist, sowie auf ein Betriebsverfahren für ein derartiges Halbleiterspeicherbauelement. DOLLAR A Erfindungsgemäß sind eine Zugriffssteuereinheit, die mit den Ports gekoppelt und konfiguriert ist, ein Zugriffsauswahlsignal in Reaktion auf eine Mehrzahl von Steuersignalen zu erzeugen, die über die Ports empfangen werden, und ein Zugriffsrouter vorhanden, der mit dem geteilt genutzten Speicherbereich, den Datenleitungspaaren und den Adressenleitungssätzen gekoppelt und konfiguriert ist, einen der Adressenleitungssätze und eines der Datenleitungspaare selektiv mit dem geteilt genutzten Speicherbereich in Reaktion auf das Zugriffsauswahlsignal zu verbinden. DOLLAR A Verwendung z. B. für DRAM-Bauelemente von Mehrprozessorsystemen in tragbaren Kommunikationsgeräten.

Description

  • Die Erfindung betrifft ein Halbleiterspeicherbauelement nach dem Oberbegriff des Patentanspruchs 1 und ein zugehöriges Betriebsverfahren für das Halbleiterspeicherbauelement.
  • Allgemein wird ein Halbleiterspeicherbauelement mit Mehrfachzugriffsanschlussstellen als Mehrport-Speicher bezeichnet. Insbesondere wird ein Speicherbauelement mit zwei Zugriffsanschlussstellen bzw. Zugriffsports als Dualport-Speicher bezeichnet. Ein typischer, allgemein bekannter Dualport-Speicher ist ein Bildverarbeitungs-Videospeicher mit einer RAM-Anschlussstelle (RAM: Speicher mit direktem Zugriff), die einen Zugriff mit einer zufälligen Sequenz erlaubt, und einer SAM-Anschlussstelle (SAM: Speicher mit seriellem Zugriff), die einen Zugriff nur mit einer seriellen Sequenz erlaubt.
  • Um einen dynamischen Speicher mit direktem Zugriff, der Mehrfachzugriffsanschlussstellen umfasst, von dem oben beschriebenen Mehrport-Speicher mit einer SAM-Anschlussstelle zu unterscheiden, wobei der dynamische Speicher mit direktem Zugriff Mehrfachzugriffsanschlussstellen aufweist und in der Lage ist, über mehrere Zugriffsports von einem gemeinsam genutzten Speicherbereich zu lesen oder in diesen zu schreiben, wird der dynamische Speicher mit direktem Zugriff als Halbleiterspeicherbauelement mit Mehrpfadzugriffsfähigkeit bezeichnet. Im Gegensatz dazu weist der oben erwähnte Videospeicher keine zwei RAM-Anschlussstellen auf.
  • Die Verwendung von elektronischen Systemen ist in der heutigen Gesellschaft allgegenwärtig geworden. Bei der Entwicklung von tragbaren elektronischen Systemen, wie einem tragbaren Telefon oder einem PDA (persönlicher digitaler Assistent) usw., haben Hersteller Mehrprozessorsysteme verwendet, die mehrere Prozessoren benutzen, wie in 1 dargestellt ist, um eine Hochgeschwindigkeitsfunktionalität oder einen gleichmäßigen Betrieb dieser Systeme zu erhalten.
  • Unter Bezugnahme auf 1 ist ein erster Prozessor 10 über eine Verbindungsleitung L10 mit einem zweiten Prozessor 12 verbunden. Ein NOR-Speicher 14 und ein DRAM 16 sind über festgelegte Busse B1 bis B3 mit dem ersten Prozessor 10 verbunden. Ein DRAM 18 und ein NAND-Speicher 20 sind über festgelegte Busse B4 bis B6 mit dem zweiten Prozessor 12 verbunden. Der erste Prozessor 10 kann eine MODEM-Funktion aufweisen, um eine Modulation und/oder eine Demodulation eines Kommunikationssignals durchzuführen. Der zweite Prozessor 12 kann eine Applikationsfunktion aufweisen, um Kommunikationsdaten zu verarbeiten oder einem Benutzer ein Spiel oder eine andere Unterhaltungsmöglichkeit bereitstellen usw. Der NOR-Speicher 14 weist eine NOR-Struktur in der Zellenfeldkonfiguration auf. Der NAND-Speicher 20 weist eine NAND-Struktur auf. Beides sind nichtflüchtige Speicher, die Transistorspeicherzellen umfassen, die ein floatendes Gate aufweisen, um Daten zu speichern, die nicht verloren werden sollen, wenn die E nergie abgeschaltet wird. Solche Daten können beispielsweise Firmware oder anderen Code für tragbare Geräte oder Daten wie Konfigurationsdaten umfassen. Die DRAMs wirken als Hauptspeicher für die Verarbeitung von Daten der Prozessoren.
  • In einem Mehrprozessorsystem gemäß 1 sind die DRAMs jedoch jeweils einem Prozessor zugeordnet und der Zugriff erfolgt über Schnittstellen mit einer relativ niedrigen Geschwindigkeit, wie einem UART (Universal Asychnronous Receiver/Transmitter), einem SPI (Serial Peripheral Interface) und einem SRAM (Static Random Access Memory). Daher ist es schwierig, eine befriedigende Datenübertragungsgeschwindigkeit zu erhalten, und die Abmessungskomplexität ist erhöht. Zudem entstehen erhöhte Kosten bei der Speicherkonfigurierung.
  • In 2 ist im Gegensatz zum System gemäß 1 ein DRAM 117 über Busse B1 und B2 mit dem ersten und dem zweiten Prozessor 10 und 12 verbunden. Bei der Struktur des Mehrprozessorsystems gemäß 2 sind, um einen Zugriff auf den DRAM 117 von mehreren Prozessoren über zwei Pfade freizugeben, zwei Anschlussstellen (Ports) im DRAM erforderlich, der mit den korrespondierenden Bussen B1 und B2 zu verbinden ist. Ein herkömmlicher DRAM weist jedoch nur einen einzelnen Port P0 auf, wie in 3 dargestellt ist.
  • Unter Bezugnahme auf 3, die eine herkömmliche Struktur eines DRAMs zeigt, umfasst ein Speicherzellenfeld 1 eine erste bis vierte Bank 3, 4, 5 und 6, die jeweils einen Zeilendecoder RD und einen Spaltendecoder CD aufweisen. Ein oberer Eingabe/Ausgabe-Abtastverstärker und Eingabe/Ausgabe-Treiber 13 ist operativ über je einen Multiplexer 11 und 25 mit der ersten Bank 3 bzw. mit der dritten Bank 5 gekoppelt. Ein unterer Eingabe/Ausgabe-Abtastverstärker und Eingabe/Ausgabe-Treiber 15 ist operativ über je einen Multiplexer 13 und 26 mit der zweiten Bank 4 bzw. mit der vierten Bank 6 gekoppelt.
  • Wenn beispielsweise eine Speicherzelle innerhalb der ersten Bank 3 ausgewählt wird und in der ausgewählten Speicherzelle gespeicherte Daten gelesen werden, lässt sich der Ausgabevorgang der gelesenen Daten wie folgt beschreiben. Zuerst wird eine ausgewählte Wortleitung aktiviert. Dann werden Daten der Speicherzelle, die durch einen Bitleitungsabtastverstärker abgetastet und verstärkt werden, durch eine Aktivierung einer korrespondierenden Spaltenauswahlleitung zu einem lokalen Eingabe/Ausgabe-Leitungspaar 9 übertragen. Die zum lokalen Eingabe/Ausgabe-Leitungspaar 9 übertragenen Daten werden durch einen Umschaltvorgang eines Multiplexers 321 zu einem globalen Eingabe/Ausgabe-Leitungspaar 10 übertragen. Der Multiplexer 11, der mit dem globalen Eingabe/Ausgabe-Leitungspaar 10 gekoppelt ist, überträgt Daten des globalen Eingabe/Ausgabe-Leitungspaars 10 zum oberen Eingabe/Ausgabe-Abtastverstärker und Eingabe/Ausgabe-Treiber 13. Die Daten, die auf diese Weise nochmals durch den Eingabe/Ausgabe-Abtastverstärker und Eingabe/Ausgabe-Treiber 13 abgetastet und verstärkt werden, werden dann über eine Leitung L4 zu einem Pfadteil 27 übertragen und von dort über eine Datenausgabeleitung L5 an einem Ausgabeanschluss des Ports P0 ausgegeben.
  • Bei einem anderen Beispiel, wenn Daten, die in einer Speicherzelle innerhalb der vierten Bank 6 gespeichert sind, gelesen werden, werden die Daten ebenfalls an dem Ausgabeanschluss DQ ausgegeben, wobei sequentiell ein Multiplexer 324, der Multiplexer 26, der untere Eingabe/Ausgabe-Abtastverstärker und Eingabe/Ausgabe-Treiber 15, der Pfadteil 27 und die Datenausgabeleitung L5 passiert werden. Daher weist das DRAM 1 gemäß 3 eine Struktur auf, in der sich zwei Bänke einen Eingabe/Ausgabe-Abtastverstärker und Eingabe/Ausgabe-Treiber teilen, und der DRAM 1 umfasst einen einzelnen Port P0, über den Daten eingegeben oder ausgegeben werden können. Der DRAM 1 gemäß 3 kann in einem System gemäß 1 verwendet werden, aber er kann aufgrund der Struktur der Speicherbänke und des Ports nicht im Mehrprozessorsystem gemäß 2 verwendet werden.
  • Im Versuch, einen passenden Speicher für das Mehrprozessorsystem gemäß 2 zu verwenden, wurde ein herkömmlicher Speicher entwickelt, der auf einer Konfiguration basiert, die zum Teil in 4 dargestellt ist und in der auf einen geteilten, d.h. gemeinsam genutzten Speicherbereich des Speichers von mehreren Prozessoren zugegriffen werden kann.
  • Unter Bezugnahme auf 4, die ein Mehrprozessorsystem 50 zeigt, umfasst ein Speicherfeld 435 einen ersten, zweiten und dritten Teil 433, 431, 432. Auf den ersten Teil 433 des Speicherfelds 435 kann nur ein erster Prozessor 470 über einen Port 437 zugreifen. Auf den zweiten Teil 431 kann nur ein zweiter Prozessor 480 über einen Port 438 zugreifen. Auf den dritten Teil 432 können der erste und zweite Prozessor 470 und 480 zugreifen. Die Größe des ersten und zweiten Teils 433 und 431 des Speicherfelds 435 kann variabel entsprechend der Zugriffe des ersten und zweiten Prozessors 470 und 480 während des Betriebs verändert werden. Das Speicherfeld 435 kann ein Speichertyp oder ein Plattenspeichertyp sein.
  • Bei der Implementierung des dritten Teils 432, den sich der erste und zweite Prozessor 470 und 480 innerhalb des Speicherfelds 435 in der Struktur des DRAMs teilen, können jedoch mehrere Schwierigkeiten auftreten. Es ist beispielsweise schwierig, ein Layout der Speicherbereiche und Eingabe/Ausgabe-Abtastverstärker innerhalb des Speicherfelds 435 zu erstellen, und eine passende Lese-/Schreibpfadsteuertechnik zu implementieren, um den geteilten Teil zu implementieren. Des Weiteren ist, da ein Schwingungspegel von Daten, die über entsprechende Anschlussstellen ausgegeben werden, direkt mit einer Datenübertragungs geschwindigkeit verknüpft ist, eine besondere Steuerung des Schwingungspegels erforderlich.
    •
  • Als technisches Problem liegt der Erfindung die Bereitstellung eines Halbleiterspeicherbauelements und eines korrespondierenden Betriebsverfahrens zugrunde, die in der Lage sind, die oben genannten Unzulänglichkeiten des Standes der Technik zu reduzieren oder zu vermeiden, und die insbesondere einen verbesserten Zugriff auf einen gemeinsamen Teil eines Speicherbereichs innerhalb eines DRAMs durch mehrere Prozessoren zu ermöglichen.
  • Die Erfindung löst dieses Problem durch Bereitstellung eines Halbleiterspeicherbauelements mit den Merkmalen des Patentanspruchs 1 und durch ein Betriebsverfahren mit den Merkmalen des Patentanspruchs 21. Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
    •
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:
  • 1 ein Blockdiagramm eines herkömmlichen Mehrprozessorsystems zur Verwendung in einem tragbaren Kommunikationsgerät,
  • 2 ein Blockdiagramm eines herkömmlichen Mehrprozessorsystems, das einen gemeinsam genutzten Speicher umfasst,
  • 3 ein Blockdiagramm einer internen Struktur eines herkömmlichen Speicherzellenfelds eines DRAMs,
  • 4 ein Blockdiagramm von herkömmlichen Speicherfeldteilen eines Mehrprozessorsystems,
  • 5 ein Blockdiagramm eines erfindungsgemäßen Mehrprozessorsystems mit einem Mehrpfadzugriffs-DRAM,
  • 6 ein Blockdiagramm eines Layouts von Speicherbereichen und Anschlussstellen im Mehrpfadzugriffs-DRAM von 5,
  • 7 ein detailliertes Blockdiagramm des Mehrpfadzugriffs-DRAMs von 6,
  • 8 ein detailliertes Blockdiagramm einer Schaltung für einen Datenzugriff auf eine in 7 dargestellte, geteilt genutzte Speicherbank,
  • 9 ein detailliertes Schaltbild eines Pfadentscheidungsteils in den 7 und 8,
  • 10 ein detailliertes Schaltbild eines Adressenmultiplexers in den 7 und 8,
  • 11 ein detailliertes Schaltbild eines zweiten Multiplexers in den 7 und 8,
  • 12 ein Blockdiagramm eines Lese- und eines Schreibpfads in 8,
  • 13 ein Blockdiagramm einer Schmelzsicherungsoption für eine Versorgungsquellenpegelauswahl pro Anschlussstelle,
  • 14 ein Blockdiagramm einer zu 13 ähnlichen Ausführungsform verschiedener Steuerungsoptionen für eine Versorgungsquellenpegelauswahl pro Anschlussstelle und
  • 15 eine grafische Darstellung für verschiedene Versorgungsquellenpegel, die pro Anschlussstelle an einen erfindungsgemäßen DRAM angelegt werden.
  • Die Erfindung wird nun unter Bezugnahme auf die zugehörigen 5 bis 15 im Detail beschrieben. In der nachfolgenden Beschreibung werden herkömmliche Verfahren, Prozeduren, allgemeine dynamische Speicher mit direktem Zugriff und Schaltungen nicht im Detail beschrieben, um die Erfindung klar zu verdeutlichen. Unter Bezugnahme auf die beiliegenden Zeichnungen wird ein erfindungsgemäßes Mehrpfadzugriffs-Halbleiterspeicherbauelement zur Verwendung in einem Mehrprozessorsystem beschrieben.
  • 5 zeigt ein Blockdiagramm eines erfindungsgemäßen Mehrprozessorsystems mit einem Mehrpfadzugriffs-DRAM. Unter Bezugnahme auf 5 kann ein tragbares Kommunikationssystem einen ersten Prozessor 10 zur Ausführung einer erster bestimmten Aufgabe, einen zweiten Prozessor 12 zur Ausführung einer zweiten bestimmten Aufgabe und einen dynamischen Speicher mit direktem Zugriff (DRAM) 17 umfassen, der innerhalb eines Speicherzellenfelds einen Speicherbereich aufweist, auf den der erste und zweite Prozessor 10 und 12 zugreifen können. Das tragbare Kommunikationssystem kann einen Flashspeicher 102, der über einen Bus BUS3 mit dem zweiten Prozessor 12 verbunden ist, und einen Anzeigeteil 114 umfassen, der über eine Verbindungsleitung L2 mit dem zweiten Prozessor 12 verbunden ist. Bei diesem speziellen Ausführungsbeispiel ist der Anzeigeteil 114 eine Flüssigkristallanzeige (LCD), wobei der Anzeigeteil 114 jedoch auch ein anderer Anzeigetyp sein kann.
  • Der in 5 dargestellte DRAM 17 kann unabhängige Anschlussstellen A und B umfassen. Port A kann beispielsweise auch als erste Anschlussstelle und Port B kann auch als zweite Anschlussstelle bezeichnet werden. Die erste Anschlussstelle A ist über einen Systembus BUS1 mit dem ersten Prozessor 10 verbunden. Die zweite Anschlussstelle B ist über einen Systembus BUS2 mit dem zweiten Prozessor 12 verbunden. Der erste Prozessor 10 kann eine oder mehrere Funktionen aufweisen, wie beispielsweise eine Modem-Funktion, um eine Modulation und/oder Demodulation eines Kommunikationssignals auszuführen, oder eine Basisband-Verarbeitungsfunktion als eine Verarbeitungsfunktion. Analog kann der zweite Prozessor 12 eine oder mehrere Funktionen, wie eine Applikationsfunktion zur Verarbeitung von Kommunikationsdaten und zur Bereitstellung von Unterhaltungsmöglichkeiten für einen Benutzer, wie ein Spiel oder ein Film usw., als eine Verarbeitungsfunktion aufweisen.
  • Es ist keine besondere Busbreite erforderlich. Der Systembus BUS2 kann z.B. 16 Bit oder 32 Bit (×16, ×32) aufweisen, wenn der Systembus BUS1 16 Bit aufweist.
  • Der Flashspeicher 102 ist ein nichtflüchtiger Speicher und kann Metall-Oxid-Halbleiter(MOS)-Transistorstrukturen aufweisen. Solche Transistorstrukturen können das Zellenfeld des Flashspeichers 102 bilden. Beispiele solcher Strukturen umfassen eine NOR-Struktur und eine NAND-Struktur, die beide floatende Gates als Teil von Speicherzellen umfassen. Der Flashspeicher 102 wird bereitgestellt, um Daten zu speichern, die auch bei einem Energieverlust erhalten werden sollen. Es können beispielsweise ein spezieller Code und Daten von tragbaren Geräten im Flashspeicher 102 gespeichert werden.
  • Wie aus 5 ersichtlich ist, kann der DRAM 17, der einen Dualport aufweist, verwendet werden, um Daten und Befehle für eine Verwendung in den Prozessoren 10 und 12 zu speichern. Zudem kann der DRAM 17 Betriebsversorgungsspannungen VDD_A, VDD_B, VDDQ_A und VDDQ_B und Taktsignale CLK_A und CLK_B empfangen. Jede Anschlussstelle A und B kann mit einem Satz von Versorgungsspannungen und Taktsignalen assoziiert sein. Als ein Ergebnis können Verarbeitungsaufgaben der Prozessoren 10 und 12 gleichmäßiger ausgeführt werden.
  • Das System gemäß 5 kann z.B. ein tragbares Rechnergerät oder ein tragbares Kommunikationsgerät sein. Solche Geräte können ein mobiles Kommunikationsgerät, wie ein Mobiltelefon, ein bidirektionales Funkkommunikationssystem, einen eindirektionalen Pager, einen bidirektionalen Pager, ein persönliches Kommunikationssystem, einen tragbaren Computer oder ähnliches umfassen.
  • Im System gemäß 5 kann die Anzahl von Prozessoren auf drei oder mehr erhöht werden. Die Prozessoren des Systems können einen Mikroprozessor, eine CPU, einen digitalen Signalprozessor, einen Mikrocontroller, einen Computer mit reduziertem Befehlssatz, einen Computer mit komplexem Befehlssatz oder ähnliches umfassen. Innerhalb des Systems kann eine beliebige Anzahl von Prozessoren verwendet werden. Zudem können die Prozessoren eine beliebige Kombination von Typen, Modellen, Stilen, Variationen usw. sein.
  • Eine Ausführungsform eines Layouts des geteilten Speicherbereichs im in 5 dargestellten DRAM 17 und ein Zugriffsvorgang durch die Prozessoren 10 und 12 wird unter Bezugnahme auf die Zeichnungen, die das Innere des Speicherbauelements zeigen, im Detail beschrieben.
  • 6 zeigt ein Layout von Speicherbereichen und Anschlussstellen im Mehrpfadzugriffs-DRAM gemäß 5. Wie aus 6 ersichtlich ist, sind vier Speicherbereiche 100 bis 103 innerhalb eines Speicherzellenfelds angeordnet und auf einen ersten und zweiten Speicherbereich 100 und 101 greifen der erste und zweite Prozessor 10 und 12 über entsprechende erste und zweite Anschlussstellen 500 und 510 zu. Der erste und zweite Speicherbereich 100 und 101 sind somit geteilt genutzte Speicherbereiche, und ein dritter und ein vierter Speicherbereich 102 und 103 sind private Speicherbereiche, auf die nur der zweite Prozessor 12 zugreift.
  • Die vier Speicherbereiche 100 bis 103 können individuell als jeweilige Bankeinheit des DRAM konfiguriert werden. Eine Bank kann beispielsweise eine Speicherkapazität von 64 Mbit, 128 Mbit, 256 Mbit, 512 Mbit oder 1024 Mbit aufweisen.
  • In 6 kann beispielsweise, wenn der erste Prozessor 10 über die erste Anschlussstelle 500 auf den ersten Speicherbereich 100 zugreift, der zweite Prozessor 12 im Wesentlichen gleichzeitig über die zweite Anschlussstelle 510 auf den zweiten, dritten oder vierten Speicherbereich 101 bis 103 zugreifen. Ein solcher Mehrpfadzugriffsvorgang ist in 6 nicht dargestellt, kann aber von einem Zugriffspfadausbildungsteil ausgeführt werden, der im Wesentlichen eine in 7 dargestellte Zugriffssteuereinheit 200 umfasst.
  • 7 zeigt ein detailliertes Blockdiagramm des Mehrpfadzugriffs-DRAMs gemäß 6. Die vier Speicherbereiche 100 bis 103 sind beispielsweise symmetrisch angeordnet, und zwei der vier Speicherbereiche sind als geteilt genutzte Speicherbereiche zugewiesen, auf die der erste und zweite Prozessor 10 und 12 beide zugreifen können, während die zwei anderen Bereiche als private Speicherbereiche zugewiesen sind, auf die nur der zweite Prozessor 12 zugreifen kann.
  • Bei einem Beispiel für den ersten Speicherbereich 100, auf den der erste und zweite Prozessor 10 und 12 zugreifen können, kann eine globale Eingabe-/Ausgabeleitung GIO innerhalb des ersten Speicherbereichs 100 selektiv mit der ersten oder zweiten Anschlussstelle gekoppelt werden, die mit Bussen des ersten bzw. zweiten Prozessors gekoppelt sind. Eine solche selektive Kopplung kann durch einen Steuervorgang der Zugriffssteuerschaltung 200 ausgeführt werden.
  • Die Zugriffssteuerschaltung 200, die im Zugriffspfadausbildungsteil enthalten ist, erzeugt Zugriffsauswahlsignale PRB_MA und PRB_MB zum Ausbilden eines Datenzugriffspfads zwischen einer ausgewählten der ersten und zweiten Anschlussstelle und dem ersten Speicherbereich 100. Die Zugriffsauswahlsignale PRB_MA und PRB_MB werden in Reaktion auf externe Signale IN_A und IN_B erzeugt, die vom ersten und zweiten Prozessor 10 und 12 angelegt werden.
  • Unter Bezugnahme auf die 7 und 8, die Schaltungen zeigen, die einen Datenzugriff auf eine in 7 dargestellte geteilte Speicherbank betreffen, wird nachfolgend der Zugriffspfadausbildungsteil im Detail beschrieben. Die Zugriffssteuerschaltung 200 gemäß 7 umfasst zur logischen Kombination von externen Signalen und zum Erzeugen eines Zugriffsauswahlsignals zwei Pfadentscheidungsteile 201, von denen einer in 8 dargestellt ist. Obwohl in 8 nur eine Pfadentscheidungseinheit 201 dargestellt ist, kann eine zweite Pfadentscheidungseinheit 201 innerhalb der Zugriffssteuerschaltung 200 angeordnet sein, um einen Zugriff auf eine andere geteilt genutzte Bank zu steuern, wie auf den in 7 dargestellten zweiten Speicherbereich 101.
  • Die Schaltung der Pfadentscheidungseinheit 201 kann wie in 9 dargestellt realisiert sein. Die Zugriffssteuerschaltung 200 ist ein Funktions block des Zugriffspfadausbildungsteils. Die externen Signale können ein Zeilenadressenabtastsignal RASB, ein Schreibfreigabesignal WEB und eine Bankauswahladresse BA umfassen, die über die erste bzw. zweite Anschlussstelle 500 und 510 angelegt werden, wie aus 7 ersichtlich ist.
  • Wie aus den 7 und 8 ersichtlich ist, kann der Zugriffspfadausbildungsteil Zeilen- und Spaltenadressenmultiplexer 28 und 38, erste und zweite globale Multiplexer 120 und 121 und einen sich auf Eingabe/Ausgabe beziehenden Pfadteil umfassen.
  • Die Zeilen- und Spaltenadressenmultiplexer 28 und 38 wählen eine Zeilen- und Spaltenadresse, z.B. A_ADD und A_CADD, aus den Zeilen- und Spaltenadressen A_ADD, B_ADD, A_CADD und B_CADD aus, die über die erste bzw. zweite Anschlussstelle 500 und 510 angelegt werden. Die Auswahl erfolgt in Reaktion auf die Zugriffsauswahlsignale PRB_MA und PRB_MB. Die ausgewählte Zeilenadresse wird an einen Zeilendecoder 30 angelegt, und die ausgewählte Spaltenadresse wird an einen Spaltendecoder 40 angelegt, wobei beide Decoder 30, 40 mit dem geteilt genutzten Speicherbereich 100 gekoppelt sind.
  • Der erste und zweite globale Multiplexer 120 und 121 sind mit einem globalen Eingabe-/Ausgabeleitungspaar GIO, GIOB des geteilt genutzten Speicherbereichs und einem entsprechenden ersten Dateneingabe-/Datenausgabeleitungspaar DIO, DIOB sowie einem Schreibdateneingabe-/Schreibdatenausgabeleitungspaar WDIO, WDIOB gekoppelt. Die Auswahl erfolgt für den ersten und zweiten globalen Multiplexer 120 und 121 in Reaktion auf das Zugriffsauswahlsignal PRB_MA bzw. PRB_MB.
  • Ein Zugriffsrouter kann den ersten und zweiten globalen Multiplexer 120 und 121 und die Zeilen- und Spaltenadressenmultiplexer 28 und 38 umfassen. Daher wählt der Zugriffsrouter in Reaktion auf die Zugriffsaus wahlsignale PRB_MA und PRB_MB eine Adresse aus und bildet einen Dateneingabe-/Datenausgabepfad zwischen dem globalen Eingabe-/Ausgabeleitungspaar und dem ausgewählten Dateneingabe-/Datenausgabeleitungspaar aus.
  • Der auf Eingabe/Ausgabe bezogene Pfadteil umfasst eine erste auf Eingabe/Ausgabe bezogene Schaltung 450, die einen Eingabe/Ausgabe-Abtastverstärker und Eingabe/Ausgabe-Treiber 130, einen Multiplexer und Treiber 300 sowie einen Eingabe/Ausgabe-Puffer und -Treiber 400 umfasst, die zwischen dem ersten globalen Multiplexer 120 und der ersten Anschlussstelle 500 eingeschleift sind. Analog umfasst der auf Eingabe/Ausgabe bezogene Pfadteil eine zweite auf Eingabe/Ausgabe bezogene Schaltung 451, die einen Eingabe/Ausgabe-Abtastverstärker und Eingabe/Ausgabe-Treiber 131, einen Multiplexer und Treiber 310 und einen Eingabe/Ausgabe-Puffer und -Treiber 410 umfasst, die zwischen dem zweiten globalen Multiplexer 121 und der zweiten Anschlussstelle 510 eingeschleift sind.
  • Die erste auf Eingabe/Ausgabe bezogene Schaltung 450 kann eine Datenausgabepfadschaltung und eine Dateneingabepfadschaltung umfassen, wie aus 12 ersichtlich ist, die Lese- und Schreibpfade aus 8 im Detail zeigt.
  • Unter Bezugnahme auf 12 kann die Datenausgabepfadschaltung einen Eingabe/Ausgabe-Abtastverstärker 135, der mit dem ersten globalen Multiplexer 120 gekoppelt ist, einen Datenmultiplexer 304, der mit dem Eingabe/Ausgabe-Abtastverstärker 135 gekoppelt ist, einen Datenausgabepuffer 402, der mit dem Datenmultiplexer 304 gekoppelt ist, und einen Datenausgabetreiber 404 umfassen, der mit dem Datenausgabepuffer 402 gekoppelt ist und Ausgabedaten treibt.
  • Die Dateneingabepfadschaltung kann einen Dateneingabepuffer 406, der mit einer Kontaktstelle (Pad) PAD1 des ersten Ports 500 gekoppelt ist, einen ersten Eingabetreiber 305, der mit dem Dateneingabepuffer 406 gekoppelt ist, und einen zweiten Eingabetreiber 136 umfassen, der mit dem ersten Eingabetreiber 305 und dem ersten globalen Multiplexer 120 gekoppelt ist.
  • Unter erneuter Bezugnahme auf 8 können mehrere Speicherzellen, die in einer Matrix aus Zeilen und Spalten im geteilt genutzten Speicherbereich 100 angeordnet sind, DRAM-Speicherzellen 4 sein, die jeweils einen Zugriffstransistor AT und einen Speicherkondensator C umfassen.
  • Im in 7 und 8 dargestellten ersten geteilt genutzten Speicherbereich 100 können zwei Eingabe/Ausgabe-Abtastverstärker und -Treiber 130 und 131 und entsprechende erste und zweite globale Multiplexer 120 und 121 jeweils Daten zu verschiedenen Anschlussstellen durchschalten.
  • Unter Bezugnahme auf 8 teilen sich der erste und zweite Prozessor 10 und 12 die Verwendung von Schaltungsbauelementen und Leitungen, die zwischen einem globalen Eingabe-/Ausgabeleitungspaar GIO, GIOB und einer Speicherzelle 4 angeordnet sind. Der erste und zweite Prozessor 10 und 12 benutzen unabhängig Schaltungsbauelemente und Leitungen, die sich auf Eingabe/Ausgabe beziehen und zwischen den entsprechenden Anschlussstellen 500 und 510 und globalen Multiplexern 120 und 121 angeordnet sind.
  • Insbesondere teilen sich der erste und zweite Prozessor 10 und 12 über die erste bzw. zweite Anschlussstelle 500 und 510 das globale Eingabe-/Ausgabeleitungspaar GIO, GIOB des geteilt genutzten Speicherbereichs 100, das lokale Eingabe-/Ausgabeleitungspaar LIO, LIOB, das Bitleitungspaar BLi, BLBi, den Bitleitungsabtastverstärker 5 und die Speicherzelle 4. Das lokale Eingabe-/Ausgabeleitungspaar LIO, LIOB ist mit dem globalen Eingabe-/Ausgabeleitungspaar gekoppelt. Das Bitleitungspaar BLi, BLBi ist durch ein Spaltenauswahlsignal CSL mit dem lokalen Eingabe-/Ausgabeleitungspaar gekoppelt. Der Bitleitungsabtastverstärker 5 ist mit dem Bitleitungspaar BLi, BLBi gekoppelt, tastet Daten auf dem Bitleitungspaar BLi, BLBi ab und verstärkt sie. Die Speicherzelle 4 ist über den Zugriffstransistor AT mit dem Bitleitungspaar BLi, BLBi gekoppelt.
  • 9 zeigt eine Ausführungsform des Pfadentscheidungsteils 201 aus 7 und 8. Unter Bezugnahme auf 9 umfasst ein Torsteuerungs- bzw. Gatterteil 202 mehrere logische Gatter und empfängt Zeilenadressenabtastsignale RASB_A und RASB_B, Schreibfreigabesignale WEB_A und WEB_B und Bankauswahladressen BA_A und BA_B, die über die erste bzw. zweite Anschlussstelle 500 und 510 angelegt werden. Der Gatterteil 202 erzeugt Torsteuersignale PA und PB, die in einem unteren Teil von 9 dargestellt sind. Wenn das Gattersignal PA beispielsweise mit einem niedrigen logischen Pegel ausgegeben wird, wird das Zugriffsauswahlsignal PRB_MA mit einem niedrigen logischen Pegel ausgegeben. Das Torsteuersignal PB wird auf einem hohen logischen Pegel gehalten und das Zugriffsauswahlsignal PRB_MB wird mit einem hohen logischen Pegel ausgegeben.
  • Wenn bei Eingabe des korrespondierenden Zeilenadressenabtastsignals RASB in den Gatterteil 202 ein einzelner Prozessor über eine entsprechende Anschlussstelle auf den DRAM 17 zugreift, wird das passende Zugriffsauswahlsignal PRB_MA oder PRB_MB erzeugt, so dass der einzelne Prozessor auf den ersten Speicherbereich 100 zugreift. Wenn jedoch zwei Prozessoren versuchen, gleichzeitig zuzugreifen, werden die Zeilenadressenabtastsignale RASB_A und RASB_B über die entsprechenden Anschlussstellen gleichzeitig angelegt. Einem Prozessor mit Priorität wird der Zugriff auf den ersten Speicherbereich 100 erlaubt und das passende Zugriffsauswahlsignal PRB_MA oder PRB_MB wird erzeugt.
  • Zusätzlich umfasst der Pfadentscheidungsteil 201 gemäß 9 Inverter 203, 204, 212 und 213, NAND-Gatter 205 und 206, Verzögerungsbauelemente 207 und 208 und NAND-Gatter 209 und 211 mit einer in 9 dargestellten Verdrahtungsstruktur. Bei einer solchen Konfiguration wird das Zugriffsauswahlsignal PRB_MA als ein vorgegebenes zeitverzögertes und zwischengespeichertes Torsteuersignal PA bereitgestellt, und das Zugriffsauswahlsignal PRB_MB wird als ein vorgegebenes zeitverzögertes und zwischengespeichertes Torsteuersignal PB bereitgestellt.
  • 10 zeigt in einem detaillierten Schaltbild einen Adressenmultiplexer, der z.B. als Zeilenadressenmultiplexer 28 oder Spaltenadressenmultiplexer 38 in den 7 und 8 verwendbar ist. Dabei kann die gleiche Adressenmultiplexerschaltung als Zeilenadressenmultiplexer oder als Spaltenadressenmultiplexer verwendet werden, was durch die verwendeten Eingabesignale bestimmt wird. Der Spaltenadressenmultiplexer 38 wird nun unter Bezugnahme auf die spezielle Schaltung von 10 beschrieben, die Beschreibung gilt jedoch mit entsprechenden Signalmodifikationen auch für den Zeilenadressenmultiplexer.
  • Der Spaltenadressenmultiplexer 38 beinhaltet getaktete CMOS-Inverter, die P-Typ- und N-Typ-MOS-Transisoren P1 bis P4 und N1 bis N5 umfassen, und einen Inverterzwischenspeicher LA1 mit Invertern INV1 und INV2. Zwei Eingabeanschlüsse des Spaltenadressenmultiplexers 38 empfangen individuell Spaltenadressen A_CADD und B_CADD über zwei Anschlussstellen. Der Spaltenadressenmultiplexer 38 wählt eine der beiden Eingaben durch einen logischen Zustand der Zugriffsauswahlsignale PRB_MA und PRB_MB aus und gibt dann die ausgewählte Adresse als ausgewählte Spaltenadresse SCADD aus. Ein N-Typ-MOS-Transistor N5 und ein NOR-Gatter NOR1 sind angeordnet, um einen Entladepfad zwischen einem Eingabeanschluss des Inverterzwischenspeichers LA1 und Masse zu bilden.
  • Das Zugriffsauswahlsignal PRB_MA ist beispielsweise mit einem niedrigen logischen Pegel angelegt, wobei die über die erste Anschlussstelle, d.h. Port 500 oder Port A, angelegte Spaltenadresse A_CADD über einen aus dem P-Typ- und N-Typ-Transistor P2 und N1 gebildeten Inverter invertiert wird. Die Spaltenadresse A_CADD wird nochmals durch den Inverter INV1 invertiert und als ausgewählte Spaltenadresse SCADD ausgegeben. Das Zugriffsauswahlsignal PRB_MB wird mit einem hohen logischen Pegel angelegt. Als Ergebnis wird die über den zweiten Port 510 oder Port B angelegte Spaltenadresse B_CADD nicht an einen Eingabeanschluss des Zwischenspeichers LA1 angelegt, da der aus dem P-Typ- und N-Typ-MOS-Transistor P4 und N3 gebildete Inverter nicht aktiviert ist. Als Konsequenz wird die über die zweite Anschlussstelle angelegte Spaltenadresse B_CADD nicht als Spaltenadresse SCADD ausgewählt.
  • Wenn eine Ausgabe des NOR-Gatters NOR1 einen hohen Pegel annimmt, wird der N-Typ-MOS-Transistor N5 leitend geschaltet und ein im Zwischenspeicher LA1 zwischengespeicherter Pegel wird auf einen niedrigen Pegel zurückgesetzt.
  • 11 zeigt detailliert im Schaltbild eine Realisierung des zweiten Multiplexers 121 der 7 und 8. Unter Bezugnahme auf 11 bilden ein NOR-Gatter 122, ein Inverter 123 und vier P-Typ-MOS-Transistoren 124 bis 127, die wie in 11 dargestellt ist miteinander gekoppelt sind, den zweiten Multiplexer 121. Die P-Typ-MOS-Transistoren 124 und 125 und die P-Typ-MOS-Transistoren 126 und 127 arbeiten, um selektiv einen Lesepfad oder einen Schreibpfad auszubilden. Während eines Lesebetriebsmodus sind die P-Typ-MOS-Transistoren 124 und 125 beispielsweise leitend geschaltet und das globale Eingabe-/Ausgabeleitungspaar GIO, GIOB und das Dateneingabe-/Datenausgabeleitungspaar DIO, DIOB sind miteinander gekoppelt. Während eines Schreibbetriebsmodus sind die P-Typ-MOS-Transistoren 126 und 127 leitend geschaltet und das globale Eingabe-/Ausgabeleitungspaar GIO, GIOB und das Schreibdateneingabe-/Schreibdatenausgabeleitungspaar WDIO, WDIOB sind miteinander gekoppelt.
  • Unter Bezugnahme auf die 13 bis 15 wird nachfolgend ein Verfahren zum Anlegen einer Betriebsversorgungsspannung eines ersten Portausgabetreibers 404 oder eines zweiten Portausgabetreibers 405, die in 12 dargestellt sind, mit dem gleichen Pegel oder mit wechselseitig verschiedenen Pegeln beschrieben.
  • 13 zeigt im Blockdiagramm eine Schmelzsicherungsoption für eine Spannungsversorgungspegelauswahl pro Anschlussstelle gemäß einigen Ausführungsformen. 14 zeigt im Blockdiagramm verschiedene Steuerungsoptionen für eine Versorgungspegelauswahl pro Anschlussstelle gemäß einer anderen Ausführungsform. 15 zeigt grafisch Kennlinien für verschiedene Versorgungsspannungspegel, die pro Anschlussstelle an einen erfindungsgemäßen DRAM 17 angelegt werden.
  • Unter Bezugnahme auf 13 können der erste Portausgabetreiber 404 und der zweite Portausgabetreiber 405 einen ersten Versorgungsspannungspegel VDDQ_APO oder einen zweiten Versorgungsspannungspegel VDDQ_BPO, die in 15 als Betriebsspannung dargestellt sind, durch selektives Laserschneiden oder strominduziertes Durchtrennen von Schmelzsicherungen F1, F2, F3, F4 eines ersten und eines zweiten Sicherungsoptionsteils OPT1 und OPT2 empfangen. Wenn beispielsweise eine Sicherung F2 innerhalb des ersten Sicherungsoptionsteils OPT1 durchtrennt wird, kann der Ausgabetreiber 404 einen ersten Versorgungsspannungspegel empfangen, der über einen Anschluss VDDQ_A angelegt wird. Wenn eine Sicherung F3 innerhalb des zweiten Sicherungsoptionsteils OPT2 durchtrennt wird, kann der Ausgabetreiber 405 einen zweiten Versorgungsspannungspegel empfangen, der über einen Anschluss VDDQ_B angelegt wird. Als Konsequenz kann der Ausgabetreiber 405 eine Datenausgabe im Vergleich mit dem Ausgabetreiber 404 auf einen höheren Pegel treiben und einem Ausgabeanschluss DQ_Bi zur Verfügung stellen. Als Ergebnis kann der zweite Prozessor den Vorteil aufweisen, Daten gleichmäßiger zu verarbeiten.
  • 14 zeigt ein Schema, in dem ein Schalter SW des Optionsteils 1 durch Anlegen eines Befehls eines Modusregistersatzes (MRS) oder eines Befehls eines erweiterten Modusregistersatzes (EMRS) oder durch eine Metalloption während eines Herstellungsprozesses auf einen Anschluss geschaltet wird, der aus dem ersten oder zweiten Anschluss A oder B ausgewählt wird. In der 14 wird ein aus einem P-Typ-MOS-Transistor P und einem N-Typ-MOS-Transistor N gebildeter Inverter als äquivalenter Ausgabetreiber repräsentiert und die Konfiguration von Bauelementen P10, P11, N10 bis N15, IN1 und IN2 zeigt eine bekannte Pegelschieberschaltung. Ein Datenausgabetreiber gemäß einer Ausführungsform kann Ausgabedaten als erster festgelegter Hubpegel durch eine Schmelzsicherungsoption oder eine Metalloption treiben. Zusätzlich kann, da der erste festgelegte Hubpegel separat von einem zweiten festgelegten Hubpegel gesetzt werden kann, der erste festgelegte Hubpegel niedriger als der zweite festgelegte Hubpegel eines Datenausgabetreibers sein, der innerhalb der zweiten, sich auf Eingabe/Ausgabe beziehenden Schaltung installiert ist.
  • In der nachfolgenden Beschreibung werden zusätzliche Ausführungsformen speziell im Hinblick darauf angegeben, wie mit mehreren Prozessoren auf einen geteilt genutzten Speicherbereich innerhalb eines Speicherzellenfelds zugegriffen werden kann, wobei auf die zugehörigen Figuren Bezug genommen wird.
  • Unter erneuter Bezugnahme auf 6 ist ein Zugriffsvorgang durch den zweiten Prozessor 12 auf den dritten Speicherbereich 102 als ein privater Speicher oder auf den vierten Speicherbereich 103 als ein privater Speicher über die zweite Anschlussstelle 510 analog zu einem Datenzugriffsvorgang eines allgemeinen DRAMs. Der Zugriff durch den ersten oder zweiten Prozessor 10, 12 auf den ersten oder zweiten Speicherbereich 100 oder 101, die als geteilt genutzter Speicherbereich bereitgestellt werden, wird im Folgenden beschrieben.
  • Wenn der erste Prozessor 10 während eines Lesebetriebsmodus auf den ersten Speicherbereich 100 zugreift, führt der Pfadentscheidungsteil 201 von 9 eine logische Kombination der externen Signale RASB_A, WEB_A und BA_A aus und gibt das Zugriffsauswahlsignal PRB_MA mit einem niedrigen logischen Pegel und das Zugriffsauswahlsignal PRB_MB mit einem hohen logischen Pegel aus. Dadurch wählt der in 8 dargestellte Zeilenadressenmultiplexer 28 eine Zeilenadresse A_ADD aus, die über die erste Anschlussstelle A angelegt wird, und gibt diese als ausgewählte Zeilenadresse SADD aus. Der Zeilendecoder 30 arbeitet so, dass eine Wortleitung WLi innerhalb des ersten Speicherbereichs 100 aktiviert wird, auf die durch den ersten Prozessor 10 zugegriffen wird. Wenn die Wortleitung WLi aktiviert ist, werden Daten von Speicherzellen, von denen ein Gate des Zugriffstransistors AT mit der aktivierten Wortleitung WLi verbunden ist, auf einem korrespondierenden Bitleitungspaar entwickelt. Wenn beispielsweise das Gate des Zugriffstransistors AT, der eine Speicherzelle 4 bildet, durch einen Wortleitungs-Boostvorgang eine Spannung empfängt, die höher als eine Betriebsversorgungsspannung ist, erscheinen auf der Bitleitung BLi entwickelte Potentiale entsprechend einem Ladungszustand im Speicherkondensator C. In einem geladenen Zustand kann das Potential beispielsweise 1,8 V bis 3 V betragen und im nicht geladenen Zustand 0 V. In anderen Worten ausgedrückt, Ladungsteilungsvorgänge mit Bitleitungen im geladenen und nicht geladenen Zustand werden voneinander ver schieden repräsentiert und die Differenz wird durch den Bitleitungsabtastverstärker 5 abgetastet und verstärkt. Wenn beispielsweise ein Potential auf der Bitleitung BLi als ein hoher Pegel bereitgestellt wird und ein Potential auf der Bitleitung BLBi als komplementärer Bitleitung als niedriger Pegel bereitgestellt wird und ein Spaltengatter, das auf einen hohen logischen Pegel eines Spaltenauswahlsignals CSL reagiert, leitend geschaltet wird, wird ein Potential auf dem Bitleitungspaar BLi, BLBi zu einem korrespondierenden lokalen Eingabe-/Ausgabeleitungspaar LIO, LIOB übertragen, wie in 8 dargestellt ist.
  • Die Wortleitung WLi ist aktiviert und Daten der Speicherzelle erscheinen als Potential eines hohen oder niedrigen Pegels auf dem Bitleitungspaar BLi, BLBi, und dann wählt der in 10 dargestellte Spaltenadressenmultiplexer 38 die Spaltenadresse A_CADD der ersten Anschlussstelle A aus und gibt diese als ausgewählte Spaltenadresse SADD aus. Der Spaltendecoder 40 arbeitet so, dass ein Potential des Bitleitungspaars BLi, BLBi innerhalb des ersten Speicherbereichs 100, auf den der erste Prozessor 10 zugreift, zum lokalen Eingabe-/Ausgabeleitungspaar LIO, LIOB übertragen wird.
  • Daten auf dem lokalen Eingabe-/Ausgabeleitungspaar LIO, LIOB, die mit einem Potentialpegel bereitgestellt werden, werden zum globalen Eingabe-/Ausgabeleitungspaar GIO, GIOB übertragen, wenn N-Typ-MOS-Transistoren 21 und 22 leitend geschaltet sind, die einen ersten Multiplexer 20 (LIO MUX) bilden. Ein Schaltsignal LIOC, das gemeinsam an Gates der Transistoren 21 und 22 angelegt wird, kann ein Signal sein, das korrespondierend zu einem vom Zeilendecoder 30 ausgegebenen Decodiersignal erzeugt wird.
  • Das obige Beispiel ist für den Fall, dass das Zugriffsauswahlsignal PRB_MA mit einem niedrigen logischen Pegel ausgegeben wird. Daher werden die zum globalen Eingabe-/Ausgabeleitungspaar GIO, GIOB ü bertragenen Daten über den zweiten Multiplexer 120 zum Eingabe/Ausgabe-Abtastverstärker und -Treiber 130 übertragen. Wie aus 12 ersichtlich ist, verstärkt ein Eingabe/Ausgabe-Abtastverstärker 135 Daten, die aufgrund der Übertragung über die Pfade geschwächt sind, und überträgt diese über einen Multiplexer und Treiber 300 zum Ausgabepuffer 402. Der Ausgabetreiber 404 empfängt Daten vom Ausgabepuffer 402 und treibt die Daten auf einen Spannungshub mit einem ersten festgelegten Pegel VDDQ_A. Dadurch liest der erste Prozessor 10 über die erste Anschlussstelle 500 von 7 Daten, die in der Speicherzelle 4 gespeichert sind.
  • Im obigen Beispiel ist der zweite Multiplexer 121 gesperrt. Dadurch bleibt ein Zugriff des zweiten Prozessors 12 auf den ersten Speicherbereich 100 blockiert. In diesem Fall kann der zweite Prozessor 12 aus 6 über die zweite Anschlussstelle 510 jedoch immer noch auf die Speicherbereiche 101, 102 und 103 zugreifen. Des Weiteren kann die festgelegte Größe oder Anzahl der geteilt genutzten Speicherbereiche in Abhängigkeit einer Betriebslast des ersten und zweiten Prozessors verändert werden.
  • In der nachfolgenden Beschreibung führt, wenn der zweite Prozessor 12 während eines Schreibvorgangs auf den ersten Speicherbereich 100 zugreift, der Pfadentscheidungsteil 201 eine logische Kombination der externen Signale RASB_B, WEB_B und BA_B aus, die vom zweiten Prozessor 12 angelegt werden, und gibt das Zugriffsauswahlsignal PRB_MB mit einem niedrigen logischen Pegel und das Zugriffsauswahlsignal PRB_MA mit einem hohen logischen Pegel aus. Dadurch wählt der in 8 dargestellte Zeilenadressenmultiplexer 28 eine Zeilenadresse B_ADD aus, die über die zweite Anschlussstelle B angelegt wird, und gibt diese als ausgewählte Zeilenadresse SADD aus. Der Zeilendecoder 30 arbeitet so, dass eine Wortleitung WLi innerhalb des ersten Speicherbereichs 100 aktiviert wird, auf den durch den zweiten Prozes sor 12 zugegriffen wird. Wenn die Wortleitung WLi aktiviert ist, wird der Zugriffstransistor AT einer Speicherzelle leitend geschaltet, und über ein spaltenausgewähltes Bitleitungspaar angelegte Daten sind zum Schreiben bereit, um im Speicherkondensator C gespeichert zu werden.
  • Andererseits werden über die zweite Anschlussstelle B angelegte Schreibdaten sequentiell über einen Eingabepuffer 410 und einen Treiber 310 aus 8 geleitet und an einen DIO-Treiber 131b aus 11 angelegt. Der DIO-Treiber 131b treibt die angelegten Schreibdaten erneut, die dann zu einem Schreibdateneingabe-/Schreibdatenausgabeleitungspaar WDIO, WDIOB übertragen werden. Ein NOR-Gatter 122 aus 11 gibt einen hohen logischen Pegel aus, wodurch P-Typ-MOS-Transistoren 126 und 127 leitend geschaltet sind. Die Schreibdaten des Schreibdateneingabe-/Schreibdatenausgabeleitungspaares WDIO, WDIOB werden zum globalen Eingabe-/Ausgabeleitungspaar GIO, GIOB übertragen.
  • Hierbei ist der zweite Multiplexer 120 aus 8 in einem gesperrten Zustand. Wenn die N-Typ-MOS-Transistoren 21 und 22 leitend geschaltet sind, die den ersten Multiplexer 20 bilden, werden die Schreibdaten auf dem globalen Eingabe-/Ausgabeleitungspaar GIO, GIOB zum lokalen Eingabe-/Ausgabeleitungspaar LIO, LIOB übertragen. Hierbei weist ein logischer Pegel des Spaltenauswahlsignals CSL einen hohen Zustand auf und Spaltengatter T1 und T2 sind leitend geschaltet. Dadurch werden Daten auf dem lokalen Eingabe-/Ausgabeleitungspaar LIO, LIOB zu einem korrespondierenden Bitleitungspaar BLi, BLBi übertragen und über den Abtastverstärker 5 im Speicherkondensator der Speicherzelle 4 gespeichert. Der erste Prozessor 10 aus 6 kann im Wesentlichen gleichzeitig auf die anderen Speicherbereiche 101, 102 und 103 mit Ausnahme des ersten Speicherbereichs 100 zugreifen.
  • Wie oben ausgeführt ist, können in einem Halbleiterspeicherbauelement gemäß Ausführungsformen der Erfindung eine Mehrzahl von Prozessoren gleichmäßig auf einen geteilt genutzten Speicherbereich innerhalb eines Speicherzellenfelds zugreifen, so dass sich eine Datenübertragungs- und Verarbeitungsgeschwindigkeit erhöht. Zusätzlich wird die Systemgröße kompakt und die Anzahl von Speichern wird reduziert, was die Speicherkosten des Systems senkt. Die Verwendung des Speichers in einem tragbaren Elektronikgerät verbessert die Betriebsleistungsfähigkeit und reduziert die Kosten wesentlich.
  • Obwohl eine bestimmte Konfiguration der Bänke beschrieben wurde, kann selbstverständlich eine beliebige Anzahl und Konfiguration von Bänken verwendet werden. Das DRAM 17 kann beispielsweise 16 Bänke umfassen, wobei auf 14 Bänke von einem ersten und von einem zweiten Prozessor zugegriffen werden kann.
  • Des Weiteren ist der Zugriff nicht auf zwei Prozessoren begrenzt und gemeinsam genutzte Bänke können beliebig den Prozessoren zugeordnet werden. Das DRAM 17 kann beispielsweise acht Bänke 1 bis 8 umfassen. Ein erster Prozessor und ein zweiter Prozessor können sich die Bänke 1 und 2 teilen. Der zweite Prozessor und ein dritter Prozessor können sich die Bänke 3 und 4 teilen. Der dritte Prozessor und ein vierter Prozessor können sich die Bank 5 teilen. Der erste Prozessor, der zweite Prozessor und der dritte Prozessor können exklusiv auf die Bank 6, 7 bzw. 8 zugreifen, während der vierte Prozessor auf keine Bank exklusiv zugreifen kann.
  • Bei vier Speicherbereichen kann beispielsweise einer als geteilt genutzter Speicherbereich bestimmt werden und die restlichen drei Speicherbereiche können als private Speicherbereiche bestimmt werden, oder alle vier Speicherbereiche können als gemeinsam genutzte Speicherbereiche festgelegt werden. Zusätzlich wurde oben der Fall für einen dua len Prozessor prinzipiell beschrieben, wenn aber drei oder mehr Prozessoren im System verwendet werden, können drei oder mehr Ports in einem DRAM installiert sein, und einer der drei Prozessoren kann zu einem jeweiligen Zeitpunkt auf einen bestimmten geteilt genutzten Speicher zugreifen. Zudem können andere Strukturen, die sich von der Struktur unterscheiden, dass ein Multiplexer als ein Pfadschalter zwischen einem Eingabe-/Ausgabe-Abtastverstärker und einem globalen Eingabe-/Ausgabeleitungspaar installiert ist, bereitgestellt werden, um eine Pfadumschaltung an einer anderen Position vorzunehmen.
  • Obwohl oben ein DRAM beschrieben wurde, können andere Ausführungsformen einen statischen Speicher mit direktem Zugriff (SRAM), einen nichtflüchtigen Speicher oder andere Speichertypen umfassen.
  • Entsprechende Ausführungsformen stellen ein Mehrprozessorsystem zur Verfügung, das in der Lage ist, gleichmäßig auf einen innerhalb eines DRAM-Speicherzellenfelds zugewiesenen, geteilt genutzten Speicherbereich zuzugreifen.
  • Entsprechende Ausführungsformen stellen ein Mehrpfadzugriffs-Halbleiterspeicherbauelement zur Verfügung, das innerhalb eines Speicherzellenfelds einen Speicherbereich aufweist, das sich mehrere Prozessoren teilen.
  • Bestimmte Ausführungsformen stellen einen dynamischen Mehrpfadzugriff-Halbleiterspeicher mit wahlfreiem Zugriff zur Verfügung, das innerhalb eines Speicherzellenfelds einen Speicherbereich aufweist, auf den über wechselseitig verschiedene Pfade zugegriffen werden kann, wobei das Speicherzellenfeld Speicherzellen umfasst, die in einem Matrixtyp von Zeilen und Spalten angeordnet sind und die jeweils einen Zugriffstransistor und einen Speicherkondensator umfassen.
  • Entsprechende Ausführungsformen stellen eine Schaltung zum Steuern eines lesevorgangsbezogenen Pfads eines DRAMs zu Verfügung, die in der Lage ist, Daten einer aus einem DRAM-Speicherzellenfeldbereich ausgewählten Speicherzelle über einen Pfad auszulesen, der aus zwei oder mehr Pfaden ausgewählt ist. In der Schaltung können Daten der aus dem DRAM-Speicherzellenfeldbereich ausgewählten Speicherzelle über einen Port ausgelesen werden, auf den über zwei oder mehr Anschlussstellen zugegriffen werden kann.
  • Bestimmte Ausführungsformen stellen eine Schaltung zum Steuern eines schreibvorgangsbezogenen Pfads eines DRAMs zur Verfügung, die in der Lage ist, Schreibdaten, die über einen Pfad bereitgestellt werden, der aus zwei oder mehr Pfaden ausgewählt ist, in eine aus einem DRAM-Speicherzellenfeldbereich ausgewählte Speicherzelle zu schreiben. In der Schaltung können Schreibdaten, die über einen Port bereitgestellt werden, der aus zwei oder mehr Ports ausgewählt wird, in die aus dem DRAM-Speicherzellenfeldbereich ausgewählte Speicherzelle geschrieben werden.
  • Einige Ausführungsformen stellen eine Schaltung zum Steuern eines Ausgabepegels eines DRAMs zu Verfügung, die in der Lage ist, Hubpegel von Daten unabhängig zu betreiben, die über mehrere Ports ausgegeben werden, wenn zwei oder mehr unabhängige Ports in einem DRAM installiert sind.
  • Einige Ausführungsformen stellen eine Schaltung zum Steuern eines Pegels einer Versorgungsspannung eines DRAMs zur Verfügung, die in der Lage ist, Pegel der Feldversorgungsspannung durch einen Port, auf den zugegriffen wird, unabhängig zu betreiben, wenn zwei oder mehr unabhängige Ports in einem DRAM installiert sind.
  • Einige Ausführungsformen stellen verbesserte oder neue mobilorientierte Speicherstrukturen und -Verfahren zur Verfügung, über die eine Lese-/Schreibpfadsteuerung passend zu einem Layout von privaten und/oder geteilt genutzten Speicherbereichen und Eingabe-/Ausgabeabtastverstärkern innerhalb eines Speicherfelds und zu entsprechenden Anschlussstellen realisiert werden kann, was in einer hohen Datenverarbeitungsgeschwindigkeit resultiert.
  • Einige Ausführungsformen stellen einen dynamischen Mehrpfadzugriffsspeicher mit direktem Zugriff zur Verfügung, bei dem eine Datenübertragungs- und Datenverarbeitungsgeschwindigkeit verbessert werden kann und eine Systemabmessung kompakter werden kann und die Speicherkosten innerhalb eines System reduziert werden können.
  • Ein Halbleiterspeicherbauelement gemäß einigen Ausführungsformen umfasst wenigstens einen innerhalb eines Speicherzellenfelds zugeordneten, geteilt genutzten Speicherbereich, der korrespondierend mit der Anzahl von Prozessoren mit Anschlussstellen gekoppelt ist, auf die unabhängig zugreifbar ist. Auf den geteilt genutzten Speicherbereich kann selektiv durch die Prozessoren und einen Zugriffspfadausbildungsteil zugegriffen werden, der in Reaktion auf externe Signale, die von den Prozessoren angelegt werden, einen Datenzugriffspfad zwischen einer ausgewählten Anschlussstelle und dem geteilten Speicherbereich ausbildet.
  • Ein Halbleiterspeicherbauelement gemäß einigen Ausführungsformen umfasst wenigstens einen innerhalb eines Speicherzellenfelds zugeordneten, geteilt genutzten Speicherbereich, der mit einer unabhängigen ersten und zweiten Anschlussstelle gekoppelt ist und auf den selektiv durch einen ersten und zweiten Prozessor zugegriffen wird. Das Halbleiterspeicherbauelement umfasst zudem einen Zugriffspfadausbildungsteil zum Ausbilden eines Datenzugriffspfads mit einem festgelegten Hubpe gel pro Anschlussstelle zwischen einer ausgewählten Anschlussstelle und dem geteilt genutzten Speicherbereich in Reaktion auf externe Signale, die von den Prozessoren angelegt werden.
  • In entsprechenden Ausführungsformen kann der Zugriffspfadausbildungsteil einen Pfadentscheidungsteil zum logischen Kombinieren der externen Signale und zum Erzeugen eines Zugriffsauswahlsignals, einen Zeilen- und Spaltenadressenmultiplexer zum Auswählen einer Zeilen- und Spaltenadresse aus Zeilen- und Spaltenadressen, die jeweils über die erste und zweite Anschlussstelle angelegt werden, in Reaktion auf das Zugriffsauswahlsignal und zum individuellen Anlegen der Adresse an einen Zeilendecoder und einen Spaltendecoder, die mit dem geteilt genutzten Speicherbereich verbunden sind, einen ersten und zweiten globalen Multiplexer zur Herstellung einer Verbindung zwischen einem globalen Eingabe-/Ausgabeleitungspaar des geteilt genutzten Speicherbereichs und einem ersten Dateneingabe-/Datenausgabeleitungspaar oder zwischen dem globalen Eingabe-/Ausgabeleitungspaar des geteilt genutzten Speicherbereichs und einem zweiten Dateneingabe-/Datenausgabeleitungspaar in Reaktion auf das Zugriffsauswahlsignal und einen sich auf Eingabe/Ausgabe beziehenden Teil umfassen, der eine erste sich auf Eingabe/Ausgabe beziehende Schaltung, die zwischen dem ersten globalen Multiplexer und der ersten Anschlussstelle installiert ist, und eine zweite sich auf Eingabe/Ausgabe beziehende Schaltung umfasst, die zwischen dem zweiten globalen Multiplexer und der zweiten Anschlussstelle installiert ist.
  • In entsprechenden Ausführungsformen umfasst die erste sich auf Eingabe/Ausgabe beziehende Schaltung eine Datenausgabepfadschaltung und eine Dateneingabepfadschaltung. Die Datenausgabepfadschaltung kann einen Eingabe-/Ausgabeabtastverstärker, der operativ mit dem ersten globalen Multiplexer verbunden ist, einen Datenmultiplexer, der operativ mit dem Eingabe-/Ausgabeabtastverstärker verbunden ist, ei nen Datenausgabepuffer, der mit dem Datenmultiplexer verbunden ist, und einen Datenausgabetreiber umfassen, der mit dem Datenausgabepuffer verbunden ist und Ausgabedaten treibt. Die Dateneingabepfadschaltung kann einen Dateneingabepuffer, der mit der ersten Anschlussstelle verbunden ist, einen ersten Eingabetreiber zum primären Treiben von Schreibdaten, der mit dem Dateneingabepuffer verbunden ist, und einen zweiten Eingabetreiber zum sekundären Treiben der Schreibdaten umfassen, der mit dem ersten Eingabetreiber verbunden ist.
  • In einigen Ausführungsformen können mehrere Speicherzellen, die in einem Matrixtyp von Zeilen und Spalten im geteilt genutzten Speicherbereich angeordnet sind, DRAM-Speicherzellen sein, die jeweils einen Zugriffstransistor und einen Speicherkondensator umfassen. Zwei Eingabe-/Ausgabeabtastverstärker können in einem geteilt genutzten Speicherbereich angeordnet sein.
  • In einigen Ausführungsformen können der erste und zweite globale Multiplexer wechselseitig entgegengesetzte Schaltvorgänge aufweisen und der Pfadentscheidungsteil kann das Zugriffsauswahlsignal durch logisches Kombinieren eines Zeilenadressenabtastsignals, eines Schreibfreigabesignals und einer Bankauswahladresse erzeugen, die über die erste und zweite Anschlussstelle angelegt werden.
  • In einigen Ausführungsformen können sich der erste und zweite Prozessor über die erste und zweite Anschlussstelle ein globales Eingabe-/Ausgabeleitungspaar des geteilt genutzten Speicherbereichs, ein lokales Eingabe-/Ausgabeleitungspaar, das mit dem globalen Eingabe-/Ausgabeleitungspaar gekoppelt ist, ein Bitleitungspaar, das durch Verwendung eines Spaltenauswahlsignals mit dem lokalen Eingabe-/Ausgabeleitungspaar gekoppelt ist, einen Bitleitungsabtastverstärker, der zum Abtasten und Verstärken von Daten einer Bitleitung an das Bitlei tungspaar angepasst ist, und eine Speicherzelle teilen, die mit einem Zugriffstransistor verbunden ist, wobei die Speicherzelle auf dem Bitleitungspaar ausgebildet ist.
  • In einigen Ausführungsformen kann der Datenausgabetreiber die Daten durch eine Schmelzsicherungsoption oder eine Metalloption auf einen ersten festgelegten Pegel treiben. Der erste festgelegte Hubpegel kann von einem zweiten festgelegten Hubpegel des Datenausgabetreibers verschieden sein, der innerhalb der zweiten sich auf Eingabe/Ausgabe beziehenden Schaltung installiert ist.
  • In einigen Ausführungsformen kann der Datenausgabetreiber die Daten durch einen angelegten Modusregistersatzbefehl oder einen erweiterten Modusregistersatzbefehl auf einen ersten vorgebbaren Hubpegel treiben.
  • Wenn der erste Prozessor über die erste Anschlussstelle auf den geteilt genutzten Speicherbereich zugreift, kann der zweite Prozessor über die zweite Anschlussstelle auf andere Speicherbereiche zugreifen. Zwei geteilt genutzte Speicherbereiche und zwei private Speicherbereiche können z.B. bankweise im Speicherzellenfeld zugeordnet werden.
  • Ein tragbares Kommunikationssystem gemäß einigen Ausführungsformen umfasst einen ersten Prozessor zum Ausführen einer ersten festgelegten Aufgabe, einen zweiten Prozessor zum Ausführen einer zweiten festgelegten Aufgabe und einen dynamischen Speicher mit direktem Zugriff, der ein Speicherzellenfeld mit einem ersten Speicherbereich, auf den vom ersten und zweiten Prozessor zugegriffen wird, und einem zweiten Speicherbereich, auf den nur der zweite Prozessor zugreift, eine erste und eine zweite Anschlussstelle, die mit korrespondierenden Bussen des ersten und zweiten Prozessors verbunden sind, und einen Zugriffspfadausbildungsteilumfasst, der in Reaktion auf externe Signale, die vom ersten und zweiten Prozessor angelegt werden, einen Datenzugriffspfad zwischen einer ausgewählten Anschlussstelle und dem ersten Speicherbereich ausbildet.
  • Ein Verfahren zum Steuern eines Datenzugriffs in einem Halbleiterspeicherbauelement gemäß einigen Ausführungsformen umfasst ein Bereitstellen von wenigstens einem geteilt genutzten Speicherbereich und wenigstens zwei voneinander unabhängigen Eingabe-/Ausgabeanschlussstellen innerhalb eines Speicherzellenfelds des Bauelements und ein operatives Verbinden eines Datenzugriffspfads zwischen einer ausgewählten Anschlussstelle und dem geteilt genutzten Speicherbereich in Reaktion auf angelegte externe Signale.
  • Bei der oben beschriebenen Konfiguration der Erfindung kann gemäß entsprechenden Ausführungsformen auf einen innerhalb eines Speicherzellenfelds zugeordneten, geteilt genutzten Speicherbereich gleichmäßig von einer Mehrzahl von Prozessoren zugegriffen werden. Dadurch kann die Datenübertragungsgeschwindigkeit und Datenverarbeitungsgeschwindigkeit verbessert werden und die Größe des Systems wird kompakt. Die Speicherkosten können durch eine Reduzierung der Speicheranzahl gesenkt werden. Entsprechend kann ein verbessertes Mehrprozessorsystem zur Verfügung gestellt werden.

Claims (26)

  1. Halbleiterspeicherbauelement mit – einer Mehrzahl von Ports (500, 510), – einer Mehrzahl von Datenleitungspaaren (DIO, DIOB), wobei jeder Port mit einem der Datenleitungspaare assoziiert ist, – einer Mehrzahl von Adressenleitungssätzen, wobei jeder Port mit einem der Adressenleitungssätze assoziiert ist, und – einem geteilt genutzten Speicherbereich (100, 101) eines Speicherzellenfelds, auf den über die Ports zugreifbar ist, gekennzeichnet durch – eine Zugriffssteuereinheit (200), die mit den Ports (500, 510) gekoppelt und konfiguriert ist, ein Zugriffsauswahlsignal (PRB_MA, PRB_MB) in Reaktion auf eine Mehrzahl von Steuersignalen zu erzeugen, die über die Ports empfangbar sind, und – einen Zugriffsrouter, der mit dem geteilt genutzten Speicherbereich (100, 101), den Datenleitungspaaren (DIO, DIOB) und den Adressenleitungssätzen gekoppelt und konfiguriert ist, einen der Adressenleitungssätze und eines der Datenleitungspaare selektiv mit dem geteilt genutzten Speicherbereich in Reaktion auf das Zugriffsauswahlsignal zu verbinden.
  2. Halbleiterspeicherbauelement nach Anspruch 1, dadurch gekennzeichnet, dass der Zugriffsrouter folgende Komponenten umfasst: – einen Zeilen- und Spaltenadressenmultiplexer, der mit den Adressenleitungssätzen gekoppelt und konfiguriert ist, in Reaktion auf das Zugriffsauswahlsignal (PRB_MA, PRB_MB) eine Zeilenadresse und eine Spaltenadresse aus den Adressensätzen für einen Zugriff auf den geteilt genutzten Speicherbereich (100, 101) auszuwählen, und – eine Mehrzahl von globalen Multiplexern, die mit einem globalen Eingabe-/Ausgabeleitungspaar (GIO, GIOB) des geteilt genutzten Speicherbereichs (100, 101) und den Datenleitungspaaren (DIO, DIOB) gekoppelt und konfiguriert sind, das globale Eingabe-/Ausgabeleitungspaar in Reaktion auf das Zugriffsauswahlsignal mit einem der Datenleitungspaare zu koppeln.
  3. Halbleiterspeicherbauelement nach Anspruch 2, dadurch gekennzeichnet, dass auf das globale Eingabe-/Ausgabeleitungspaar (GIO, GIOB) des geteilt genutzten Speicherbereichs (100, 101) über jeden Port (500, 510) zugreifbar ist.
  4. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Zugriffssteuereinheit (200) weiter konfiguriert ist, das Zugriffsauswahlsignal (PRB_MA, PRB_MB) in Reaktion auf ein Zeilenadressenabtastsignal, ein Schreibfreigabesignal und eine Bankauswahladresse zu erzeugen, die über die Ports (500, 510) empfangbar sind.
  5. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4, weiter gekennzeichnet durch eine Mehrzahl von Eingabe-/Ausgabeschaltungen, von denen jede über ein assoziiertes Datenleitungspaar (DIO, DIOB) mit einem assoziierten globalen Multiplexer und mit einem assoziierten Port (500, 510) gekoppelt ist.
  6. Halbleiterspeicherbauelement nach Anspruch 5, dadurch gekennzeichnet, dass jede Eingabe-/Ausgabeschaltung folgende Komponenten umfasst: a) eine Datenausgabepfadschaltung mit – einem Eingabe/Ausgabe-Abtastverstärker, der mit dem assoziierten globalen Multiplexer gekoppelt ist, – einem Datenmultiplexer, der mit dem Eingabe/Ausgabe-Abtastverstärker gekoppelt ist, – einem Datenausgabepuffer, der mit dem Datenmultiplexer gekoppelt ist, und – einem Datenausgabetreiber, der mit dem Datenausgabepuffer und dem assoziierten Port (500, 510) gekoppelt ist, und b) eine Dateneingabepfadschaltung mit – einem Dateneingabepuffer, der mit dem assoziierten Port (500, 510) gekoppelt ist, – einem ersten Eingabetreiber, der mit dem Dateneingabepuffer gekoppelt ist, und – einem zweiten Eingabetreiber, der mit dem ersten Eingabetreiber und dem assoziierten globalen Multiplexer gekoppelt ist.
  7. Halbleiterspeicherbauelement nach Anspruch 6, dadurch gekennzeichnet, dass wenigstens zwei Eingabe/Ausgabe-Abtastverstärker der Eingabe-/Ausgabeschaltungen im geteilt genutzten Speicherbereich (100, 101) angeordnet sind.
  8. Halbleiterspeicherbauelement nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass jeder Datenausgabetreiber konfiguriert ist, die Daten auf einen Hubpegel zu treiben, der von einer assoziierten Schmelzsicherungsoption und/oder Metalloption bestimmt ist.
  9. Halbleiterspeicherbauelement nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass ein Hubpegel wenigstens eines Datenausgabetreibers von einem Hubpegel wenigstens eines anderen Datenausgabetreibers verschieden ist.
  10. Halbleiterspeicherbauelement nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, dass jeder Datenausgabetreiber konfiguriert ist, die Daten auf einen Hubpegel zu treiben, der von einem Modusregistersatzbefehl und/oder von einem erweiterten Modusregistersatzbefehl bestimmt ist.
  11. Halbleiterspeicherbauelement nach einem der Ansprüche 2 bis 10, dadurch gekennzeichnet, dass die globalen Multiplexer so konfiguriert sind, dass zu jedem Zeitpunkt höchstens ein globaler Multiplexer das assoziierte Dateneingabe-/Datenausgabeleitungspaar mit dem globalen Eingabe-/Ausgabeleitungspaar (GIO, GIOB) koppelt.
  12. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 11, weiter gekennzeichnet durch – einen zweiten geteilt genutzten Speicherbereich (100, 101), – eine Mehrzahl von zweiten Datenleitungspaaren und – einen zweiten Zugriffsrouter, der mit dem zweiten geteilt genutzten Speicherbereich (100, 101), den zweiten Datenleitungspaaren und den Adressenleitungssätzen gekoppelt und konfiguriert ist, einen der Adressenleitungssätze und eines der zweiten Datenleitungspaare selektiv mit dem geteilt genutzten Speicherbereich (100, 101) in Reaktion auf ein zweites Zugriffsauswahlsignal (PRB_MA, PRB_MB) zu verbinden, – wobei die Zugriffssteuereinheit (200) weiter konfiguriert ist, das zweite Zugriffsauswahlsignal in Reaktion auf die Steuersignale zu erzeugen, die über die Ports (500, 510) empfangbar sind.
  13. Halbleiterspeicherbauelement nach Anspruch 12, dadurch gekennzeichnet, dass die Zugriffssteuereinheit (200) weiter konfiguriert ist, einen Zugriff auf den ersten geteilt genutzten Speicherbereich (100) über den ersten Port (500) und einen Zugriff auf den zweiten geteilt genutzten Speicherbereich (101) über den zweiten Port (510) im Wesentlichen gleichzeitig zu ermöglichen.
  14. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 13, weiter gekennzeichnet durch eine Mehrzahl von privaten Speicherbereichen (102, 103), auf die jeweils nur über einen assoziierten Port (500, 510) zugreifbar ist.
  15. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass der jeweilige geteilt genutzte Speicherbereich (100, 101) eine Mehrzahl von Speicherzellen umfasst, von denen jede einen Zugriffstransistor (AT) und einen Speicherkondensator (C) umfasst.
  16. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass – die Zugriffsauswahlsignale (PRB_MA, PRB_MB) einen ausgewählten Port (500, 510) anzeigen, der einen Zugriff auf den geteilt genutzten Speicherbereich (100, 101) gewährt, – der jeweilige geteilt genutzte Speicherbereich einen Adressendecoder, der mit Spaltenauswahlleitungen und Wortleitungen des geteilt genutzten Speicherbereichs (100, 101) gekoppelt ist, und einen Adressenmultiplexer beinhaltet, der mit den Adressenleitungssätzen und dem Adressendecoder gekoppelt ist und konfiguriert ist, in Reaktion auf das Zugriffsauswahlsignal (PRB_MA, PRB_MB) eine Adresse eines Satzes auf den Adressenleitungen, die mit der ausgewählten Anschlussstelle (500, 510) assoziiert ist, zum Adressendecoder zu leiten, und – für jeden Port (500, 510) wenigstens ein Eingabe/Ausgabe-Abtastverstärker und -Treiber, der mit den assoziierten Datenleitungen gekoppelt ist, ein Multiplexer und Treiber, der mit dem Eingabe/Ausgabe-Abtastverstärker und -Treiber gekoppelt ist, und ein Eingabe-/Ausgabepuffer vorgesehen sind, der mit dem Multiplexer und Treiber und mit dem Port (500, 510) gekoppelt ist.
  17. Halbleiterspeicherbauelement nach Anspruch 16, dadurch gekennzeichnet, dass jeder Adressendecoder einen Spaltendecoder und einen Zeilendecoder umfasst und jeder Adressenmultiplexer weiter umfasst: – einen Spaltenadressenmultiplexer, der mit dem Spaltendecoder des assoziierten Adressendecoders gekoppelt ist, zu Spaltenadressenleitungen des assoziierten Adressenleitungssatzes gekoppelt ist und konfiguriert ist, in Reaktion auf das Zugriffsauswahlsignal (PRB_MA, PRB_MB) eine Spaltenadresse zum Spaltendecoder zu leiten, und – einen Zeilenadressenmultiplexer, der mit dem Zeilendecoder des assoziierten Adressendecoders gekoppelt ist, zu Zeilenadressenleitungen des assoziierten Adressenleitungssatzes gekoppelt ist und konfiguriert ist, in Reaktion auf das Zugriffsauswahlsignal (PRB_MA, PRB_MB) eine Zeilenadresse zum Zeilendecoder zu leiten.
  18. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 17, weiter gekennzeichnet durch wenigstens einen privaten Speicherbereich (102, 103), auf den nur über einen der Ports (500, 510) zugreifbar ist, wobei für jeden privaten Speicherbereich folgende Komponenten vorhanden sind: – ein globaler Multiplexer, der mit einem globalen Eingabe-/Ausgabeleitungspaar (GIO, GIOB) des privaten Speicherbereichs (102, 103) und mit einem Datenleitungspaar (DIO, DIOB) gekoppelt ist, und – ein Eingabe/Ausgabe-Abtastverstärker und -Treiber, der mit dem Datenleitungspaar (DIO, DIOB) und einem der Multiplexer und Treiber gekoppelt ist, der mit dem Port (500, 510) assoziiert ist.
  19. Halbleiterspeicherbauelement nach Anspruch 18, dadurch gekennzeichnet, dass für wenigstens einen privaten Speicherbereich (102, 103) der Eingabe/Ausgabe-Abtastverstärker und -Treiber, einer der Eingabe/Ausgabe-Abtastverstärker ist, der mit dem geteilt genutzten Speicherbereich (100, 101) gekoppelt ist, auf den über die mit dem privaten Speicherbereich (102, 103) assoziierte Anschlussstelle (500, 510) zugreifbar ist.
  20. Halbleiterspeicherbauelement nach einem der Ansprüche 16 bis 19, dadurch gekennzeichnet, dass für wenigstens einen Port (500, 510) ein Eingabe/Ausgabe-Abtastverstärker und -Treiber über die Datenleitungen mit einer Mehrzahl von geteilt genutzten Speicherbereichen (100, 101) gekoppelt ist, die mit dem Port (500, 510) und den geteilt genutzten Speicherbereichen (100, 101) gekoppelt sind, die mit dem Port (500, 510) assoziiert sind.
  21. Verfahren zum Betrieb eines Halbleiterspeicherbauelementes, gekennzeichnet durch die Schritte: – Empfangen einer Mehrzahl von Adressen über eine Mehrzahl von Ports (500, 510), wobei jede Adresse mit einem Zugriffsvorgang über einen zugeordneten Port (500, 510) assoziiert ist, – Erzeugen eines Zugriffsauswahlsignals (PRB_MA, PRB_MB) in Reaktion auf eine Mehrzahl von Steuersignalen, die über die Ports (500, 510) empfangen werden, – Auswählen einer Adresse für einen Zugriff auf einen geteilt genutzten Speicherbereich (100, 101) in Reaktion auf das Zugriffsauswahlsignal (PRB_MA, PRB_MB), – Ausbilden eines Dateneingabe-/Datenausgabepfades zwischen einem Port (500, 510), der mit der ausgewählten Adresse assoziiert ist, und dem geteilt genutzten Speicherbereich (100, 101) in Reaktion auf das Zugriffsauswahlsignal (PRB_MA, PRB_MB) und – Zugreifen auf Daten im geteilt genutzten Speicherbereich (100, 101) über den Dateneingabe-/Datenausgabepfad.
  22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass – das Auswählen einer Adresse ein Auswählen einer Zeilenadresse aus den Adressen in Reaktion auf das Zugriffsauswahlsignal (PRB_MA, PRB_MB) und ein Auswählen einer Spaltenadresse aus den Adressen in Reaktion auf das Zugriffsauswahlsignal (PRB_MA, PRB_MB) umfasst, und – das Zugreifen auf Daten im geteilt genutzten Speicherbereich (100, 101) ein Zugreifen auf die Daten im geteilt genutzten Speicherbereich (100, 101) entsprechend der ausgewählten Zeilenadresse und der ausgewählten Spaltenadresse umfasst.
  23. Verfahren nach Anspruch 21 oder 22, dadurch gekennzeichnet, dass auf Daten in einem zweiten geteilt genutzten Speicherbereich (101) über einen zweiten Port (510) im Wesentlichen gleichzeitig mit dem Zugriff auf Daten im ersten geteilt genutzten Speicherbereich (100) zugegriffen wird.
  24. Verfahren nach einem der Ansprüche 21 bis 23, dadurch gekennzeichnet, dass auf Daten in einem privaten Speicherbereich (102, 103) des Speicherzellenfelds über einen zweiten Port (510) im Wesentlichen gleichzeitig mit einem Zugriff auf Daten im geteilt genutzten Speicherbereich (100, 101) zugegriffen wird.
  25. Verfahren nach einem der Ansprüche 21 bis 24, dadurch gekennzeichnet, dass ein Ausgabetreiberpegel für einen Ausgabetreiber eines Ports ausgewählt wird, wobei der Ausgabetreiberpegel von wenigstens einem Ausgabetreiberpegel der anderen Ports (500, 510) verschieden ist.
  26. Verfahren nach einem der Ansprüche 21 bis 25, dadurch gekennzeichnet, dass das Ausbilden des Dateneingabe-/Datenausgabepfades umfasst: – Auswählen eines Dateneingabe-/Datenausgabeleitungspaars aus der Mehrzahl von Dateneingabe-/Datenausgabeleitungspaaren, die mit den Ports (500, 510) assoziiert sind, in Reaktion auf das Zugriffsauswahlsignal (PRB_MA, PRB_MB) und – Koppeln eines globalen Eingabe-/Ausgabeleitungspaars (GIO, GIOB) des geteilt genutzten Speicherbereichs (100, 101) mit dem ausgewählten Dateneingabe-/Datenausgabeleitungspaar.
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