DE102006054998A1 - Latenzsteuerschaltung, automatische Vorladesteuerschaltung, Halbleiterspeicherbauelement, Verfahren zum Steuern der Latenz und Verfahren zum Steuern eines Vorladevorgangs - Google Patents

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Abstract

Die vorliegende Erfindung bezieht sich auf eine Latenzsteuerschaltung, eine automatische Vorladesteuerschaltung, ein Halbleiterspeicherbauelement, ein Verfahren zum Steuern der Latenz und ein Verfahren zum Steuern eines Vorladevorgangs. DOLLAR A Die Latenzsteuerschaltung (200) umfasst eine Mastereinheit (210), die wenigstens ein Mastersignal (PWA_WL5, PWA_WL1, PWA_BL), basierend auf einem Referenzsignal (PWA) und einem internen Taktsignal (PCLK), aktiviert, und eine Mehrzahl von Slaveeinheiten (220, 221, 22n, 230), die das wenigstens eine Mastersignal (PWA_WL5, PWA_WL1, PWA_BL) und eine Mehrzahl von Signalen (WLi, A0, A1, An, BA0) empfangen, wobei jede der Slaveeinheiten (220, 221, 22n, 230) ein Ausgabesignal (CA0, CA1, CAn, BAL0) ausgibt, das wenigstens zum Teil auf einem der empfangenen Mehrzahl von Signalen (WLi, A0, A1, An, BA0) basiert. DOLLAR A Verwendung z. B. in der Speichertechnologie.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Latenzsteuerschaltung, eine automatische Vorladesteuerschaltung, ein Halbleiterspeicherbauelement, ein Verfahren zum Steuern der Latenz und ein Verfahren zum Steuern eines Vorladevorgangs.
  • Daten können in und/oder aus einem synchronen Halbleiterbauelement synchron zu einem externen Taktsignal eingegeben/ausgegeben werden. Dynamische Speicher mit direktem Zugriff (DRAM) und doppelter Datenrate (DDR) können eine Schreiblatenzstruktur (WL-Struktur) und/oder eine Zusatzlatenzstruktur (AL-Struktur) verwenden, um die Effizienz einer Adressenbusleitung oder einer Befehlsbusleitung zu erhöhen.
  • Wenn die Latenzstruktur verwendet wird, kann, nach dem Zählen einer Anzahl von Taktzyklen, die mit der Latenz korrespondieren, in Reaktion auf einen empfangenen Befehl einer Steuerschaltung, z.B. eines Lese- oder Schreibbefehls, ein Adressensignal zum Bestimmen einer Speicheradresse aktiviert werden, in die/aus der ein internes Befehlssignal und/oder Da ten eingegeben/ausgegeben werden können. Eine Schaltung zum Verzögern eines externen Adressensignals oder eines Befehlssignals um WL, AL oder (WL + AL) kann zudem vorhanden sein.
  • 24 ist ein Schaltungsdiagramm, das eine herkömmliche Latenzsteuerschaltung 1500 zeigt. Bezugnehmend auf 24 kann die herkömmliche Latenzsteuerschaltung 1500 eine Mehrzahl von Registern 1511 bis 1517 und eine Mehrzahl von Multiplexern 1521 bis 1527 umfassen, die miteinander in Reihe geschaltet sind. Ein Schreiblatenzsignal WLi kann auf der Schreiblatenz WL basieren, wobei i = 1 bis M ist. Wenn die WL beispielsweise auf 7 gesetzt ist, kann nur ein Signal WL7 aktiviert werden, z.B. auf einen ersten logischen Pegel, wie einen hohen logischen Pegel oder einen logischen Wert „1" gesetzt werden, und die verbleibenden Signale WLi, wobei i = 1, 2, 3, 4, 5, 6, können deaktiviert sein, z.B. auf einen zweiten logischen Pegel, wie einen niedrigen logischen Pegel oder einen logischen Wert „0" gesetzt werden. Entsprechend kann, wenn die WL gleich 7 ist, ein Adressensignal Ai die sieben Register 1511 bis 1517 passieren und dann als ein verzögertes Adressensignal CAi ausgegeben werden. Alternativ kann, wenn die WL gleich 4 ist, das Adressensignal Ai die vier Register 1511 bis 1514 passieren und dann als ein verzögertes Adressensignal CAi ausgegeben werden usw. Entsprechend kann nach Eingabe der Latenz (WL + AL), was durch einen externen Befehl, z.B. einem Schreibbefehl, bewirkt werden kann, eine Spaltenadresse CAi zum Aktivieren einer Spaltenauswahlleitung erzeugt werden. Daher kann eine Registeranzahl wenigstens gleich der Anzahl der eingegebenen Latenzen (AL + WL) für jedes Bit des Adressensignals Ai sein. Bei einem Beispiel kann jedes Register als Flip-Flop implementiert werden. Daher kann die Anzahl von Flip-Flops gleich der Anzahl der Eingabelatenzen innerhalb einer Schaltung sein, die ein Bit eines Adressensignals erzeugt, so dass die Schaltung mit einem internen Taktsignal PCLK synchronisiert werden kann und die Adressensignale um gewünschte Latenzen verzögern kann, wodurch die Spaltenadresse CAi erzeugt wird.
  • Da viele Flip-Flops in der herkömmlichen Latenzsteuerschaltung 1500 enthalten sein können, kann ein Stromverbrauch relativ hoch sein. Zusätzlich muss ein höherer Anteil einer vorhandenen Layoutfläche für die Flip-Flops innerhalb der herkömmlichen Latenzsteuerschaltung 1500 reserviert werden.
  • Mit der Erhöhung der Betriebsfrequenzen von z.B. über 800 MHz in DDR-DRAMs können sich die Latenzen AL und WL auf 10 und mehr erhöhen. Daraus resultiert, dass sich eine Anzahl von Registern, die zum Ausführen einer Latenzsteuerung einer Adresse und/oder eines Befehls erforderlich ist, vergleichsweise erhöhen kann. Wenn beispielsweise in einem synchronen DRAM (SDRAM) mit doppelter Datenrate (DDR) mit 512 Megabyte (MB) die AL gleich 8 ist und die WL gleich 10 ist, können 18 Register, d.h. 8 Register für die AL und 10 Register für die WL, für jedes Bit eines 16-Bit-Adressensignals erforderlich sein. Zusätzlich können 8 Register für die AL für jeden Befehl erforderlich sein. Daher kann, wenn insgesamt fünf Befehle, z.B. /WE, /CS, /RAS, /CAS und /OE von extern empfangen werden, eine Registeranzahl, die zur Latenzsteuerung von Adressen und Befehlen erforderlich ist, durch 18·16 + 8·5 = 248 ausgedrückt werden. Wenn die Registeranzahl über einen Schwellwert von z.B. 200 Registern ansteigt, kann eine durch Register belegte Fläche zunehmen und die Leitungsführung kann zunehmend komplizierter werden. Des Weiteren kann die Registeranzahl weiter ansteigen, um an eine Bündellänge angepasst zu werden. Die Bündellänge kann sich auf eine Anzahl von Bits beziehen, die aufeinanderfolgend per Dateneingabe-/Datenausgabeanschluss in Reaktion auf einen Schreib- oder Lesebefehl eingegeben oder ausgegeben werden können. Bei einem herkömmlichen Speicherbauelement, z.B. einem DDR2, in das zwei Datenbits per Dateneingabe-/Datenausgabeanschluss während eines einzelnen Taktzyklus eingegeben oder ausgegeben werden können, kann eine Adresse um einen Taktzyklus korrespondierend mit „Bündellänge/2" verzögert werden, wodurch wenigstens eine Anzahl von Registern erforderlich ist, die mit dem Wert „Bündellänge/2" korrespondiert, um das einzelne Adressensignal auszugeben. Entsprechend kann eine Leitung oder ein Leitungspfad eines Taktsignals, das in die Latenzsteuerschaltung 1500 eingegeben wird, mit der Vergrößerung der Abmessungen der Latenzsteuerschaltung 1500 länger werden, wodurch eine Verzögerungszeit des Taktsignals erhöht wird.
  • Um Schreib- und/oder Lesevorgänge schnell auszuführen, können ein Halbleiterspeicherbauelement und insbesondere ein DRAM-Bauelement einen Vorladevorgang zum Laden von Bitleitungen auf einen vorgegebenen Spannungspegel ausführen, um eine aktivierte Bank zu schließen. Die aktivierte Bank kann vorgeladen werden, bevor eine neue Zeile in der aktivierten Bank geöffnet wird. In anderen Worten ausgedrückt, wenn Daten über eine Bitleitung in eine oder aus einer Speicherzelle geschrieben oder gelesen werden, kann das elektrische Potential der Bitleitung verändert werden. Entsprechend kann es erforderlich sein, die Bitleitung nach dem Datenschreib-/Datenlesevorgang auf den vorgegebenen Spannungspegel vorzuladen.
  • Ein herkömmlicher Vorladevorgang kann unter Verwendung eines Vorladebefehls oder einer automatischen Vorladefunktion ausgeführt werden. Zudem kann ein Vorladevorgang auch nach einem Schreibvorgang unter Verwendung eines Vorladebefehls oder einer automatischen Vorladefunktion ausgeführt werden. Wenn der Vorladebefehl nach einem Schreibbefehl zur Ausführung des Vorladevorgangs ausgegeben wird, kann eine Übertragungseffizienz einer Datenbusleitung abgesenkt werden, da ein Leerlaufbereich auftreten kann, z.B. ein Teil, auf dem keine Daten durch eine Datenbusleitung innerhalb eines Systems übertragen werden können. Entsprechend wird typischerweise die automatische Vorladefunktion verwendet, um den Vorladevorgang auszuführen.
  • Typischerweise kann eine automatische Schreibvorladefunktion in Reaktion auf einen Schreibautovorladebefehl ausgeführt werden, der durch Bewirken eines Übergangs eines vorgegebenen Signals auf einen ersten logischen Pegel, z.B. einem hohen logischen Pegel oder einem logischen Wert „1", definiert werden kann, z.B. durch ein Bit A10 in einem Adressensignal, das gemeinsam mit einem von einer externen Quelle, z.B. einer Speichersteuerschaltung, angelegten Schreibbefehl eingegeben werden kann.
  • Dadurch kann, wenn das vorgegebene Signal, z.B. das Bit A10 im Adressensignal, auf den ersten logischen Pegel gesetzt und gemeinsam mit dem Schreibbefehl empfangen wird, der DRAM intern den Schreibautovorladebefehl erzeugen und die automatische Schreibvorladefunktion ausführen. Der Schreibbefehl kann zuerst basierend auf dem erzeugten Schreibautovorladebefehl ausgeführt werden. Der Vorladevorgang kann nicht ausgeführt werden, bis die letzten Daten einer Bündelschreibsequenz in einem Speicherfeld in Reaktion auf den Schreibbefehl gespeichert sind. Nach einer vorgegebenen Zeitperiode, die auf die Speicherung der letzten Daten im Speicherfeld folgt, wird die Vorladefunktion ausgeführt.
  • Die vorgegebene Zeitperiode kann eine Schreibwiederherstellungszeitspanne tWR sein, z.B. eine minimale „Wartezeit" bevor Daten in die Speicherzelle geschrieben werden können. In einem Beispiel kann die Schreibwiederherstellungszeitspanne tWR auf ungefähr 15ns festgelegt sein. Entsprechend kann der Vorladevorgang nach der Schreibwiederherstellungszeitspanne tWR ausgeführt werden. Daher kann der Schreibautovorladebefehl verzögert werden müssen.
  • 25 zeigt eine herkömmliche automatische Vorladesteuerschaltung 2100, die den Schreibautovorladebefehl um die Schreibwiederherstellungszeitspanne tWR verzögert.
  • Bezugnehmend auf 25 kann die automatische Vorladesteuerschaltung 2100 eine Schaltung zum Steuern eines automatischen Vorladevorgangs eines DDR3-DRAMs sein, das 8 Bänke umfasst und eine Betriebsfrequenz von 1,6 GHz aufweisen kann. Da ein Taktsignal, das an den DDR3-DRAM angelegt wird, eine Frequenz von 8000 Hz und eine Periode von 1,25ns aufweisen kann, kann ein Autovorladebefehl um 12 Taktzyklen des Taktsignals verzögert werden, was mit einer Schreibwiederherstellungszeitspanne tWR von 15ns korrespondieren kann.
  • Bezugnehmend auf 25 kann die automatische Vorladesteuerschaltung 2100 einen Vorladesubsignalgenerator 2110 und einen Vorladehauptsignalgenerator 2120 umfassen. Der Vorladesubsignalgenerator 2110 kann einen Decoder 2111 und ein UND-Elementfeld 2112 umfassen. Der Decoder 2111 kann erste Vorladesubsignale BANK0 bis BANK7 ausgeben, die basierend auf Bankadressensignalen dBA0 bis dBA2 mit 8 Bänken korrespondieren können. Das UND-Elementfeld 2112 kann 8 parallel geschaltete UND-Elemente umfassen und mit jedem der ersten Vorladesubsignale BANK0 bis BANK7 und einem Schreibautovorladebefehl dWAP eine UND-Verknüpfung ausführen, um zweite Vorladesubsignale FAP0 bis FAP7 auszugeben.
  • Bezugnehmend auf 25 kann der Vorladehauptsignalgenerator 2120 eine Mehrzahl von Registerfeldern umfassen, die die zweiten vom Vorladesubsignalgenerator 2110 ausgegebenen Vorladesubsignale FAP0 bis FAP7 verzögern und Vorladehauptsignale PAPB0 bis PAPB7 an die Bänke ausgeben können. Der Vorladevorgang kann basierend auf den Vorladehauptsignalen PAPB0 bis PAPB7 ausgeführt werden.
  • Bezugnehmend auf 25 kann jedes der Registerfelder 12 in Reihe geschaltete Register umfassen, die auf das interne Taktsignal PCLK reagieren können, um die zweiten Vorladesubsignale FAP0 bis FAP7 um die Schreibwiederherstellungszeitspanne tWR zu verzögern.
  • Entsprechend kann bezugnehmend auf 25 die Anzahl der innerhalb der automatischen Vorladesteuerschaltung 2100 angeordneten Register 96 sein, die durch Multiplizieren der Anzahl der Bänke, d.h. 8, mit der Anzahl der Taktzyklen des internen Taktsignals PCLK, d.h. 12 erhalten wird, die mit der Schreibwiederherstellungszeitspanne tWR von z.B. 15ns korrespondiert. Wie oben ausgeführt ist, kann die Anzahl der Register auf die Anzahl der Bänke und der Perioden eines Taktsignals bezogen sein. Mit der Zunahme der Betriebsfrequenz und der Abnahme einer Periode eines Taktsignals in einem Speicherbauelement kann die Anzahl der Taktzyklen des internen Taktsignals PCLK erhöht werden, die mit der Schreibwiederherstellungszeitspanne tWR korrespondiert. Als Ergebnis kann die Anzahl der Register erhöht werden, die zum Ausführen des Schreibautovorladebefehls erforderlich sind.
  • Wenn die Anzahl der Register sowie ein von den Registern belegter Bereich des Layouts ansteigen, kann auch das Laden des internen Taktsignals PCLK erhöht werden, das in jedes Register eingegeben werden kann. Als Ergebnis kann ein Energieverbrauch oder ein Stromverbrauch erhöht werden.
    •
  • Der Erfindung liegt die technische Aufgabe zugrunde, eine Latenzsteuerschaltung, eine automatischen Vorladesteuerschaltung, ein Halbleiterspeicherbauelement, ein Verfahren zum Steuern einer Latenz und ein Verfahren zum Steuern eines Vorladevorgangs mit reduziertem Energieverbrauch und reduzierter Leitungsführungskomplexität und Schaltungsfläche zur Verfügung zu stellen.
  • Die Erfindung löst diese Aufgabe durch Bereitstellen einer Latenzsteuerschaltung mit den Merkmalen des Patentanspruchs 1, einer automatischen Vorladesteuerschaltung mit den Merkmalen des Patentanspruchs 33, eines Halbleiterspeicherbauelements mit den Merkmalen des Patentanspruchs 29 oder 44, eines Verfahrens zum Steuern einer Latenz mit den Merkmalen des Patentanspruchs 32 und eines Verfahrens zum Steuern eines Vorladevorgangs mit den Merkmalen des Patentanspruchs 45.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen wird, um unnötige Textwiederholungen zu vermeiden.
  • Eine beispielhafte Ausführungsform der vorliegenden Erfindung ist auf eine Latenzsteuerschaltung gerichtet, die eine Mastereinheit, die wenigstens ein Mastersignal basierend auf einem Referenzsignal und einem internen Taktsignal aktiviert, und eine Mehrzahl von Slaveeinheiten umfasst, die das wenigstens eine Mastersignal empfangen, wobei jede der Mehrzahl von Slaveeinheiten eine Mehrzahl von Signalen empfängt und ein Ausgabesignal ausgibt, das wenigstens zum Teil auf einem Signal der empfangenen Mehrzahl von Signalen basiert.
  • Eine andere beispielhafte Ausführungsform der vorliegenden Erfindung ist auf ein Verfahren zum Steuern einer Latenz mit den Schritten gerichtet: Empfangen von wenigstens einem Mastersignal, das basierend auf einem Referenzsignal und einem internen Taktsignal aktiviert wird, und Empfangen einer Mehrzahl von Signalen und Ausgeben eines Ausgabesignals, wenigstens zum Teil basierend auf einem Signal der empfangenen Mehrzahl von Signalen und der Latenzinformation.
  • Eine andere beispielhafte Ausführungsform der vorliegenden Erfindung ist auf ein automatische Vorladesteuerschaltung gerichtet, die eine Vorladebefehlsverzögerungseinheit, die eine Mehrzahl von ersten Vorladebefehlsverzögerungssignalen in Reaktion auf ein internes Taktsignal und ein Schreibautovorladebefehlssignal erzeugt, wenigstens eine Bankadressenverzögerungseinheit, die ein verzögertes Bankadressensignal ausgibt, und einen Vorladehauptsignalgenerator umfasst, der basierend auf dem verzögerten Bankadressensignal ein Vorladehauptsignal ausgibt.
  • Eine andere beispielhafte Ausführungsform der vorliegenden Erfindung ist auf eine Latenzsteuerschaltung und auf ein Verfahren zum Reduzieren einer Anzahl von Registern zum Steuern der Latenz gerichtet, wodurch die Leitungsführungskomplexität, die Schaltungsfläche und die Taktsignalverzögerung reduziert werden.
  • Eine andere beispielhafte Ausführungsform der vorliegenden Erfindung ist auf ein Halbleiterspeicherbauelement gerichtet, das die Latenzsteuerschaltung und ein Verfahren zum Betreiben des Halbleiterspeicherbauelements verwendet.
  • Eine andere beispielhafte Ausführungsform der vorliegenden Erfindung ist auf eine automatische Vorladesteuerschaltung zum Reduzieren der Anzahl von Registern, um eine von den Registern belegte Fläche im Layout zu reduzieren und um das Laden eines internen Taktsignals zu verkleinern, wodurch der Stromverbrauch reduziert wird, und auf ein Halbleiterspeicherbauelement gerichtet, das diese Schaltung umfasst.
  • Eine andere beispielhafte Ausführungsform der vorliegenden Erfindung ist auf ein Verfahren zum Steuern eines Vorladevorgangs mit einer automatischen Vorladesteuerschaltung gerichtet, das Verzögern eines Bankadressensignals basierend auf einem minimalen Zeitintervall bzw. einer minimalen Zeitdauer zwischen ausgeführten Speicherbefehlen und Ausgeben eines Vorladehauptsignals an eine oder mehrere Speicherbänke basierend auf dem verzögerten Bankadressensignalumfasst.
    •
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:
  • 1 ein Blockdiagramm eines Halbleiterspeicherbauelements gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 2 ein Blockdiagramm einer Latenzsteuerschaltung gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 3 ein Schaltbild einer Mastereinheit gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 4 ein Schaltbild von Slaveeinheiten gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 5A ein Signalzeitablaufdiagramm einer Funktionsweise der Latenzsteuerschaltung gemäß 2, wenn die WL gleich 6 ist, gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 5B ein Signalzeitablaufdiagramm einer Funktionsweise der Latenzsteuerschaltung gemäß 2, wenn die WL gleich 4 ist, gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 6 und 7 Schaltbilder einer Mastereinheit bzw. einer Slaveeinheit gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 8 ein Blockdiagramm einer weiteren Latenzsteuerschaltung gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 9 ein Schaltbild einer Mastereinheit aus 8 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 10 ein Schaltbild einer Slaveeinheit gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 11 ein Signalzeitablaufdiagramm, das eine Funktionsweise der Latenzsteuerschaltung gemäß 8 zeigt, wenn die WL gleich 9 ist, gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 12 ein Blockdiagramm einer Befehlsdetektorschaltung gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 13 ein Blockdiagramm einer Befehlsdetektorschaltung gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 14 ein Blockdiagramm einer anderen Latenzsteuerschaltung gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 15 ein Blockdiagramm einer anderen Latenzsteuerschaltung gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 16A ein Signalzeitablaufdiagramm, das eine Funktionsweise der Latenzsteuerschaltung gemäß 15 zeigt, wenn die WL gleich 7 ist, und die BL gleich 4 ist, gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 16B ein Signalzeitablaufdiagramm, das eine Funktionsweise der Latenzsteuerschaltung gemäß 15 zeigt, wenn die WL gleich 1 ist, und die BL gleich 4 ist, gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 17A und 17B Schaltbilder von entsprechenden Flip-Flops gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 18 ein Blockdiagramm eines Halbleiterspeicherbauelements gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 19 ein Blockdiagramm einer automatischen Vorladesteuerschaltung gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 20 ein Schaltbild einer Vorladebefehlsverzögerungseinheit gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 21 ein Schaltbild einer Bankadressenverzögerungseinheit gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 22 ein Schaltbild eines Vorladehauptsignalgenerators gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 23 ein Signalzeitablaufdiagramm, das eine Funktionsweise einer automatischen Vorladesteuerschaltung zeigt, gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung,
  • 24 ein Schaltbild einer herkömmlichen Latenzsteuerschaltung und
  • 25 eine herkömmliche automatische Vorladesteuerschaltung, die einen Schreibautovorladebefehl um eine Schreibwiederherstellungszeitspanne tWR verzögert.
  • Es versteht sich, dass ein Element direkt mit einem anderen Element oder über Zwischenelemente mit dem anderen Element „verbunden" oder „gekoppelt" sein kann, wenn in der Beschreibung angegeben wird, dass ein Element mit einem anderen Element „verbunden" oder „gekoppelt" ist. Im Gegensatz dazu beschreiben die Ausdrücke „direkt verbunden" bzw. „direkt gekoppelt" jeweils Zustände, bei welchen ein Element ohne Zwischenelemente mit dem anderen Element verbunden bzw. gekoppelt ist. Andere Begriffe, die zur Beschreibung des Verhältnisses zwischen Elementen verwendet werden, sollen hier auf die gleiche Weise interpretiert werden, d.h. „zwischen" zu „direkt zwischen", „benachbart" zu „direkt benachbart" usw.
  • 1 ist ein Blockdiagramm eines Halbleiterspeicherbauelements 100 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. Im Ausführungsbeispiel gemäß 1 kann das Halbleiterspeicherbauelement 100 ein Speicherzellenfeld 110, einen Adressenpuffer 120, einen Zeilendecoder 130, einen Spaltendecoder 140, einen Bankdecoder 145, eine Dateneingabeschaltung 150, eine Datenausgabeschaltung 160, Taktschaltung 170, eine Befehlsdetektorschaltung 180, eine Modusregistersetz/erweiterte Modusregistersetzschaltung (MRS-/EMRS-Schaltung) 190 und eine Latenzsteuerschaltung 200 umfassen.
  • Im Ausführungsbeispiel gemäß 1 kann das Speicherzellenfeld 110 ein Datenspeicher sein, in dem viele Speicherzellen in Zeilen und Spalten angeordnet sind. Eingabedaten IDATA, die über die Dateneingabeschaltung 150 eingegeben werden, können basierend auf einem Adressensignal ADDI in das Speicherzellenfeld 110 geschrieben werden. Ausgabedaten ODATA, die basierend auf dem Adressensignal ADDI aus dem Speicherzellenfeld 110 gelesen werden, können über die Datenausgabeschaltung 160 an die externe Umgebung ausgegeben werden. Um eine Speicherzelle zu bestimmen, in die oder aus der Daten geschrieben oder gelesen werden sollen, kann das Adressensignal ADDI in den Adressenpuffer 120 eingegeben werden. Der Adressenpuffer 120 kann temporär das von der externen Umgebung eingegebene Adressensignal ADDI speichern. Der Zeilendecoder 130 kann das vom Adressenpuffer 120 ausgegebene Adressensignal ADD empfangen und das Adressensignal ADD in eine Zeilenadresse des Speicherzellenfelds 110 decodieren. Der Spaltendecoder 140 kann ein von der Latenzsteuerschaltung 200 ausgegebenes Spaltenadressensignal CA empfangen und das Spaltenadressensignal CA in eine Spaltenadresse des Speicherzellenfelds 110 decodieren. Der Bankdecoder 145 kann ein von der Latenzsteuerschaltung 200 ausgegebenes Bankadressensignal BAL empfangen und kann das Bankadressensignal BAL in eine Bankadresse decodieren, die eine Speicherbank bestimmt. Das Speicherzellenfeld 110 kann Daten aus einer Speicherzelle lesen oder Daten in eine Speicherzelle schreiben, die durch die Zeilenadresse und die Spaltenadresse in einer Speicherbank bestimmt wird, die durch die Bankadresse bestimmt wird.
  • Im Ausführungsbeispiel gemäß 1 kann die Taktschaltung 170 ein externes Taktsignal ECLK empfangen und ein internes Taktsignal PCLK aus dem externen Taktsignal ECLK erzeugen. In einem Beispiel kann das interne Taktsignal PCLK durch Puffern des externen Taktsignals ECLK erhalten werden.
  • Im Ausführungsbeispiel gemäß 1 kann die Befehlsdetektorschaltung 180 ein Befehlssignal CMD, z.B. /WE, /CS, /RAS, /CAS usw., von der externen Umgebung empfangen und das Befehlssignal CMD decodieren, um ein decodiertes Befehlssignal, z.B. ein Schreibbefehlssignal PWA auszugeben. Obwohl es im Ausführungsbeispiel gemäß 1 nicht dargestellt ist, kann die Befehlsdetektorschaltung 180 weiter einen Befehlspuffer und einen Befehlsdecoder umfassen. In einem anderen Beispiel kann die Befehlsdetektorschaltung 180 zudem eine Latenzsteuerschaltung umfassen, um das Befehlssignal CMD um eine Anzahl von Taktsignalen zu verzögern, die mit einer Zusatzlatenz (AL) korrespondiert. Das decodierte Befehlssignal, z.B. das Schreibbefehlssignal PWA, kann von der Befehlsdetektorschaltung 180 ausgegeben werden.
  • Im Ausführungsbeispiel gemäß 1 kann die MRS-/EMRS-Schaltung 190 ein internes Modusregister in Reaktion auf einen MRS-/EMRS-Befehl MRS_CMD und/oder das Adressensignal ADD zur Festlegung eines Betriebsmodus des Halbleiterspeicherbauelements 100 setzen. Eine Eingabelatenz, wie z.B. eine Schreiblatenz WL, die AL usw., kann durch den MRS-/EMRS-Befehl MRS_CMD im Modusregister gesetzt werden. Die MRS-/EMRS-Schaltung 190 kann basierend auf WL-Informationen ein WL-Signal WLi ausgeben, wobei „i" beispielsweise auf eine positive ganze Zahl gesetzt sein kann, und kann basierend auf AL-Informationen ein AL-Signal ALj ausgeben, wobei „j" beispielsweise auf eine positive ganze Zahl gesetzt sein kann.
  • Im Ausführungsbeispiel gemäß 1 kann die Latenzsteuerschaltung 200 das WL-Signal WLi von der MRS-/EMRS-Schaltung 190 und das Adressensignal ADD vom Adressenpuffer 120 empfangen und kann das Spaltenadressensignal CA und das Bankadressensignal BAL so steuern, dass sie basierend auf dem WL-Signal WLi zu einem vorgegebenen Zeitpunkt erzeugt werden, z.B. nach Ablauf einer vorgegebenen Verzögerungsperio de. Die Latenzsteuerschaltung 200 kann zudem das AL-Signal ALj von der MRS-/EMRS-Schaltung 190 empfangen und kann einen vorgegebenen Zeitpunkt steuern, an dem das Spaltenadressensignal CA und das Bankadressensignal BAL basierend auf dem WL-Signal WLi und dem AL-Signal ALj erzeugt werden.
  • 2 ist ein Blockdiagramm der Latenzsteuerschaltung 200 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. Im Ausführungsbeispiel gemäß 1 und 2 kann die Latenzsteuerschaltung 200 eine Mastereinheit 210 und eine Mehrzahl von Slaveeinheiten 220, 221, 22n und 230 umfassen. Die Latenzsteuerschaltung 200 kann einen Zeitpunkt steuern, an dem das Spaltenadressensignal CA und das Bankadressensignal BAL basierend auf der Latenzinformation, wie dem WL-Signal WLi, erzeugt werden. Daher kann in diesem Beispiel die Latenzsteuerschaltung 200 ein Adressensignal um eine Anzahl von Taktzyklen verzögern, die mit der Latenzinformation korrespondiert, basierend darauf, ob das Schreibbefehlssignal PWA aktiviert ist, um einen Erzeugungszeitpunkt oder einen Aktivierungszeitpunkt der Spaltenadresse und der Bankadresse zu steuern.
  • Im Ausführungsbeispiel gemäß 2 kann die Mastereinheit 210 in Reaktion auf das interne Taktsignal PCLK, das Schreibbefehlssignal PWA und das WL-Signal WLi Mastersignale PWA_WL5, PWA_WL1 und PWL_BL erzeugen. Das Schreibbefehlssignal PWA kann von der Befehlsdetektorschaltung 180 in Reaktion auf einen externen Schreibbefehl erzeugt werden.
  • 3 ist ein Schaltbild der Mastereinheit 210 aus 2 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. Im Ausführungsbeispiel gemäß 3 kann die Mastereinheit 210 einen Schreibmastersignalgenerator 310 und einen Bündelmastersignalgenerator 330 umfassen.
  • Im Ausführungsbeispiel gemäß 3 kann der Schreibmastersignalgenerator 310 eine Mehrzahl von Registern 311 bis 317 und eine Mehrzahl von Multiplexern 321 bis 327 umfassen, die als Kaskade oder in Reihe geschaltet sein können. In einem Beispiel kann jedes der Register 311 bis 317 als Flip-Flop implementiert werden. Die Anzahl der Flip-Flops, die im Schreibmastersignalgenerator 310 enthalten ist, kann durch einen maximalen Wert der WL bestimmt werden. Wenn der maximale Wert der WL beispielsweise M ist, wobei M eine natürliche Zahl ist, z.B. eine positive ganze Zahl größer oder gleich 1, kann der Schreibmastersignalgenerator 310 M Flip-Flops umfassen. Wie nachfolgend beschrieben wird, wird zur Beschreibung vorausgesetzt, dass im Ausführungsbeispiel gemäß 3 der maximale Wert von WL gleich 7 ist, z.B. M = 7, und eine Bündellänge einen Wert von 8 aufweist. Selbstverständlich können andere Ausführungsbeispiele einen anderen maximalen Wert als 7 für die WL aufweisen.
  • Im Ausführungsbeispiel gemäß 3 kann das interne Taktsignal PCLK über einen Taktanschluss CK in jedes der Flip-Flops 311 bis 317 eingegeben werden. Jeder der Multiplexer 321 bis 326 kann ein Ausgabesignal eines vorherigen Flip-Flops oder das Schreibbefehlssignal PWA in Reaktion auf das korrespondierende WL-Signal WLi auswählen und ausgeben, das von der MRS-/EMRS-Schaltung 190 basierend auf der WL ausgegeben werden kann, wobei z.B. i = 1 bis M ist. Wenn WL beispielsweise 7 ist, kann ein WL-Signal WL7 aktiviert werden, z.B. auf einen ersten logischen Pegel, wie auf einen hohen logischen Pegel oder einen logischen Wert „1" gesetzt werden, und die verbleibenden Signale WLi mit i = 1, 2, 3, 4, 5, 6 können deaktiviert sein, z.B. auf einen zweiten logischen Pegel, wie auf einen niedrigen logischen Pegel oder einen logischen Wert „0" gesetzt werden.
  • Im Ausführungsbeispiel gemäß 3 kann jeder der ersten bis sechsten Multiplexer 321 bis 326 das Schreibbefehlssignal PWA auswählen und ausgeben, wenn das korrespondierende WL-Signal WLi mit z.B. i = 1 bis 6 aktiviert ist und kann alternativ das Ausgabesignal des vorherigen Flip-Flops ausgeben, wenn das korrespondierende WL-Signal WLi mit i = 1 bis 6 deaktiviert ist. Der siebte Multiplexer 327 kann das Schreibbefehlssignal PWA auswählen und ausgeben, wenn das korrespondierende WL-Signal WL7 aktiviert ist und kann alternativ den zweiten logischen Pegel ausgeben, z.B. den niedrigen logischen Pegel oder den logischen Wert „0", wenn das WL-Signal WL7 deaktiviert ist.
  • Im Ausführungsbeispiel gemäß 3 kann jedes Flip-Flop 311 bis 317 ein Eingabesignal in Synchronisation mit dem internen Taktsignal PCLK ausgeben. Ein Ausgabesignal des ersten Flip-Flops 311 kann beispielsweise als ein erstes Schreibmastersignal PWA_WL1 und ein Ausgabesignal des fünften Flip-Flops 315 kann als ein zweites Schreibmastersignal PWA_WL5 bezeichnet werden usw.
  • Im Ausführungsbeispiel gemäß 3 kann der Schreibmastersignalgenerator 310 das Schreibbefehlssignal PWA um eine vorgegebene Verzögerungsperiode verzögern, z.B. um ein ganzzahliges Vielfaches des internen Taktsignals PCLK in ganzzahligen Vielfachen eines einzelnen Taktzyklus des internen Taktsignals PCLK, und kann ein vorgegebenes Signal aus den verzögerten Signalen als das Schreibmastersignal PWA_WL1 oder PWA_WL5 ausgegeben. Die Schreibmastersignale PWA_WL1 und PWA_WL5 können dazwischen ein Intervall der Zeitspanne tCCD aufweisen. In einem Beispiel kann die Zeitspanne tCCD eine CAS-bis-CAS-Befehlsverzögerung sein und ein minimales Intervall zwischen Befehlen als Anzahl von Taktzyklen tCK anzeigen. In einem Beispiel kann die CAS-bis-CAS-Befehlsverzögerung tCCD bestimmt werden, bevor die Halbleiterbauelemente hergestellt werden und kann gleich einem Wert (BL/2) sein, wobei BL der Bündellänge entspricht. Der einzelne Taktzyklus tCK kann als Einheit verwendet werden, um eine Anzahl von Taktzyklen im internen Taktsignal PCLK anzuzeigen. In anderen Worten ausgedrückt, 1 tCK kann einen Taktzyklus des internen Taktsignals PCLK anzeigen.
  • Im Ausführungsbeispiel gemäß 3 kann, wenn die WL gleich 7 ist, das Schreibbefehlssignal PWA in das siebte Flip-Flop 317 als ein Eingabesignal eingegeben werden und kann anschließend sequentiell durch das sechste, fünfte, vierte, dritte, zweite und erste Flip-Flop 316, 315, 314, 313, 312 bzw. 311 geführt werden. Als Ergebnis kann das Schreibbefehlssignal PWA um ungefähr 3 tCK verzögert werden, wodurch das zweite Schreibmastersignal PWA_WL5 erzeugt wird, und das Schreibbefehlssignal PWA kann um die Anzahl von Taktzyklen verzögert werden, die der WL entspricht, z.B. um 7 tCK oder Taktzyklen, wodurch das erste Schreibmastersignal PWA_WL1 erzeugt wird.
  • Im Ausführungsbeispiel gemäß 3 kann, wenn die WL gleich 6 ist, das Schreibbefehlssignal PWA in das sechste Flip-Flop 316 als ein Eingabesignal eingegeben werden und kann anschließend sequentiell durch das fünfte, vierte, dritte, zweite und erste Flip-Flop 315, 314, 313, 312 und 311 geführt werden. Als Ergebnis kann das Schreibbefehlssignal PWA um ungefähr 2 tCK verzögert werden, wodurch das zweite Schreibmastersignal PWA_WL5 erzeugt wird, und das Schreibbefehlssignal PWA kann um die Anzahl von Taktzyklen verzögert werden, die der WL entspricht, z.B. um 6 tCK oder Taktzyklen, wodurch das erste Schreibmastersignal PWA_WL1 erzeugt wird.
  • Im Ausführungsbeispiel gemäß 3 kann, wenn die WL auf einen anderen Wert gesetzt ist, z.B. auf 5, 4, 3, 2 oder 1, einen anderen Wert als 6 oder 7 usw., der Schreibmastersignalgenerator 310 auf die gleiche Art arbeiten, die oben mit Bezug auf die Werte 7 oder 6 für WL beschrieben ist. Wenn die WL 4, 3, 2 oder 1 ist, kann jedoch, weil das Schreibbefehlssignal PWA in das vierte, dritte, zweite oder erste Flip-Flop 314, 313, 312 oder 311 eingegeben wird, das zweite Schreibmastersignal PWA_WL5 nicht erzeugt oder aktiviert werden, z.B. auf den ersten logischen Pegel wie auf den hohen logischen Pegel oder den logischen Wert „1" gesetzt werden, es wird vielmehr nur das erste Schreibmastersignal PWA_WL1 erzeugt oder aktiviert.
  • Im Ausführungsbeispiel gemäß 3 kann der Bündelmastersignalgenerator 330 ein oder mehrere Register 331 bis 334 umfassen. In einem Beispiel können die Register 331 bis 334 als Flip-Flops implementiert werden. Die Anzahl der Flip-Flops, die im Bündelmastersignalgenerator 330 angeordnet sind, kann durch die Bündellänge BL bestimmt werden. In einem Beispiel kann die Anzahl der Flip-Flops gleich dem Wert (BL/2) sein. In einem anderen Beispiel kann die BL gleich 8 sein und daher kann die Anzahl der Flip-Flops, die im Bündelmastersignalgenerator 330 angeordnet sind, gleich 4 sein, z.B. weil 8/2 = 4 ist Daher können die Register 331 bis 334 als achte bis elfte Flip-Flops 331 bis 334 bezeichnet werden. Das interne Taktsignal PCLK kann durch den Taktanschluss CK in jedes der achten bis elften Flip-Flops 331 bis 334 eingegeben werden.
  • Im Ausführungsbeispiel gemäß 3 können die achten bis elften Flip-Flops 331 bis 334 in Reihe geschaltet sein und jedes empfängt ein Ausgabesignal eines vorherigen Flip-Flops. Daher kann das achte Flip-Flop 331 das Ausgabesignal des ersten Flip-Flops 311 empfangen, z.B. das erste Schreibmastersignal PWA_WL1. Analog kann das neunte Flip-Flop 332 ein Ausgabesignal des achten Flip-Flops 331 empfangen, das zehnte Flip-Flop 333 kann ein Ausgabesignal des neunten Flip-Flops 332 empfangen, das elfte Flip-Flop 334 kann ein Ausgabesignal des zehnten Flip-Flops 333 empfangen usw. In einem Beispiel kann ein Ausgabesignal des elften Flip-Flops 334 als ein Bündelmastersignal PWA_BL ausgegeben werden.
  • Im Ausführungsbeispiel gemäß 3 kann der Bündelmastersignalgenerator 330 ein abschließendes Ausgabesignal des Schreibmastersignalgenerators 310, z.B. das erste Schreibmastersignal PWA_WL1, um eine Anzahl von Taktzyklen verzögern, die dem Wert (BL/2) entspricht, wodurch das Bündelmastersignal PWA_BL ausgegeben wird. Als Konsequenz kann der Bündelmastersignalgenerator 330 das Schreibhefehlssignal PWA, das um die WL verzögert ist, weiter um den Wert (BL/2) verzögern.
  • 4 ist ein Schaltbild der Slaveeinheiten 22i und 230 aus 2 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. In einem Beispiel kann die Slaveeinheit 22i repräsentativ für eine beliebige Anzahl von Slaveeinheiten sein, wobei i gleich 0, 1, ..., n sein kann. Daher können, während 4 nur die Slaveeinheit 22i für ein Spaltenadressensignal und die Slaveeinheit 230 für ein Bankadressensignal zeigt, zusätzliche Slaveeinheiten hinzugefügt werden, wenn die Anzahl von Bits im Spaltenadressensignal und/oder im Bankadressensignal zunimmt. Das Adressensignal ADD kann ein Spaltenadressensignal A und ein Bankadressensignal BA umfassen.
  • Im Ausführungsbeispiel gemäß 4 können das Spaltenadressensignal A und das Bankadressensignal BA Ausgabesignale des in 1 dargestellten Adressenpuffers 120 sein, oder alternativ Signale sein, die durch Zwischenspeichern, Abtasten und/oder Verzögern der Ausgabesignale des Adressenpuffers 120 erhalten werden.
  • Im Ausführungsbeispiel gemäß 4 kann eine nachgestellte Kennung „i" oder eine zum Adressensignal A, BA, CA oder BAL hinzugefügte Nummer ein besonderes Bit innerhalb des Adressensignals bezeichnen. Während das Ausführungsbeispiel gemäß 4 ein 1-Bit-Bankadressensignal BA0 zeigt, ist es möglich, dass ein Bankadressensignal in anderen Ausführungsformen der Erfindung eine Mehrzahl von Bits umfassen kann. Entsprechend kann die Gesamtzahl der Slaveeinheiten die Summe der Bitanzahl in der Spaltenadresse und die Bitanzahl in der Bankadresse sein.
  • Im Ausführungsbeispiel gemäß 4 kann jede der Slaveeinheiten 22i und 230 in Reaktion auf eine Mehrzahl von Mastersignalen, z.B. auf drei Mastersignale PWA_WL5, PWA_WL1 und PWA_BL, die von der Mastereinheit 210 ausgegeben werden, ein verzögertes Adressenbitsignal erzeugen, das mit einem „Zufallsbit", z.B. mit einem beliebigen Bit, im Adressensignal korrespondiert. Die Slaveeinheiten 22i und 230 können im Wesentlichen die gleiche Struktur und Funktionsweise aufweisen, mit der Ausnahme, dass die Slaveeinheit 22i ein „zufälliges" Bitsignal Ai, wobei z.B. i = 0 bis n ist, des Spaltenadressensignals empfängt und das Signal Ai basierend auf der WL verzögert, wodurch ein verzögertes Spaltenadressenbitsignal CAi erzeugt wird, während die Slaveeinheit 230 ein Zufallsbitsignal BA0 des Bankadressensignals empfangen kann und basierend auf der Eingabelatenz das Signal BA0 verzögert, wodurch ein verzögertes Bankadressensignal BAL0 erzeugt wird.
  • Im Ausführungsbeispiel gemäß 4 kann die Slaveeinheit 22i für das Spaltenadressensignal eine Mehrzahl von Flip-Flops, z.B. drei Flip-Flops 411, 412 und 413, und einen Multiplexer 421 umfassen. Das erste Flip-Flop 411 kann das zweite Schreibmastersignal PWA_WL5 über den Taktanschluss CK und das Spaltenadressenbitsignal Ai über einen Eingabeanschluss empfangen. Entsprechend kann das erste Flip-Flop 411 ein Eingabesignal in Reaktion auf das zweite Schreibmastersignal PWA_WL5 ausgeben. Das zweite Flip-Flop 412 kann das erste Schreibmastersignal PWA_WL1 über den Taktanschluss CK und ein Ausgabesignal des Multiplexers 421 über einen Eingabeanschluss empfangen. Der Multiplexer 421 kann das Spaltenbitadressensignal Ai oder ein Ausgabesignal eines vorherigen Flip-Flops, z.B. des Flip-Flops 411, in Reaktion auf ein Schreiblatenzcodesignal WL_1234 auswählen und ausgeben. Das Schreiblatenzcodesignal WL_1234 kann aktiviert werden, z.B. auf den ersten logischen Pegel, wie auf den hohen logischen Pegel oder den logischen Wert „1" gesetzt werden, wenn die Eingabelatenz einen Wert zwischen 1 bis 4 aufweist und kann deaktiviert werden, z.B. auf den zweiten logischen Pegel, wie auf den niedrigen logischen Pegel oder den logischen Wert „0" gesetzt werden, wenn die Eingabelatenz den Wert 5 oder höher aufweist. Folglich kann das zweite Flip-Flop 412 das Ausgabesignal des Multiplexers 421 als Eingabesignal empfangen und das empfangene Eingabesignal in Reaktion auf das erste Schreibmastersignal PWA_WL1 ausgeben. Das dritte Flip-Flop 413 kann das Bündelmastersignal PWA_BL über den Taktanschluss CK und ein Ausgabesignal des zweiten Flip-Flops 412 über einen Eingabeanschluss empfangen. Entsprechend kann das dritte Flip-Flop 413 ein Eingabesignal in Reaktion auf das Bündelmastersignal PWA_BL ausgeben. Ein Ausgabesignal des dritten Flip-Flops 413 kann das verzögerte Spaltenadressenbitsignal CAi sein.
  • Im Ausführungsbeispiel gemäß 4 kann die Struktur und Funktionsweise der Slaveeinheit 230 für das Bankadressensignal die gleiche wie die der Slaveeinheit 22i für das Spaltenadressensignal sein. Daher wird hier um der Kürze willen auf eine detaillierte Beschreibung verzichtet.
  • Im Ausführungsbeispiel gemäß 4 können die Slaveeinheiten 22i und 230 das Spalten- oder Bankadressensignal Ai oder BA0 empfangen und sequentiell die Adressensignale Ai und/oder BA0 in Reaktion auf die Mastersignale PWA_WL5, PWA_WL1 und PWA_BL, die sequentiell durch die Mastereinheit 210 aktiviert werden können, z.B. auf den ersten logischen Pegel, wie auf den hohen logischen Pegel oder den logischen Wert „1" gesetzt werden können, wodurch das Adressensignal Ai oder BA0 ausgegeben werden kann, das um den Wert (WL + BL/2) verzögert wurde.
  • 5A ist ein Signalzeitablaufdiagramm, das eine Funktionsweise der Latenzsteuerschaltung 200 gemäß 2 zeigt, wenn die WL gleich 6 ist, gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. 5B ist ein Signalzeitablaufdiagramm, das eine Funktionsweise der Latenzsteuerschaltung 200 gemäß 2 zeigt, wenn die WL gleich 4 ist, gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. 5A und 5B zeigen Signalübergänge während einer Folge von Taktsignalen, die als eine Serie von Zeiteinheiten von einem Zeitpunkt 0 bis zu einem Zeitpunkt 10 dargestellt ist.
  • In den Ausführungsbeispielen gemäß 5A und 5B kann das Schreibbefehlssignal PWA erzeugt werden, wenn ein Schreibbefehl WR zum Zeitpunkt 0 von der externen Umgebung eingegeben wird. Zusätzlich kann das Adressensignal ADD, das eine Speicherzelle bestimmt, in die Eingabedaten D0 bis D7 geschrieben werden sollen, zusammen mit dem Schreibbefehl WR eingegeben werden. Nach der Eingabe des Schreibbefehls WR zum Zeitpunkt 0 kann ein anderer Befehl nach einem Intervall von tCCD eingegeben werden. Die nachfolgenden Beschreibungen der 5A und 5B werden aus Gründen der Klarheit nur im Hinblick auf einen einzelnen zum Zeitpunkt 0 eingegebenen Schreibbefehl WR gemacht.
  • Nun wird eine beispielhafte Funktionsweise der Latenzsteuerschaltung 200 unter Bezugnahme auf 3, 4 und 5A beschrieben, wenn die WL gleich 6 und die tCCD gleich 4 tCK sind.
  • Bei der beispielhaften Funktionsweise der Latenzsteuerschaltung 200, wenn die WL gleich 6 ist, kann unter Bezugnahme auf 3, 4 und 5A im Schreibmastersignalgenerator 310, der in der Mastereinheit 210 angeordnet ist, das Latenzsignal WL6 aktiviert werden, z.B. auf den ersten logischen Pegel gesetzt werden, und die verbleibenden Latenzsignale WLi, wobei i = 1, 2, 3, 4, 5, 7 ist, können deaktiviert werden, z.B. auf den zweiten logischen Pegel gesetzt werden, da die WL gleich 6 ist. Entsprechend kann der sechste Multiplexer 326 das Schreibbefehlssignal PWA auswählen und ausgeben und die verbleibenden Multiplexer 325 bis 321 können die Ausgabesignale der vorherigen oder der vorangestellten Flip-Flops 316 bis 312 auswählen und ausgeben. Als Ergebnis kann das Schreibbefehlssignal PWA in das sechste Flip-Flop 316 eingegeben und dann in Synchronisation mit dem internen Taktsignal PCLK ausgegeben werden. Der fünfte Multiplexer 325 kann das Ausgabesignal des vorherigen Flip-Flops, z.B. des sechsten Flip-Flops 316, auswählen und ausgeben, und daher kann das fünfte Flip-Flop 315 das Ausgabesignal des sechsten Flip-Flops 316 empfangen. Das fünfte Flip-Flop 315 kann das Eingabesignal in Reaktion auf das interne Taktsignal PCLK ausgeben. Die anderen Multiplexer 324, 323, 322 und 321 können das Ausgabesignal ihrer vorherigen Flip-Flops auswählen und ausgeben, und daher können die Flip-Flops 324 bis 321 auch die Ausgabesignale ihrer vorherigen Flip-Flops empfangen und ihre Eingabesignale in Reaktion auf das interne Taktsignal PCLK ausgeben. Das Ausgabesignal des fünften Flip-Flops 315 kann als das zweite Schreibmastersignal PWA_WL5 und das Ausgabesignal des ersten Flip-Flops 311 kann als das erste Schreibmastersignal PWA_WL1 ausgegeben werden. Entsprechend kann das zweite Schreibmastersignal PWA_WL5 erzeugt werden, wenn das Schreibbefehlssignal PWA ungefähr um 2 tCK verzögert wird, und das erste Schreibmastersignal PWA_WL1 kann erzeugt werden, wenn das Schreibbefehlssignal PWA um eine Anzahl von Taktzyklen verzögert ist, die mit der WL korrespondiert, z.B. in diesem Ausführungsbeispiel um ungefähr 6 tCK, da die WL gleich 6 ist.
  • Bei der beispielhaften Funktionsweise der Latenzsteuerschaltung 200, wenn die WL gleich 6 ist, kann unter Bezugnahme auf 3, 4 und 5A der Bündelmastersignalgenerator 330 das abschließende Ausgabesignal des Schreibmastersignalgenerators 310, z.B. das erste Schreibmastersignal PWA_WL1, um 4 tCK verzögern, wodurch das Bündelmastersignal PWA_BL ausgegeben wird.
  • Bei der beispielhaften Funktionsweise der Latenzsteuerschaltung 200, wenn die WL gleich 6 ist, kann unter Bezugnahme auf 3, 4 und 5A in den Slaveeinheiten 22i und 230 das Adressensignal ADD, das z.B. die Spalten- und Bankadressensignale A und BA umfasst, in Reaktion auf das zweite Schreibmastersignal PWA_WL5 ausgegeben werden. Das in Reaktion auf das zweite Schreibmastersignal PWA_WL5 ausgegebene Adres sensignal ADD kann in Reaktion auf das erste Schreibmastersignal PWA_WL1 ausgegeben werden. Das in Reaktion auf das erste SchreibmastersignalPWA WL1 ausgegebene Adressensignal ADD kann in Reaktion auf das Bündelmastersignal PWA_BL ausgegeben werden, wodurch die verzögerten Spalten- und Bankadressensignale CA und BAL erzeugt werden. Entsprechend können die verzögerten Spalten- und Bankadressensignale CA und BAL nach Ablauf des Werts (WL + BL/2) tCK, z.B. 10 tCK oder zum Zeitpunkt 10, nach dem Eingabezeitpunkt 0 des Adressensignals ADD erzeugt werden.
  • Nun wird eine beispielhafte Funktionsweise der Latenzsteuerschaltung 200 unter Bezugnahme auf 3, 4 und 5B beschrieben, wenn die WL gleich 4 und die tCCD gleich 4 tCK sind.
  • Bei der beispielhaften Funktionsweise der Latenzsteuerschaltung 200, wenn die WL gleich 4 ist, kann unter Bezugnahme auf 3, 4 und 5B im Schreibmastersignalgenerator 310, der in der Mastereinheit 210 angeordnet ist, das Latenzsignal WL4 aktiviert werden, z.B. auf den ersten logischen Pegel gesetzt werden, und die verbleibenden Latenzsignale WLi, wobei i = 1, 2, 3, 5, 6, 7 ist, können deaktiviert werden, z.B. auf den zweiten logischen Pegel gesetzt werden. Entsprechend kann der vierte Multiplexer 324 das Schreibbefehlssignal PWA auswählen und ausgeben. Das Schreibbefehlssignal PWA kann sequentiell durch das dritte, zweite und erste Flip-Flop 323, 322 und 321 geführt werden. Daher kann das Schreibbefehlssignal PWA durch das vierte Flip-Flop 324 zwischengespeichert werden, ein Ausgabesignal des vierten Flip-Flops 324 kann durch das dritte Flip-Flop 323 zwischengespeichert werden, ein Ausgabesignal des dritten Flip-Flops 323 kann durch das zweite Flip-Flop 322 zwischengespeichert werden und ein Ausgabesignal des zweiten Flip-Flops 322 kann durch das erste Flip-Flop 321 zwischengespeichert werden. Entsprechend wird ein Ausgabesignal des fünften Flip-Flops 325, z.B. das zweite Schreibmastersignal PWA_WL5, nicht aktiviert, und bleibt z.B. auf dem zweiten logischen Pegel. Zusätzlich kann das Ausgabesignal des ersten Flip-Flops 321, z.B. das erste Schreibmastersignal PWA_WL1, nach einer Anzahl von Taktzyklen erzeugt werden, die mit der WL korrespondieren, z.B. nach 4 tCK oder Taktzyklen, da das Schreibbefehlssignal PWA in den Schreibmastersignalgenerator 310 eingegeben werden kann.
  • Bei der beispielhaften Funktionsweise der Latenzsteuerschaltung 200, wenn die WL gleich 4 ist, kann unter Bezugnahme auf 3, 4 und 5B der Bündelmastersignalgenerator 330 das abschließende Ausgabesignal des Schreibmastersignalgenerators 310, z.B. das erste Schreibmastersignal PWA_WL1, um 4 tCK verzögern, wodurch das Bündelmastersignal PWA_BL ausgegeben wird.
  • Bei der beispielhaften Funktionsweise der Latenzsteuerschaltung 200, wenn die WL gleich 4 ist, kann unter Bezugnahme auf 3, 4 und 5B in den Slaveeinheiten 22i und 230 das Adressensignal ADD, das die Spalten- und Bankadressensignale A und BA umfasst, in Reaktion auf das erste Schreibmastersignal PWA_WL1 ausgegeben werden. Das in Reaktion auf das erste Schreibmastersignal PWA_WL1 ausgegebene Adressensignal ADD kann in Reaktion auf das Bündelmastersignal PWA_BL ausgegeben werden, wodurch die verzögerten Spalten- und Bankadressensignale CA und BAL erzeugt werden. Entsprechend können die verzögerten Spalten- und Bankadressensignale CA und BAL nach Ablauf des Werts (WL + BL/2) tCK, z.B. 8 tCK oder Taktzyklen, nach dem Eingabezeitpunkt 0 des Adressensignals ADD erzeugt werden. Eine Mehrzahl von verzögerten Spalten- und Bankadressensignalen CA und BAL kann an einem Intervall tCCD von z.B. 4tCK erzeugt werden.
  • Bei den beispielhaften Funktionsweisen gemäß 5A und 5B sind tCCD = 4 und die BL = 8. Selbstverständlich können andere Ausführungsbeispiele der vorliegenden Erfindung auf eine Mastereinheit 210 und Sla veeinheiten 22i und 230 gerichtet werden, die für einen Betrieb mit beliebigen Werten für tCCD und/oder BL konfiguriert sind.
  • 6 und 7 sind Schaltbilder, die eine Mastereinheit 610 bzw. eine Slaveeinheit 710 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung zeigen. In den Ausführungsformen gemäß 6 und 7 sind Beispiele dargestellt, bei denen tCCD = 2 und BL = 4 ist, wobei andere Ausführungsformen der vorliegenden Erfindung nicht auf Strukturen begrenzt sind, die für den Betrieb mit diesen Werten konfiguriert sind.
  • Im Ausführungsbeispiel gemäß 6 kann die Mastereinheit 610 eine ähnliche Struktur und Funktionsweise wie die in 3 dargestellte Mastereinheit 210 aufweisen. Die Mastereinheit 610 kann jedoch zusätzliche Schreibmastersignale PWA_WL7 und PWA_WL3 ausgeben, so dass ein Intervall zwischen Schreibmastersignalen ein ganzzahliges Vielfaches von tCCD, z.B. 2·tCK, sein kann. Zusätzlich kann ein Bündelmastersignal PWA_BL' folgend auf die Ausgabe des ersten Schreibmastersignals PWA_WL1 nach BL/2 Taktzyklen, d.h. nach 2 tCK, ausgegeben werden, weil die BL = 4 ist. Entsprechend kann ein Ausgabesignal des neunten Flip-Flops 332 als das Bündelmastersignal PWA_BL' ausgegeben werden. Daher brauchen das zehnte und elfte Flip-Flop 333 und 334 nicht vorhanden sein.
  • Im Ausführungsbeispiel gemäß 7 kann die Slaveeinheit 710 im Vergleich mit den in 4 dargestellten Slaveeinheiten 22i und 230 weitere Flip-Flops 711 und 713 umfassen, die auf die zusätzlichen Schreibmastersignale PWA_WL7 und PWA_WL3 reagieren. Die Slaveeinheit 710 kann Flip-Flops 711 bis 715 umfassen, die auf fünf Mastersignale PWA_WL7, PWA_WL5, PWA_WL3, PWA_WL1 bzw. PWA_BL' reagieren, die von der Mastereinheit 610 ausgegeben werden. Zudem kann die Slaveeinheit 710 Multiplexer 721 bis 723 umfassen.
  • Im Ausführungsbeispiel gemäß 7 kann jeder der Multiplexer 721 bis 723 ein Ausgabesignal eines vorherigen bzw. vorangestellten Flip-Flops oder das Adressensignal (Ai + BA0) in Reaktion auf ein korrespondierendes WL-Codesignal WL_56, WL_34 und/oder WL_12 auswählen und ausgeben. Die WL-Codesignale WL_6, WL_34, WL_12 können basierend auf der WL-Information aktiviert werden, z.B. auf den ersten logischen Pegel gesetzt werden. Wenn die WL beispielsweise 1 oder 2 ist, kann das WL-Codesignal WL_12 aktiviert werden. Alternativ kann, wenn die WL 3 oder 4 ist, das WL-Codesignal WL_34 aktiviert werden. Bei einem weiteren alternativen Beispiel kann, wenn die WL 5 oder 6 ist, das WL-Codesignal WL_56 aktiviert werden. Entsprechend kann, wenn die WL 1 oder 2 ist, das Adressensignal Ai oder BA0 sequentiell durch die Flip-Flops 714 und 715 verzögert werden und dann als das verzögerte Spalten- oder Bankadressensignal CAi oder BAL0 ausgegeben werden. Wenn die WL 3 oder 4 ist, kann das Adressensignal Ai oder BA0 sequentiell durch die Flip-Flops 713, 714 und 715 verzögert werden und dann als das verzögerte Spalten- oder Bankadressensignal CAi oder BAL0 ausgegeben werden usw.
  • Im Ausführungsbeispiel gemäß 7 kann die Slaveeinheit 710 das Spalten- oder Bankadressensignal Ai oder BA0 empfangen und sequentiell die empfangenen Spalten-/Bankadressensignale Ai/BA0 in Reaktion auf ein aktiviertes Mastersignal aus den Mastersignalen PWA_WL7, PWA_WL5, PWA_WL3, PWA_WL1 und PWA_BL' zwischenspeichern und ausgeben, die sequentiell durch die Mastereinheit 610 ausgegeben werden können. Als Ergebnis kann die Slaveeinheit 710 die empfangenen Adressensignale Ai und BA0 nach der Verzögerung um (WL + BL/2) Taktzyklen ausgeben.
  • 8 ist ein Blockdiagramm einer anderen Latenzsteuerschaltung 200' gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. Im Ausführungsbeispiel gemäß 8 kann die Latenzsteuerschaltung 200', analog zur Latenzsteuerschaltung 200 gemäß 2, eine Mastereinheit 810 und eine Mehrzahl von Slaveeinheiten 82i und 830 um fassen und einen Zeitpunkt steuern, an dem das Spaltenadressensignal CA und das Bankadressensignal BAL basierend auf dem WL-Signal WLi erzeugt werden, wobei i einer positiven ganze Zahl zwischen 0 bis n entspricht.
  • 9 ist ein Schaltbild einer Mastereinheit 810 aus 8 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. Im Ausführungsbeispiel gemäß 9 kann die Mastereinheit 810 eine Mehrzahl von in Reihe geschalteten Registern 911 bis 918 und eine Mehrzahl von Kombinationsschaltungen 921 bis 925 umfassen. In einem Beispiel kann jedes der Registern 911 bis 918 als Flip-Flop implementiert werden und jede der Kombinationsschaltungen 921 bis 925 kann als UND-Gatter implementiert werden. Daher können aus Gründen der Klarheit der Beschreibung die Flip-Flops, z.B. die Register 911 bis 918, als erste bis achte Flip-Flops 911 bis 918 bezeichnet werden, und die UND-Gatter können als erste bis fünfte UND-Gatter 921 bis 925 bezeichnet werden.
  • Im Ausführungsbeispiel gemäß 9 können die ersten bis achten Flip-Flops 911 bis 918 in Reihe geschaltet werden und das interne Taktsignal PCLK über ihre Taktanschlüsse CK empfangen. Das erste Flip-Flop 911 kann das Schreibbefehlssignal PWA als ein Eingabesignal empfangen und die zweiten bis achten Flip-Flops 912 bis 918 können ein Ausgabesignal eines vorherigen oder vorangestellten Flip-Flops, z.B. aus den Flip-Flops 911 bis 918, als Eingabesignale empfangen. Die ersten bis achten Flip-Flops 911 bis 918 können ihre entsprechenden Eingabesignale in Synchronisation mit dem internen Taktsignal PCLK ausgeben. Entsprechend können die ersten bis achten Flip-Flops 911 bis 918 Schreibbefehlssignale verzögert um 1 bis 8 tCK erzeugen.
  • Im Ausführungsbeispiel gemäß 9 kann das erste UND-Gatter 921 eine UND-Verknüpfung mit dem Schreibbefehlssignal PWA und dem internen Taktsignal PCLK ausführen, wodurch ein erstes Mastersignal CLK0 er zeugt wird. Das zweite UND-Gatter 922 kann eine UND-Verknüpfung mit einem Ausgabesignal des zweiten Flip-Flops 912, z.B. mit einem um 2 tCK verzögerten Schreibbefehlssignal, und dem internen Taktsignal PCLK ausführen, wodurch ein zweites Mastersignal CLK2 erzeugt wird. Das dritte UND-Gatter 923 kann eine UND-Verknüpfung mit einem Ausgabesignal des vierten Flip-Flops 914, z.B. mit einem um 4 tCK verzögerten Schreibbefehlssignal, und dem internen Taktsignal PCLK ausführen, wodurch ein drittes Mastersignal CLK4 erzeugt wird. Das vierte UND-Gatter 924 kann eine UND-Verknüpfung mit einem Ausgabesignal des sechsten Flip-Flops 916, z.B. mit einem um 6 tCK verzögerten Schreibbefehlssignal, und dem internen Taktsignal PCLK ausführen, wodurch ein viertes Mastersignal CLK6 erzeugt wird. Das fünfte UND-Gatter 925 kann eine UND-Verknüpfung mit einem Ausgabesignal des achten Flip-Flops 918, z.B. mit einem um 8 tCK verzögerten Schreibbefehlssignal, und dem internen Taktsignal PCLK ausführen, wodurch ein fünftes Mastersignal CLK8 erzeugt wird.
  • Im Ausführungsbeispiel gemäß 9 kann die Mastereinheit 810 das Schreibbefehlssignal PWA um ein ganzzahliges Vielfaches des internen Taktsignals PCLK verzögern, z.B. um ein ganzzahliges Vielfaches eines Taktzyklus, und kann ein vorgegebenes Signal aus den verzögerten Signalen als Mastersignal ausgeben. Die „Mastersignale" können an einem Intervall des ganzzahligen Vielfachen von tCCD ausgegeben werden. In einem Beispiel kann tCCD gleich 2 sein und daher können die ersten bis fünften Mastersignale CLK0, CLK2, CLK4, CLK6 und CLK8 ein Intervall von 2 tCK aufweisen.
  • 10 ist ein Schaltbild einer Slaveeinheit 82i aus 8 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung, wobei z.B. i = 0 bis n ist. Im Ausführungsbeispiel gemäß 10 kann die Slaveeinheit 82i in Reaktion auf die Ausgabesignale CLK0, CLK2, CLK4, CLK6 und CLK8 der in 9 dargestellten Mastereinheit 810 arbeiten.
  • Im Ausführungsbeispiel gemäß 10 kann die Slaveeinheit 82i eine Mehrzahl von in Reihe geschalteten Registern 1011 bis 1015, eine Mehrzahl von Schaltern 1021 bis 1025 und einen Ausgabezwischenspeicher 1030 umfassen. In einem Beispiel kann jedes der Register 1011 bis 1015 durch ein Flip-Flop implementiert werden und jeder Schalter 1021 bis 1025 kann als Transmissionsgatter implementiert werden.
  • Im Ausführungsbeispiel gemäß 10 kann die Slaveeinheit 82i in Reaktion auf die von der Mastereinheit 810 ausgegebenen Mastersignale CLK0, CLK2, CLK4, CLK6 und CLK8 ein verzögertes Adressenbitsignal CAi erzeugen, das mit einem Zufallsbit Ai des Adressensignals korrespondiert, wobei z.B. i = 0 bis n ist. Daher können die ersten bis fünften Flip-Flops 1011 bis 1015 die ersten bis fünften Mastersignale CLK0, CLK2, CLK4, CLK6 und CLK8 über den jeweiligen Taktanschluss CK empfangen. Das erste Flip-Flop 1011 kann das Adressensignal Ai empfangen und das empfangene Adressensignal Ai in Reaktion auf das erste Mastersignal CLK0 ausgeben. Die zweiten bis fünften Flip-Flops 1012 bis 1015 können Ausgabesignale der vorherigen Flip-Flops 1011 bis 1014 empfangen und die entsprechenden empfangenen Signale in Reaktion auf die zweiten bis fünften Mastersignale CLK2, CLK4, CLK6 und CLK8 ausgeben.
  • Im Ausführungsbeispiel gemäß 10 können, da die ersten bis fünften Mastersignale CLK0, CLK2, CLK4, CLK6 und CLK8 ein Intervall von 2 tCK aufweisen können, die ersten bis fünften Flip-Flops 1011 bis 1015 Adressensignale Ai_12, Ai_34, Ai_56, Ai_78 und Ai_910 durch Verzögern des Adressensignals Ai um 0, 2, 4, 6 und 8 tCK erzeugen.
  • Im Ausführungsbeispiel gemäß 10 können die Ausgabesignale Ai_12, Ai_34, Ai_56, Ai_78 und Ai_910 der ersten bis fünften Flip-Flops 1011 bis 1015 selektiv über die ersten bis fünften Schaltern 1021 bis 1025 zum Ausgabezwischenspeicher 1030 übertragen werden, die in Reaktion auf WL-Codesignale WL_12, WL_34, WL_56, WL_78 und WL_910 geschlossen oder geöffnet sein können.
  • Im Ausführungsbeispiel gemäß 10 können die WL-Codesignale WL_12, WL_34, WL_56, WL_78 und WL_910 basierend auf einem WL-Signal aktiviert werden, z.B. auf den ersten logischen Pegel gesetzt werden. Wenn die WL beispielsweise 1 oder 2 ist, kann das WL-Codesignale WL_12 aktiviert sein. Alternativ kann das WL-Codesignal WL_34 aktiviert sein, wenn die WL gleich 3 oder 4 ist. Bei einem weiteren alternativen Beispiel kann das WL_Codesignal WL_56 aktiviert sein, wenn die WL gleich 5 oder 6 ist. In einem Beispiel kann, unter der Voraussetzung, dass die WL gleich 9 ist, das WL_Codesignal WL_910 aktiviert sein. Entsprechend kann das Ausgabesignal Ai_910 des fünften Flip-Flops 1015 zum Ausgabezwischenspeicher 1030 übertragen werden. Ein nicht dargestellter temporärer Zwischenspeicher kann vor dem Ausgabezwischenspeicher 1030 bereitgestellt werden, um Signale temporär zwischenzuspeichern, die von den ersten bis fünften Schaltern 1021 bis 1025 ausgegeben werden. Der Ausgabezwischenspeicher 1030 kann ein empfangenes Eingabesignal in Reaktion auf ein Zwischenspeichertaktsignal LCLK als ein verzögertes Adressensignal CAi ausgeben. Das Zwischenspeichertaktsignal LCLK kann durch Kombinieren eines Signals, das aus der Verzögerung des Schreibbefehls WR um WL oder (WL + AL) Taktsignale resultiert, mit dem internen Taktsignal PCLK erhalten werden. Entsprechend kann das Zwischenspeichertaktsignal LCLK folgend auf die Eingabe des Schreibbefehls WR nach WL oder (WL + AL) Taktsignalen erzeugt werden.
  • Im Ausführungsbeispiel gemäß 10 können die Slaveeinheit 82i das Spaltenadressensignal Ai empfangen und die empfangenen Spaltenadressensignale Ai in Reaktion auf die Mastersignale CLK0, CLK2, CLK4, CLK6 und CLK8 ausgeben, die sequentiell durch die Mastereinheit 810 erzeugt werden können. Dadurch kann die Slaveeinheit 82i das empfangene Spaltenadressensignal Ai um WL Taktsignale verzögern und dann das verzö gerte Spaltenadressensignal Ai ausgeben. Selbstverständlich kann die in 10 dargestellte Slaveeinheit 82i alternativ verwendet werden, um ein Bankadressensignal zu verarbeiten. Zudem kann die Anzahl von Flip-Flops und/oder Schaltern, die in der Slaveeinheit 82i enthalten sind, in anderen Ausführungsformen der vorliegenden Erfindung variiert werden, beispielsweise basierend auf einem maximalen Wert für die WL und/oder einem Wert für die tCCD.
  • Im Ausführungsbeispiel gemäß 10 kann die Mastereinheit 810 und die Slaveeinheit 82i, die in 9 und 10 dargestellt sind, mit Beispielkonditionen korrespondieren, bei denen tCCD gleich 2 ist. Bei einem alternativen Beispiel können, wenn die tCCD gleich 4 ist, Mastersignale, die von der Mastereinheit 810 ausgegeben werden, mit einem Intervall von 4 tCK ausgegeben werden. Entsprechend müssen nur das erste, dritte und fünfte Mastersignal CLK0, CLK4 und CLK8 von der in 9 dargestellten Mastereinheit 810 ausgegeben werden und das zweite und vierte Mastersignal CLK2 und CLK6 müssen nicht ausgegeben werden. Daher müssen das zweite und vierte Flip-Flop 1012 und 1014, die das zweite und vierte Mastersignal CLK2 und CLK6 empfangen, nicht in der Slaveeinheit 82i enthalten sein und daher kann die Anzahl von Flip-Flops reduziert werden, die in der Slaveeinheit enthalten sind.
  • 11 ist ein Signalzeitablaufdiagramm, das eine Funktionsweise der Latenzsteuerschaltung 200' gemäß 8 zeigt, wenn die WL gleich 9 ist, gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. Nachfolgend wird eine beispielhafte Funktionsweise der Latenzsteuerschaltung 200' unter Bezugnahme auf 9, 10 und 11 ausführlicher beschrieben.
  • Bei der beispielhaften Funktionsweise der Latenzsteuerschaltung 200' gemäß 8 und wenn die WL gleich 9 ist, kann unter Bezugnahme auf 9, 10 und 11 der Schreibbefehl WR von der externen Umgebung zu einem Zeitpunkt 0 eingegeben werden und das Schreibbefehlssignal PWA kann danach beispielsweise während des Zeitintervalls 1 erzeugt werden. Zusätzlich kann das Adressensignal ADD gemeinsam mit dem Schreibbefehl WR eingegeben werden.
  • Bei der beispielhaften Funktionsweise der Latenzsteuerschaltung 200' gemäß 8 und wenn die WL gleich 9 ist, kann unter Bezugnahme auf 9, 10 und 11 das Schreibbefehlssignal PWA mit dem internen Taktsignal PCLK kombiniert werden, z.B. über eine UND-Verknüpfung, wodurch das erste Mastersignal CLK0 erzeugt wird. Zusätzlich können um 2, 4, 6 und 8 tCK verzögerte Schreibbefehlssignale mit dem internen Taktsignal PCLK kombiniert werden, z.B. über UND-Verknüpfungen, wodurch das zweite, dritte, vierte und fünfte Mastersignal CLK2, CLK4, CLK6 und CLK8 erzeugt werden können.
  • Bei der beispielhaften Funktionsweise der Latenzsteuerschaltung 200' gemäß 8 und wenn die WL gleich 9 ist, kann die Slaveeinheit 82i unter Bezugnahme auf 9, 10 und 11 das empfangene Adressensignal Ai in Reaktion auf die von der Mastereinheit 810 erzeugten Mastersignale CLK0, CLK2, CLK4, CLK6 und CLK8 sequentiell ausgegeben, wodurch um 0, 2, 4, 6 und 8 tCK verzögerte Adressensignale Ai_12, Ai_34, Ai_56, Ai_78 und Ai_910 erzeugt werden. Entsprechend sind, wie aus 11 ersichtlich ist, die Adressensignal Ai_56, Ai_78 und Ai_910 repräsentativ für die empfangenen Adressensignale Ai, die um 4, 6 und 8 tCK verzögert werden.
  • Bei der beispielhaften Funktionsweise der Latenzsteuerschaltung 200' gemäß 8 und wenn die WL gleich 9 ist, kann unter Bezugnahme auf 9, 10 und 11 ein vorgegebenes Adressensignal, z.B. das Adressensignal Ai_910, aus den verzögerten Adressensignalen Ai_12, Ai_34, Ai_56, Ai_78 und Ai_910 in Reaktion auf das Zwischenspeichertaktsignal LCLK zwischengespeichert werden, wodurch das verzögerte Adressensignal CAi erzeugt wird. Verzögerte Adressensignale CAi können an einem Intervall von tCCD, z.B. von 2 tCK erzeugt werden, zur Vereinfachung der Beschreibung ist jedoch in 11 das verzögerte Adressensignal CAi dargestellt, das mit einem einzelnen Schreibbefehl korrespondiert, der zum Zeitpunkt 0 eingegeben wird.
  • Die Latenzsteuerschaltungen 200 und 200' gemäß den Ausführungsbeispielen gemäß 2 und 8 können konfiguriert werden, um ein Adressensignal basierend auf einer Latenzinformation, wie der WL-Information, zu verzögern, z.B. den Zeitpunkt der Erzeugung des Adressensignals zu steuern. Selbstverständlich sind die Latenzsteuerschaltungen gemäß den Ausführungsbeispielen der vorliegenden Erfindung nicht darauf beschränkt sondern können alternativ dazu verwendet werden, ein Befehlssignal, z.B. den Zeitpunkt der Erzeugung des Befehlssignals, basierend auf der Latenzinformation zu verzögern.
  • 12 ist ein Blockdiagramm einer Befehlsdetektorschaltung 180 aus 1 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. Im Ausführungsbeispiel gemäß 12 kann die Befehlsdetektorschaltung 180 einen Befehlspuffer 1210 und einen Befehlsdecoder 1220 umfassen. Wenn das Halbleiterspeicherbauelement 100 die in 12 dargestellte Befehlsdetektorschaltung 180 umfasst, muss ein Latenzsteuervorgang im Hinblick auf ein Befehlssignal nicht verwendet werden.
  • 13 ist ein Blockdiagramm einer Befehlsdetektorschaltung 180' gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. Im Ausführungsbeispiel gemäß 13 kann die Befehlsdetektorschaltung 180' den Befehlspuffer 1210, eine Latenzsteuerschaltung 1300 und den Befehlsdecoder 1220 umfassen. Wenn das Halbleiterspeicherbauelement 100 die in 13 dargestellte Befehlsdetektorschaltung 180' umfasst, kann ein Latenzsteuervorgang im Hinblick auf ein Befehlssignal verwendet wer den, der beispielsweise oben unter Bezugnahme auf 1 bis 11 beschrieben ist.
  • Im Ausführungsbeispiel gemäß 13 kann die Latenzsteuerschaltung 1300 den internen Erzeugungszeitpunkt des Befehlssignals CMD, z.B. /WE, /CS, /CAS usw., basierend auf dem AL-Signal ALj steuern, wobei „j" eine positive ganze Zahl ist. Daher kann die Latenzsteuerschaltung 1300 das Befehlssignal CMD basierend auf dem AL-Signal ALj verzögern.
  • 14 ist ein Blockdiagramm der Latenzsteuerschaltung 1300 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. Im Ausführungsbeispiel gemäß 14 kann die Latenzsteuerschaltung 1300, analog zu den Latenzsteuerschaltungen 200 und 200' gemäß 2 und 8, eine Mastereinheit 1310 und eine Mehrzahl von Slaveeinheiten 132i umfassen, wobei z.B. i = 0 bis k ist.
  • Im Ausführungsbeispiel gemäß 14 kann die Mastereinheit 1310 in Reaktion auf das interne Taktsignal PCLK, ein Befehlsreferenzsignal INCMD und das AL-Signal ALj ein oder mehrere Mastersignale MCLK erzeugen. Auf das Befehlsreferenzsignal INCMD kann Bezug genommen werden, wenn die Mastersignale MCLK erzeugt werden, die ein Intervall eines ganzzahligen Vielfachen des internen Taktsignals PCLK aufweisen, z.B. ein ganzzahliges Vielfaches eines Taktzyklus. Das Befehlsreferenzsignal INCMD kann beispielsweise ein aktiviertes Signal /CS, das z.B. auf den ersten logischen Pegel gesetzt ist, sein, wenn ein Befehlssignal von der externen Umgebung an das Halbleiterspeicherbauelement 100 angelegt wird, oder kann alternativ ein auf dem Signal /CS basierendes Signal sein.
  • Im Ausführungsbeispiel gemäß 14 können die Slaveeinheiten 132i korrespondierende Befehlssignale, z.B. /WE, /CS und /CAS in Reaktion auf die Mastersignale MCLK zwischenspeichern und ausgeben, die von der Mastereinheit 210 erzeugt werden. Als ein Ergebnis können die Slaveein heiten 132i ihre entsprechenden empfangenen Befehlssignale /WE, /CS und /CAS um AL Taktzyklen verzögern.
  • Im Ausführungsbeispiel gemäß 14 kann die Mastereinheit 1310 eine ähnliche Struktur wie die Mastereinheiten 210, 610 und/oder 810 aufweisen und die Slaveeinheit 132i, mit z.B. i = 0 bis k, können eine ähnliche Struktur wie die Slaveeinheiten 22i, 710 oder 82i aufweisen, außer im Hinblick auf die darin enthaltenen eingegebenen und ausgegebenen Signale. Daher wird hier auf eine detaillierte Beschreibung der Strukturen und Funktionsweisen der Mastereinheit 1310 und der Slaveeinheit 132i um der Kürze willen verzichtet.
  • Im Ausführungsbeispiel gemäß 14 kann die Latenzsteuerschaltung 1300 vor dem Befehlsdecoder 1220 angeordnet werden. In anderen nicht dargestellten Ausführungsformen der vorliegenden Erfindung, kann die Latenzsteuerschaltung 1300 hinter dem Befehlsdecoder 1220 angeordnet werden. Dadurch kann ein decodiertes Befehlssignal entsprechend der AL gesteuert werden.
  • Im Ausführungsbeispiel gemäß 14 kann das Schreibbefehlssignal PWA basierend auf der AL-Information erzeugt werden. Das Schreibbefehlssignal PWA kann beispielsweise erzeugt oder aktiviert werden, z.B. auf den ersten logischen Pegel gesetzt werden, nachdem eine Anzahl von Taktsignalen, die mit der AL korrespondiert, nachfolgend auf eine Eingabe des Schreibbefehlssignals PWA von einer externen Umgebung abgelaufen ist. Entsprechend kann das Spalten- oder Bankadressensignal CA oder BAL basierend auf dem Schreibbefehlssignal PWA gesteuert werden, das korrespondierend mit der AL verzögert ist, und kann basierend auf der AL- und WL-Information erzeugt werden. Alternativ kann das Schreibbefehlssignal PWA direkt, z.B. ohne Verzögerungen, unabhängig von der Latenzinformation erzeugt werden, und das Spalten- oder Bankadressensignal CA oder BAL kann basierend auf der AL- und WL-Information erzeugt werden.
  • Im Ausführungsbeispiel gemäß 14 kann eine Mehrzahl von Mastersignalen, die von einer Mastereinheit einer Latenzschaltung erzeugt wird, auf ein Intervall von ungefähr tCCD gesetzt werden. Selbstverständlich können andere Ausführungsformen der vorliegenden Erfindung auf Mastersignale mit anderen Intervallen gerichtet sein.
  • 15 ist ein Blockdiagramm einer Latenzsteuerschaltung 200'' gemäß einer anderen heispielhaften Ausführungsform der vorliegenden Erfindung.
  • Im Ausführungsbeispiel gemäß 15 kann die in 15 dargestellte Latenzsteuerschaltung 200'', ähnlich wie die oben beschriebenen Latenzsteuerschaltungen 200 und 200', weiter eine Mastereinheit 410 und eine Slaveeinheit 420 umfassen. Während in 15 nur eine Slaveeinheit 420 dargestellt ist, kann in anderen Ausführungsformen der vorliegenden Erfindung selbstverständlich eine beliebige Anzahl von Slaveeinheiten innerhalb der Latenzsteuerschaltung 200'' angeordnet sein, die z.B. mit der Bitanzahl in einem Adressensignal korrespondiert. Die Latenzsteuerschaltung 200'' kann beiespielsweise eine Mehrzahl von Slaveeinheiten umfassen, die eine Mehrzahl von Mastersignalen CSi empfangen können, die von der Mastereinheit 410 ausgegeben wird. Wie nachfolgend beispielhaft beschrieben wird, kann angenommen werden, dass die Latenzsteuerschaltung 200'' ausgeführt ist, um die Bedingungen tCCD = 2, BL = 4 und ein maximaler Wert von WL gleich 7 zu erfüllen.
  • Im Ausführungsbeispiel gemäß 15 kann die Mastereinheit 410 eine Mehrzahl von Registern 411 bis 319 und eine Mehrzahl von Multiplexern 321 bis 327 umfassen, die als Kaskade oder in Reihe geschaltet sein können. In einem Beispiel kann jedes der Register 411 bis 419 als Flip-Flop implementiert werden. Die Anzahl der Flip-Flops, die in der Mastereinheit 410 enthalten ist, kann durch den maximalen Wert der WL und der BL bestimmt werden. Wenn der maximale Wert der WL beispielsweise M ist, wobei M z.B. eine natürliche Zahl oder eine positive ganze Zahl größer oder gleich 1 sein kann, und die Bündellänge BL ist, kann die Mastereinheit 410 wenigstens (M + BL/2) Flip-Flops umfassen.
  • Im Ausführungsbeispiel gemäß 15 kann eine Struktur der Mastereinheit 410 ähnlich der in 3 dargestellten Mastereinheit 210 sein. In der Mastereinheit 410 können die Blöcke 410-1 und 410-2 mit dem Schreibmastersignalgenerator 310 bzw. dem Bündelmastersignalgenerator 330 korrespondieren, die in der in 3 dargestellten Mastereinheit 210 enthalten sind. Die Mastereinheit 410 kann jedoch von der Mastereinheit 210 abweichen, da ein Intervall zwischen der Mehrzahl von Mastersignalen CSi, z.B. CS1 bis CS6, die von der Mastereinheit 410 ausgegeben werden, kein ganzzahliges Vielfaches von tCCD ist. Ein Intervall zwischen benachbarten Mastersignalen aus der Mehrzahl von Mastersignalen CSi, die von der Mastereinheit 410 ausgegeben werden, kann beispielsweise innerhalb eines Bereichs ausgewählt werden, der die tCCD nicht überschreitet.
  • Im Ausführungsbeispiel gemäß 15 kann in einem Beispiel ein Intervall zwischen Mastersignalen nicht größer als (BL/2 – 0,5) tCK oder tCCD-0,5tCK sein. 0,5 tCK kann ein Spielraum sein, der berücksichtigt wird, wenn ein Signal, z.B. PWA oder Ai, durch ein Flip-Flop übertragen wird. Ein solcher Spielraum kann jedoch falls erforderlich eingestellt werden. Entsprechend kann ein Intervall zwischen benachbarten Mastersignalen nicht größer als (BL/2 – α) tCK sein, wobei α sich auf eine reelle Zahl beziehen kann, die mindestens gleich 0 und kleiner als tCCD ist. Um das Intervall zwischen Mastersignalen auf (BL/2 – α) tCK anstelle von tCCD einzustellen, können Ausgabesignale von einem internen Knoten eines Flip-Flops in der Mastereinheit enthalten sein. Die Struktur eines solchen Flip-Flops wird später ausführlicher beschrieben.
  • Im Ausführungsbeispiel gemäß 15, kann ein Intervall zwischen den Mastersignalen CSi (BL/2 – 0,5) tCK, z.B. 1,5 tCK sein. Das Intervall zwischen den Mastersignalen CSi braucht jedoch nicht auf eine relative Konstante von 1,5 tCK beschränkt werden. Das Intervall kann vielmehr auf beliebige bekannte Werte, wie 1,5 tCK und 1,0 tCK gesetzt werden. Zusätzlich kann, um die Gesamtverzögerungszeitspanne einzustellen, wenigstens ein Wert des Intervalls zwischen den Mastersignalen CSi 1,0 tCK oder weniger sein, z.B. 0,5 tCK.
  • Im Ausführungsbeispiel gemäß 15, kann die Slaveeinheit 420 eine Mehrzahl von Flip-Flops 421 bis 426, z.B. 6, und Multiplexer 431 bis 435 umfassen. Die Flip-Flops 421 bis 426 in der Slaveeinheit 420 können in Reihe geschaltet werden und in Reaktion auf ein korrespondierendes Signal aus der Mehrzahl von Mastersignalen CSi, die von der Mastereinheit 410 ausgegeben werden, ein Eingabesignal empfangen. Die Slaveeinheit 420 kann weiter ein Flip-Flop 427 umfassen, das ein Adressensignal TAi in Reaktion auf das Schreibbefehlssignal PWA zwischenspeichert und ausgibt. Das Adressensignal TAi kann das Signal ADD sein, das von dem in 1 dargestellten Adressenpuffer 120 ausgegeben wird. Das Flip-Flop 427 kann ein vorheriges Adressensignal zwischenspeichern, bevor der Adressenpuffer 120 ein nachfolgendes Adressensignal ausgeben kann.
  • Im Ausführungsbeispiel gemäß 15 kann jeder der Multiplexer 431 bis 435 das Ausgabesignal eines vorherigen oder vorangestellten Flip-Flops oder das Adressensignal Ai in Reaktion auf ein korrespondierendes Signal aus den WL-Codesignalen WL_1, WL_2, WL_34, WL_5 und WL_67 auswählen und ausgeben. Die WL-Codesignale WL_1, WL_2, WL_34, WL_5 und WL_67 können basierend auf der WL-Information aktiviert werden, z.B. auf den ersten logischen Pegel gesetzt werden. Das WL-Codesignal WL_1 kann aktiviert werden, z.B. auf den ersten logischen Pegel gesetzt werden, wenn WL = 1 ist, das WL-Codesignal WL_2 kann aktiviert werden, wenn WL = 2 ist, das WL-Codesignal WL_34 kann aktiviert werden, wenn WL = 3 oder 4 ist, das WL-Codesignal WL_5 kann aktiviert werden, wenn WL = 5 ist, und das das WL-Codesignal WL_67 kann aktiviert werden, wenn WL = 6 oder 7 ist. Entsprechend kann das Adressensignal Ai sequentiell durch die Flip-Flops 422 und 421 verzögert werden und ein verzögertes Adressensignal CAi erzeugt werden, wenn WL = 1 ist. Wenn WL = 6 oder 7 ist, kann das Adressensignal Ai sequentiell durch die Flip-Flops 426, 425, 424, 423, 422 und 421 verzögert werden und ein verzögertes Adressensignal CAi erzeugt werden.
  • Im Ausführungsbeispiel gemäß 15 kann die Slaveeinheit 420 das Adressensignal Ai empfangen und das Adressensignal Ai in Reaktion auf aktivierte Signale aus der Mehrzahl der Mastersignale CSi sequentiell zwischenspeichern, die z.B. auf den ersten logischen Pegel gesetzt sind und von der Mastereinheit 410 erzeugt werden. Dadurch kann das Adressensignal Ai um (WL + BL/2) Taktzyklen verzögert werden.
  • 16A ist ein Signalzeitablaufdiagramm, das eine Funktionsweise der Latenzsteuerschaltung 200'' gemäß 15 zeigt, wenn die WL gleich 7 ist, und die BL gleich 4 ist, gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. Nun wird eine beispielhafte Funktionsweise der Latenzsteuerschaltung 200'' unter Bezugnahme auf 15 und 16A beschrieben, wenn die WL gleich 7 und die BL gleich 4 ist.
  • Bei der beispielhaften Funktionsweise der Latenzsteuerschaltung 200'' gemäß 15, wenn die WL gleich 7 ist und die BL gleich 4 ist, kann unter Bezugnahme auf 15 und 16A das Latenzsignal WL7 aktiviert werden, z.B. auf den ersten logischen Pegel gesetzt werden, und die verbleibenden Latenzsignale WLi, wobei z.B. i = 1 bis 6 ist, können deaktiviert werden, z.B. auf den zweiten logischen Pegel gesetzt werden. Entsprechend kann der Multiplexer 327 das Schreibbefehlssignal PWA auswählen und ausgeben und die verbleibenden Multiplexer 326 bis 321 können die Ausgabesignale der vorherigen oder der vorangestellten Flip-Flops 419 bis 414 auswählen und ausgeben. Das Schreibbefehlssignal PWA kann in das Flip-Flop 419 eingegeben und in Synchronisation mit einer ansteigenden Flanke des internen Taktsignals PCLK ausgegeben werden. Ein Ausgabesignal des Flip-Flops 419 kann in das nachfolgende Flip-Flop 418 eingegeben und in Synchronisation mit einer abfallenden Flanke des internen Taktsignals PCLK als erstes Mastersignal CS1 ausgegeben werden, und kann zudem in Synchronisation mit einer ansteigenden Flanke des internen Taktsignals PCLK ausgegeben werden. Ein Ausgabesignal des Flip-Flops 418 kann in das nachfolgende Flip-Flop 417 eingegeben und in Synchronisation mit einer ansteigenden Flanke des internen Taktsignals PCLK ausgegeben werden. Auf diese Weise kann das Schreibbefehlssignal PWA durch die neun Flip-Flops 419 bis 411 geführt werden und erste bis sechste Mastersignale CS1 bis CS6 können an einem vorgegebenen Intervall von z.B. 1,5 tCK erzeugt werden. Daher können die ersten bis sechsten Mastersignale CS1 bis CS6 sequentiell mit Verzögerungen von 1, 5, 3, 4, 5, 6, 7, 5 und 8 tCK nachfolgend auf den Zeitpunkt 0 aktiviert werden, an dem z.B. der Schreibbefehl WR und das Adressensignal ADD empfangen werden.
  • Bei der beispielhaften Funktionsweise der Latenzsteuerschaltung 200'' gemäß 15, wenn die WL gleich 7 ist und die BL gleich 4 ist, kann unter Bezugnahme auf 15 und 16A die Slaveeinheit 420 das Adressensignal Ai in Reaktion auf das erste Mastersignal CS1 ausgeben und kann ein vorgegebenes Signal, dessen bestätigter Empfang beispielsweise durch das erste Mastersignal CS1 getriggert wird, in Reaktion auf das zweite Mastersignal CS2 ausgeben. Daher kann die Slaveeinheit 420 das Adressensignal Ai in Reaktion auf die ersten bis sechsten Mastersignale CS1 bis CS6 und das verzögerte Adressensignal CAi sequentiell verzögern. Daher kann das verzögerte Adressensignal CAi (WL + BL/2) tCK, z.B. 9 tCK, nachfolgend auf den Zeitpunkt 0 erzeugt werden, an dem der Schreibbefehl WR und das Adressensignal ADD eingegeben werden.
  • 16B ist ein Signalzeitablaufdiagramm, das eine Funktionsweise der Latenzsteuerschaltung 200'' gemäß 15 zeigt, wenn die WL gleich 1 ist, und die BL gleich 4 ist, gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. Nun wird eine beispielhafte Funktionsweise der Latenzsteuerschaltung 200'' unter Bezugnahme auf 15 und 16B beschrieben, wenn die WL gleich 1 ist und die BL gleich 4 ist.
  • Bei der beispielhaften Funktionsweise der Latenzsteuerschaltung 200'' gemäß 15, wenn die WL gleich 1 ist und die BL gleich 4 ist, kann unter Bezugnahme auf 15 und 16B das Latenzsignal WL1 aktiviert werden, z.B. auf den ersten logischen Pegel gesetzt werden und die verbleibenden Latenzsignale WLi, wobei z.B. i = 2 bis 7 ist, können deaktiviert werden, z.B. auf den zweiten logischen Pegel gesetzt werden. Entsprechend kann das Schreibbefehlssignal PWA in das Flip-Flop 413 eingegeben und in Synchronisation mit einer ansteigenden Flanke des internen Taktsignals PCLK ausgegeben werden. Ein Ausgabesignal des Flip-Flops 413 kann in das nachfolgende Flip-Flop 412 eingegeben und in Synchronisation mit einer abfallenden Flanke des internen Taktsignals PCLK als fünftes Mastersignal CS5 ausgegeben werden, und kann zudem in Synchronisation mit einer ansteigenden Flanke des internen Taktsignals PCLK ausgegeben werden. Ein Ausgabesignal des Flip-Flops 412 kann in das nachfolgende Flip-Flop 411 eingegeben und in Synchronisation mit einer ansteigenden Flanke des internen Taktsignals PCLK ausgegeben werden. Ein Ausgabesignal des Flip-Flops 411 kann das sechste Mastersignal CS6 sein. Entsprechend kann das Schreibbefehlssignal PWA durch die drei Flip-Flops 413 bis 411 geführt werden und das fünfte und das sechste Mastersignal CS5 und CS6 können an einem vorgegebenen Intervall von z.B. 1,5 tCK erzeugt werden. Daher können das fünfte und das sechste Mastersignal CS5 und CS6 sequentiell 1,5 und 3 tCK nach dem Zeitpunkt 0 aktiviert werden, an dem der Schreibbefehl WR und das Adressensignal ADD eingegeben werden. Die verbleibenden Mastersignale CS1 bis CS4 werden dabei nicht aktiviert.
  • Bei der beispielhaften Funktionsweise der Latenzsteuerschaltung 200'' gemäß 15, wenn die WL gleich 7 ist und die BL gleich 4 ist, kann unter Bezugnahme auf 15 und 16B die Slaveeinheit 420 das Adressensignal Ai in Reaktion auf das fünfte Mastersignal CS5 ausgeben und kann ein vorgegebenes Signal, dessen Empfang beispielsweise durch das fünfte Mastersignal CS5 getriggert wird, in Reaktion auf das sechste Mastersignal CS6 ausgeben, wodurch das verzögerte Adressensignal CAi erzeugt wird. Daher kann das verzögerte Adressensignal CAi (WL + BL/2) tCK, z.B. 3 tCK, nachfolgend auf den Zeitpunkt 0 erzeugt werden, an dem der Schreibbefehl WR und das Adressensignal ADD eingegeben werden.
  • 17A und 17B sind Schaltbilder von Flip-Flops 1710 und 1720, gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. In einem Beispiel können die Flip-Flops in einer oder mehreren Latenzsteuerschaltungen 200, 200'' usw. enthalten sein.
  • Im Ausführungsbeispiel gemäß 17A kann das Flip-Flop 1710 Schaltelemente TG1 und TG2 und Inverter IV1, IV2 und IV3 umfassen. In einem Beispiel können die Schaltelemente TG1 und TG2 jeweils als Transmissionsgatter implementiert werden.
  • Im Ausführungsbeispiel gemäß 17A kann das erste Schaltelement TG1 in Reaktion auf ein Taktsignal PCLK, das auf den zweiten logischen Pegel, z.B. auf den niedrigen logischen Pegel oder den logischen Wert „0" gesetzt ist, ein Eingabesignal empfangen und kann in Reaktion auf das Taktsignal PCLK, das auf den ersten logischen Pegel, z.B. auf den hohen logischen Pegel oder den logischen Wert „1" gesetzt ist, sperrend geschaltet werden. Die Inverter IV1, IV2 und IV3 können als Zwischenspeicher wirken. Das über das erste Schaltelement TG1 empfangene Eingabesignal kann zwischengespeichert und als erstes Ausgabesignal OUTf ausgegeben werden. Das zweite Schaltelement TG2 kann das zwischengespeicherte Signal als zweites Ausgabesignal OUTr in Reaktion auf den ersten logischen Pegel des Taktsignals PCLK ausgeben. Entsprechend kann das erste Ausgabesignal OUTf an einer ersten Flanke, z.B. einer abfallenden Flanke, des Taktsignals PCLK ausgegeben werden, und das zweite Ausgabesignal OUTr kann an einer zweiten Flanke, z.B. an einer ansteigenden Flanke, des Taktsignals PCLK ausgegeben werden. Daher kann ein Intervall zwischen dem ersten Ausgabesignal OUTf und dem zweiten Ausgabesignal OUTr gleich ½ Taktzyklen des Taktsignals PCLK sein.
  • Im Ausführungsbeispiel gemäß 17B kann das Flip-Flop 1720 zusätzlich zu der oben im Bezug auf das in 17A dargestellte Flip-Flop 1710 beschriebenen Struktur ein Verzögerungselement 1721 umfassen. Das Verzögerungselement 1721 kann ein Signal an einem internen Knoten, z.B. ein Ausgabesignal des Inverters IV2, um eine vorgegebene Verzögerungszeitspanne verzögern. Entsprechend kann ein Ausgabesignal OUTs des Verzögerungselements 1721 und das zweite Ausgabesignal OUTr ein vorgegebenes Intervall zueinander aufweisen. Das Intervall zwischen dem Ausgabesignal OUTs des Verzögerungselements 1721 und dem zweiten Ausgabesignal OUTr kann durch Einstellen der Verzögerungszeitspanne des Verzögerungselements 1721 eingestellt werden. Dadurch kann ein Intervall z wischen Mastersignalen eingestellt werden.
  • 18 ist ein Blockdiagramm eines Halbleiterspeicherbauelements 2200 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. Im Ausführungsbeispiel gemäß 18 kann das Halbleiterspeicherbauelement 2200 eine Befehlsdetektorschaltung 2210, einen Adressenpuffer 2220, eine Mehrzahl von Bänken 2230, eine Taktschaltung 2240, eine Latenzsteuerschaltung 2250 und eine automatische Vorladesteuerschaltung 2300 umfassen. In einem Beispiel kann das Halbleiterspeicherbauelement 2200 ein DDR3-DRAM-Bauelement repräsentieren, das eine Betriebsfrequenz von 1,6 Gigahertz, 8 Bänke und eine Spaltenbefehlsverzögerung (CCD) von 4 aufweist.
  • Im Ausführungsbeispiel gemäß 18 kann die Befehlsdetektorschaltung 2210 Befehlssignale /CS, /RAS, /CAS und /WE und ein vorgegebenes Adressenbitsignal A10 von der externen Umgebung empfangen, kann die empfangenen Befehlssignale decodieren und kann z.B. basierend auf der Decodierung ein internes Befehlssignal ausgeben. Wenn beispielsweise das vorgegebene Adressenbitsignal A10 zusammen mit einem Schreibbefehl auf den ersten logischen Pegel, z.B. den hohen logischen Pegel oder auf den logischen Wert „1" gesetzt ist, kann die Befehlsdetektorschaltung 2210 ein Schreibautovorladebefehlssignal WAP ausgeben.
  • Im Ausführungsbeispiel gemäß 18 kann der Adressenpuffer 2220 extern eingegebene Adressen A0 bis An und BA0 bis BA2 puffern und kann eine gepufferte Bankadresse bBA, z.B. Adressen bBA0 bis bBA2 und eine Speicherzellenadresse ADDRESS ausgeben, die eine Bank und eine Speicherzelle anzeigen, in denen der Schreibautovorladebefehl ausgeführt wird.
  • Im Ausführungsbeispiel gemäß 18 kann die Mehrzahl von Bänken 2230 ein Speicherzellenfeld umfassen und kann als Datenspeicher wirken, in den Daten eingegeben oder aus dem Daten ausgegeben werden können basierend auf der gepufferten Bankadresse bBA und der Speicherzellenadresse ADDRESS, die vom Adressenpuffer 2220 ausgegeben werden. Ein automatischer Schreibvorladevorgang kann im Hinblick auf die Mehrzahl von Bänken 2230 entsprechend der gepufferten Bankadresse bBA und dem Schreibautovorladebefehlssignal WAP ausgeführt werden. Die Taktschaltung 2240 kann basierend auf einem externen Taktsignal ECLK ein internes Taktsignal PCLK erzeugen.
  • Im Ausführungsbeispiel gemäß 18 kann die Latenzsteuerschaltung 2250 das Schreibautovorladebefehlssignal WAP, die gepufferte Bankadresse bBA und die Speicherzellenadresse ADDRESS um eine vorgegebene Verzögerungszeitspanne in Reaktion auf das interne Taktsignal PCLK und ein Latenzsteuersignal WLi verzögern und ein verzögertes Bankadressensignal dBA, z.B. Signale dBA0 bis dBA2, und ein verzögertes Speicherzellenadressensignal dADDRESS ausgeben. Die vorgegebene Verzögerungszeit kann mit einer vorgegebenen Schreiblatenz tWL und einer Datenbündelperiode tBURST korrespondieren. In einem Beispiel kann die Schreiblatenz tWL einem Taktzyklus des internen Taktsignals PCLK entsprechen, und die Datenbündelperiode tBURST kann vier Taktzyklen des internen Taktsignals PCLK entsprechen.
  • Im Ausführungsbeispiel gemäß 18 können das Bandadressensignal dBA und das Speicherzellenadressensignal dADDRESS in die Mehrzahl von Bänken 2230 eingegeben werden und das Bandadressensignal dBA kann in die automatische Vorladesteuerschaltung 2300 eingegeben werden. Entsprechend kann nach fünf Taktzyklen, die mit der Schreiblatenz tWL und der Datenbündelperiode tBURST korrespondieren, die auf die Empfangsbestätigung des Schreibautovorladebefehlssignals WAP in der Latenzsteuerschaltung 2250 folgen, ein Schreibvorgang mit einer Zelle in einer bestimmten Bank ausgeführt werden, die unter der Mehrzahl von Bänken 2230 durch das Bandadressensignal dBA und das Speicherzellenadressensignal dADDRESS bestimmt werden. In einem Beispiel kann die Latenzsteuerschaltung 2250 mit einer der Latenzsteuerschaltungen 200, 200', 200'' und 1300 korrespondieren.
  • Im Ausführungsbeispiel gemäß 18 kann die automatische Vorladesteuerschaltung 2300 ein verzögertes Schreibautovorladebefehlssignal dWAP und das Bandadressensignal dBA verzögern, die von der Latenzsteuerschaltung 2250 an einer Schreibwiederherstellungszeit tWR ausgegeben werden, und kann ein Vorladehauptsignal PAPB, z.B. Signale PAPB0 bis PAPB7, an die Mehrzahl von Bänken 2230 ausgeben, um einen Zeitpunkt zu steuern, an dem ein Vorladevorgang nach Beendigung des Schreibvorgangs beginnt.
  • 19 ist ein Blockdiagramm der automatischen Vorladesteuerschaltung 2300 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. Im Ausführungsbeispiel gemäß 19 kann die automatische Vorladesteuerschaltung 2300 eine Vorladebefehlsverzögerungseinheit 2310, eine Bankadressenverzögerungseinheit 2320 und ein Vorladehauptsignalgenerator 2330 umfassen.
  • Im Ausführungsbeispiel gemäß 19 kann die Vorladebefehlsverzögerungseinheit 2310 eine Mehrzahl von ersten Vorladebefehlsverzögerungssignalen dWAP_d3, dWAP_d7 und dWAP_d11 ausgeben, die in Reaktion auf das interne Taktsignal PCLK nach verschiedenen Verzögerungszeitspannen freigegeben werden, die auf die Eingabe des verzögerten Schreibautovorladebefehlssignals dWAP folgen. Zudem kann die Vorladebefehlsverzögerungseinheit 2310 das verzögerte Schreibautovorladebefehlssignal dWAP korrespondierend mit der Schreibwiederherstellungszeit tWR um eine vorgegebene Anzahl von Taktzyklen, z.B. um 12 Taktzyklen, des internen Taktsignals PCLK verzögern und ein zweites Vorladebefehlsverzögerungssignal ddWAP ausgeben.
  • Im Ausführungsbeispiel gemäß 19 kann ein Freigabeintervall aus den ersten Vorladebefehlsverzögerungssignalen dWAP_d3, dWAP_d7 und dWAP_d11, z.B. ein Intervall zwischen einem Zeitpunkt, an dem eines der ersten Vorladebefehlsverzögerungssignale dWAP_d3, dWAP_d7 und dWAP_d11 freigegeben wird, und einem Zeitpunkt, an dem ein nachfolgendes erstes Vorladebefehlsverzögerungssignal freigegeben wird, kleiner oder gleich einer Anzahl von Taktzyklen des internen Taktsignals PCLK (CCD = 4) sein, die mit einem minimalen Intervall zwischen Befehlen tCCD korrespondiert, da z.B. die Bankadressensignale dBA0, dBA1 und dBA2 mit dem minimalen Intervall zwischen Befehlen tCCD von z.B. 4 Taktzyklen geändert werden können.
  • 20 ist ein Schaltbild der Vorladebefehlsverzögerungseinheit 2310 aus 19 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. Im Ausführungsbeispiel gemäß 20 kann die Vorladebefehlsverzögerungseinheit 2310 ein erstes Registerfeld 2311 umfassen, das eine Mehrzahl von in Reihe geschalteten Registern umfasst, die z.B. mit einer Anzahl von Taktzyklen des internen Taktsignals PCLK der Schreibwiederherstellungszeit tWR korrespondiert. In einem Beispiel kann die Schreibwiederherstellungszeit tWR 15ns sein und ein einzelner Taktzyklus des internen Taktsignals PCLK kann 1,25ns sein, folglich kann das erste Registerfeld 2311 12, z.B. 15/1,25, Register umfassen.
  • Im Ausführungsbeispiel gemäß 19 können die ersten Vorladebefehlsverzögerungssignale dWAP_d3, dWAP_d7 und dWAP_d11 vom dritten, siebten und elften Register aus den 12 Registern ausgegeben werden, die das erste Registerfeld 2311 bilden. Das zweite Vorladebefehlsverzögerungssignal ddWAP kann vom letzten, z.B. dem zwölften Register, der 12 Register ausgegeben werden, die das erste Registerteld 2311 bilden.
  • Im Ausführungsbeispiel gemäß 19 können die ersten Vorladebefehlsverzögerungssignale dWAP_d3, dWAP_d7 und dWAP_d11 und das zweite Vorladebefehlsverzögerungssignal ddWAP nach Intervallen von 3, 4, 4 und 1 Taktzyklen des internen Taktsignals PCLK freigegeben werden. Daher können die Freigabeintervalle kleiner oder gleich der Anzahl von Taktzyklen (CCD = 4) des internen Taktsignals PCLK sein, die mit dem minimalen Intervall zwischen Befehlen tCCD korrespondiert.
  • Im Ausführungsbeispiel gemäß 19 kann die Bankadressenverzögerungseinheit 2320 die Bankadressensignale dBA0, dBA1 und dBA2 in Reaktion auf das verzögerte Schreibautovorladebefehlssignal dWAP und die ersten Vorladebefehlsverzögerungssignale dWAP_d3, dWAP_d7 und dWAP_d11 verzögern.
  • 21 ist ein Schaltbild der Bankadressenverzögerungseinheit 2320 aus 19 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. Im Ausführungsbeispiel gemäß 21 kann die Bankadressenverzögerungseinheit 2320 eine Mehrzahl von zweiten Registerfeldern 2321, 2322 und 2323 umfassen, in denen eine Anzahl Register in Reihe geschaltet sind, die eins höher als eine Anzahl von ersten Vorladebefehlsverzögerungssignalen dWAP_d3, dWAP_d7 und dWAP_d11 ist.
  • Im Ausführungsbeispiel gemäß 21 können erste Register in den zweiten Registerfeldern 2321, 2322 und 2323 in Reaktion auf das verzögerte Schreibautovorladebefehlssignal dWAP Bitsignale dBA0, dBA1 und dBA2 zwischenspeichern und ausgeben und ein Signal dBA_d1 ausgeben. Die verbleibenden Register, d.h. alle außer dem ersten Register, in jedem der zweiten Registerfelder 2321, 2322 und 2323 können in Reaktion auf die ersten Vorladebefehlsverzögerungssignale dWAP_d3, dWAP_d7 und dWAP_d11 Signale zwischenspeichern und ausgeben, die von ihren vorherigen oder vorangestellten Registern ausgegeben werden.
  • Im Ausführungsbeispiel gemäß 21 kann ein Bankverzögerungssignal ddBA, z.B. Bankverzögerungssignale ddBA0 bis ddBA2, in Reaktion auf die ersten Vorladebefehlsverzögerungssignale dWAP_d3, dWAP_d7 und dWAP_d11 freigegeben werden können, z.B. auf den ersten logischen Pegel gesetzt werden, die nach Intervallen freigegeben werden, die kleiner oder gleich der Anzahl von Taktzyklen (CCD = 4) des internen Taktsignals PCLK sein können, die mit dem minimalen Intervall zwischen Befehlen tCCD korrespondiert, da ein minimales Intervall zwischen Befehlen tCCD im DDR3 mit vier Taktzyklen des internen Taktsignals PCLK korrespondiert.
  • Im Ausführungsbeispiel gemäß 21 kann der Vorladehauptsignalgenerator 2330 das Vorladehauptsignal PAPB basierend auf den Bankverzögerungssignalen ddBA0 bis ddBA2, z.B. des Signals ddBA, und dem zweiten Vorladebefehlsverzögerungssignal ddWAP ausgeben.
  • 22 ist ein Schaltbild des Vorladehauptsignalgenerators 2330 aus 19 gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. In den Ausführungsbeispielen gemäß 19 und 22 kann der Vorladehauptsignalgenerator 2330 einen Decoder 2331 und ein UND-Elementefeld 2332 umfassen.
  • Im Ausführungsbeispiel gemäß 22 kann der Decoder 2331 ein Vorladesubsignal BANK, z.B. BANK0 bis BANK7, korrespondierend mit der Mehrzahl von Bänken 2230 basierend auf dem Bankverzögerungssignal ddBA ausgeben.
  • Im Ausführungsbeispiel gemäß 22 kann das UND-Elementefeld 2332 parallel geschaltete UND-Elemente umfassen. Jedes der UND-Elemente kann eine UND-Verknüpfung mit einem korrespondierenden der Vorladesubsignale BANK0 bis BANK7 und dem zweiten Vorladebefehlsverzögerungssignal ddWAP ausführen. Das zweite Vorladebefehlsverzögerungssignal ddWAP kann ein vorgegebenes Signal sein, das vom letzten Register des ersten Registerfelds 2311 durch Verzögern des verzögerten Schreibautovorladebefehlssignals dWAP um eine vorgegebene Anzahl von Taktzyklen, z.B. um 12 Taktzyklen, des internen Taktsignals PCLK ausgegeben wird. Entsprechend kann das Vorladehauptsignal PAPB, das vom Vorladehauptsignalgenerator 2330 ausgegeben wird, nach der Schreibwiederherstellungszeit tWR ausgegeben werden, die auf den Empfang des verzögerten Schreibautovorladebefehlssignals dWAP folgt.
  • 23 ist ein Signalzeitablaufdiagramm, das eine Funktionsweise der automatischen Vorladesteuerschaltung 2300 zeigt, gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung. Nun wird eine beispielhafte Funktionsweise der automatischen Vorladesteuerschaltung 2300 unter Bezugnahme auf 18 bis 23 beschrieben.
  • Unter Bezugnahme auf 18 bis 23 kann bei der beispielhaften Funktionsweise der automatischen Vorladesteuerschaltung 2300 der Schreibbefehl WR extern mit einem minimalen Intervall zwischen den Befehlen tCCD, z.B. 4 Taktzyklen, in Synchronisation mit einer vorgegebenen ansteigenden Flanke des externen Taktsignals ECLK eingegeben werden. Der Schreibbefehl WR kann ein externer Befehl sein, der durch die Kombination der Befehlssignale /CS, /RAS, /CAS und /WE bestimmt wird, die in die Befehlsdetektorschaltung 2210 eingegeben wird. Wenn das vorgegebene Bitsignal A10 mit dem ersten logischen Pegel, z.B. dem hohen logischen Pegel oder dem logischen Wert „1", zusammen mit dem Schreibbefehl eingegeben wird, kann das Schreibautovorladebefehlssignal WAP intern erzeugt werden.
  • Unter Bezugnahme auf 18 bis 23 kann bei der beispielhaften Funktionsweise der automatischen Vorladesteuerschaltung 2300, wenn der Schreibbefehl WR eingegeben wird, die Bankadresse (BA0 bis BA2) zum Auswählen einer Bank, in welcher der Schreibbefehl WR ausgeführt wird, zusammenwirkend, z.B. gleichzeitig, in den Adressenpuffer 2220 eingegeben werden. Nach einer Anzahl von Taktzyklen, z.B. fünf Taktzyklen, die mit der Schreiblatenz tWL und der Datenbündelperiode tBURST korrespondiert und nach der Eingabe des Schreibbefehls WR und der Bankadresse BA folgt, kann das verzögerte Schreibautovorladebefehlssignal dWAP von der Latenzsteuerschaltung 2250 freigegeben werden, z.B. auf den ersten logischen Pegel gesetzt werden. Anschließend kann ein Schreibvorgang ausgeführt werden.
  • Unter Bezugnahme auf 18 bis 23 kann bei der beispielhaften Funktionsweise der automatischen Vorladesteuerschaltung 2300 das Signal dBA_d1 von den ersten Registern in den entsprechenden zweiten Regis terfeldern 2321, 2322 und 2323, die in der Bankadressenverzögerungseinheit 2320 angeordnet sind, durch Verzögern des gepufferten Bankadressensignals dBA in Reaktion auf das verzögerte Schreibautovorladebefehlssignal dWAP ausgegeben werden.
  • Unter Bezugnahme auf 18 bis 23 können bei der beispielhaften Funktionsweise der automatischen Vorladesteuerschaltung 2300 die ersten Vorladebefehlsverzögerungssignale dWAP_d3, dWAP_d7 und dWAP_d11 und das zweite Vorladebefehlsverzögerungssignal ddWAP von der automatischen Vorladesteuerschaltung 2300 in Synchronisation mit den ansteigenden Flanken der entsprechenden dritten, siebten, elften und zwölften Taktzyklus des internen Taktsignals PCLK ausgegeben werden, die auf die Freigabe des verzögerten Schreibautovorladebefehlssignals dWAP folgen.
  • Unter Bezugnahme auf 18 bis 23 kann bei der beispielhaften Funktionsweise der automatischen Vorladesteuerschaltung 2300 das Bankverzögerungssignal ddBA von der Bankadressenverzögerungseinheit 2320 durch Verzögern des Bankadressensignals dBA basierend auf dem verzögerten Schreibautovorladebefehlssignal dWAP und den ersten Vorladebefehlsverzögerungssignalen dWAP_d3, dWAP_d7 und dWAP_d11 ausgegeben werden. Das Bankverzögerungssignal ddBA kann in Synchronisation mit der ansteigenden Flanke des elften Taktzyklus des internen Taktsignals PCLK ausgegeben werden, die auf die Freigabe des Bankadressensignals dBA folgt.
  • Unter Bezugnahme auf 18 bis 23 kann bei der beispielhaften Funktionsweise der automatischen Vorladesteuerschaltung 2300 im Vorladehauptsignalgenerator 2330 das Vorladesubsignal BANK vom Decoder 2331 ausgehend von der Freigabe des Bankverzögerungssignals ddBA verzögert werden. Entsprechend kann das Vorladehauptsignal PAPB in Synchronisation mit einer ersten ansteigenden Flanke des internen Takt signals PCLK nach der Freigabe des zweiten Vorladebefehlsverzögerungssignals ddWAP ausgegeben werden. In einem Beispiel kann die synchronisierte Ausgabe nach 12 Taktzyklen des internen Taktsignals PCLK, z.B. nach der Schreibwiederherstellungszeit tWR, nach der Freigabe des verzögerten Schreibautovorladebefehlssignals dWAP erfolgen.
  • Unter Bezugnahme auf 18 bis 23 kann bei der beispielhaften Funktionsweise der automatischen Vorladesteuerschaltung 2300 das Vorladehauptsignal PAPB an eine vorgegebene Bank, z.B. an die Bank 3, wenn dBA = 011 ist, ausgegeben werden, die basierend auf dem Bankadressensignal dBA aus der Mehrzahl von Bänken, z.B. 8 Bänken, ausgewählt werden kann.
  • Entsprechend kann in einem Beispiel die automatische Vorladesteuerschaltung 2300, die im Halbleiterspeicherbauelement 2200 angeordnet ist, 12 Register im ersten Registerfeld 2311 und 4 Register in jedem der zweiten Registerfelder 2321, 2322 und 2323, z.B. insgesamt 24 Register, umfassen und kann einen automatischen Schreibvorladevorgang steuern. Die Anzahl der in der automatischen Vorladesteuerschaltung 2300 enthaltenen Register kann im Vergleich zur Registeranzahl von z.B. 96 in einer herkömmlichen automatischen Vorladesteuerschaltung relativ klein sein.
  • Wie oben ausgeführt ist, kann eine Latenzsteuerschaltung in Übereinstimmung mit Ausführungsformen der Erfindung eine „Master-Slave-Struktur" aufweisen, so dass die Anzahl von Registern, die in einer Slaveeinheit angeordnet sind, im Verhältnis zur tCCD oder der BL reduziert werden kann. Dadurch kann die Gesamtzahl von Registern, die eine Latenzsteuerung ausführen, reduziert werden, wodurch der Stromverbrauch und die Layoutfläche des Halbleiterspeicherbauelements reduziert werden können.
  • In anderen Ausführungsformen der vorliegenden Erfindung kann das Schreibautovorladebefehlssignal, das an einem minimalen Intervall zwi schen Befehlen geteilt werden kann, anstatt des internen Taktsignals verwendet werden, um ein Bankadressensignal zu verzögern, wodurch die Anzahl von Registern reduziert wird, die zur Ausführung des Schreibautovorladebefehls erforderlich sind. Daher kann eine mit Registern belegte Fläche im Layout reduziert werden. Zudem kann das Laden des internen Taktsignals reduziert werden, wodurch der Strom- oder Energieverbrauch des Halbleiterspeicherbauelements reduziert werden kann.
  • Es wurden Ausführungsbeispiele der vorliegenden Erfindung beschrieben, die selbstverständlich auf verschiedene Weisen variiert werden können. Während die Ausführungsbeispiele der vorliegenden Erfindung beispielsweise mit einer bestimmten Anzahl von Registern, Bänken usw. beschrieben sind, versteht es sich, dass andere Ausführungsbeispiele der vorliegenden Erfindung auf eine beliebige Anzahl von Bänken, Registern usw. gerichtet sein können. Zudem ist es selbstverständlich, dass die oben beschriebenen ersten und zweiten logischen Pegel in einem Ausführungsbeispiel der vorliegenden Erfindung mit einem hohen Pegel bzw. einem niedrigen Pegel korrespondieren können. Alternativ können der erste und zweite logische Pegel/Zustand in anderen Ausführungsbeispielen der Erfindung mit dem niedrigen logischen Pegel bzw. dem hohen logischen Pegel korrespondieren.

Claims (45)

  1. Latenzsteuerschaltung (200) mit – einer Mastereinheit (210), die wenigstens ein Mastersignal (PWA_WL5, PWA_WL1, PWA_BL) basierend auf einem Referenzsignal (PWA) und einem internen Taktsignal (PCLK) aktiviert, und – einer Mehrzahl von Slaveeinheiten (220, 221, 22n, 230), die das wenigstens eine Mastersignal (PWA_WL5, PWA_WL1, PWA_BL) und eine Mehrzahl von Signalen (WLi, A0, A1, An, BA0) empfangen, wobei jede der Slaveeinheiten (220, 221, 22n, 230) ein Ausgabesignal (CA0, CA1, CAn, BAL0) ausgibt, das wenigstens zum Teil auf einem Signal der empfangenen Mehrzahl von Signalen (WLi, A0, A1, An, BA0) basiert.
  2. Latenzsteuerschaltung nach Anspruch 1, wobei das wenigstens eine Mastersignal eine Mehrzahl von Mastersignalen (PWA_WL5, PWA_WL1, PWA_BL) umfasst, die Intervalle zwischen einander aufweisen, die ein minimales Intervall zwischen Befehlen nicht überschreiten, wobei die empfangene Mehrzahl von Signalen mit einer Mehrzahl von Befehlssignalen und/oder einer Mehrzahl von Adressensignalen korrespondiert.
  3. Latenzsteuerschaltung nach Anspruch 1 oder 2, wobei das Ausgabesignal auf einer Latenzinformation basiert.
  4. Latenzsteuerschaltung nach Anspruch 2 oder 3, wobei die Mastereinheit eine Mehrzahl von Masterregistern (311 bis 317) umfasst, die jeweils das interne Taktsignal empfangen, wobei jede der Slaveeinheiten eine Mehrzahl von Slaveregistern (1011 bis 1015) umfasst, die jeweils ein korrespondierendes Mastersignal aus der Mehrzahl von Mastersignalen empfangen, wobei die Anzahl der Slaveregister (1011 bis 1015), die innerhalb einer jeweiligen Slaveeinheit angeordnet ist, kleiner als die Anzahl der Masterregister (311 bis 317) ist, die innerhalb der Mastereinheit angeordnet ist.
  5. Latenzsteuerschaltung nach einem der Ansprüche 2 bis 4, wobei das Referenzsignal ein Schreibbefehlssignal (PWA) ist, das intern basierend auf einem empfangenen Schreibbefehl erzeugt ist, wobei die Mehrzahl von Adressensignalen Spaltenadressensignale (CA) und Bankadressensignale (BAL) umfasst, wobei jede der Slaveeinheiten ein korrespondierendes Adressensignal aus der Mehrzahl von Adressensignalen empfängt.
  6. Latenzsteuerschaltung nach Anspruch 5, wobei die Mastereinheit umfasst: – einen Schreibmastersignalgenerator (310), der ein erstes Schreibmastersignal aus der Mehrzahl von Mastersignalen „m" Taktzyklen nach der Aktivierung des Schreibbefehlssignals aktiviert, wobei „m" eine positive ganze Zahl ist und auf der Latenzinformation basiert, und – einen Bündelmastersignalgenerator (330), der ein Bündelmastersignal „n" Taktzyklen nach der Aktivierung des ersten Schreibmastersignals aktiviert, wobei „n" eine positive ganze Zahl ist, die auf einer Bündellänge basiert.
  7. Latenzsteuerschaltung nach Anspruch 6, wobei die Mastereinheit weiter ein zweites Schreibmastersignal aus der Mehrzahl von Mastersignalen (m – k) Taktzyklen nach der Aktivierung des Schreibbefehlssignals aktiviert, wenn (m – k) größer als ein Schwellwert ist, wobei „k" eine positive ganze Zahl ist, die eine Anzahl von Taktzyklen anzeigt, die mit einer ganzzahligen Vielfachen des minimalen Intervalls zwischen den Befehlen korrespondiert.
  8. Latenzsteuerschaltung nach Anspruch 7, wobei der Schwellwert gleich Null ist.
  9. Latenzsteuerschaltung nach einem der Ansprüche 6 bis 8, wobei jede der Slaveeinheiten umfasst: – ein erstes Register, das ein in Reaktion auf das erste Schreibmastersignal ausgewähltes Signal zwischenspeichert und ausgibt, und – ein zweites Register, das in Reaktion auf das Bündelmastersignal ein Ausgabesignal des ersten Registers zwischenspeichert und das zwischengespeicherte Ausgabesignal als ein verzögertes Adressensignal ausgibt, – wobei das ausgewählte Signal durch ein drittes Register erzeugt ist, welches das korrespondierende Adressensignal in Reaktion auf das zweite Schreibmastersignal zwischenspeichert und ausgibt, wenn das zweite Schreibmastersignal aktiviert ist, wobei das ausgewählte Signal das korrespondierende Adressensignal ist, wenn das zweite Schreibmastersignal nicht aktiviert ist.
  10. Latenzsteuerschaltung nach einem der Ansprüche 5 bis 9, wobei die Mastereinheit umfasst: – „m" Register, wobei „m" eine positive ganze Zahl ist, – eine Mehrzahl von Auswahlschaltungen, und – „n" Register, die in Reihe geschaltet sind, um in Reaktion auf das interne Taktsignal ein Ausgabesignal eines m-ten Registers aus den „m" Registern zu verschieben, wobei „n" eine positive ganze Zahl ist, – wobei jede der Auswahlschaltungen als ein Eingabesignal für ein korrespondierendes Register aus den „m" Registern ein Signal zwischen dem Schreibbefehlssignal und einem Ausgabesignal eines anderen korrespondierenden Registers aus den „m" Registern basierend auf einem korrespondierenden Latenzsignal aus einer Mehrzahl von Latenzsignalen ausgibt, die basierend auf der Latenzinformation erzeugt sind, – wobei jedes der „m" Register ein Signal zwischenspeichert, das in Reaktion auf das interne Taktsignal von einer korrespondierenden Auswahlschaltung aus der Mehrzahl von Auswahlschaltungen ausgegeben ist, – wobei das Ausgabesignal des m-ten Registers aus den „m" Registern ein erstes Schreibmastersignal aus der Mehrzahl von Schreibmastersignalen ist, und – ein Ausgabesignal eines (Bündellänge/2)-ten Registers aus den „n" Registern ein Bündelmastersignal aus der Mehrzahl von Mastersignalen ist.
  11. Latenzsteuerschaltung nach Anspruch 10, wobei ein Ausgabesignal eines (m-(Bündellänge/2))-ten Registers aus den „m" Registern ein zweites Schreibmastersignal aus der Mehrzahl von Mastersignalen ist.
  12. Latenzsteuerschaltung nach Anspruch 10 oder 11, wobei jede der Slaveeinheiten umfasst: – ein erstes Register, welches das korrespondierende Adressensignal in Reaktion auf das zweite Schreibmastersignal zwischenspeichert, – eine Adressenauswahlschaltung, die selektiv das korrespondierende Adressensignal und/oder ein Ausgabesignal des ersten Registers basierend auf dem korrespondierenden Latenzsignal ausgibt, – ein zweites Register, das ein Ausgabesignal der Adressenauswahlschaltung in Reaktion auf das erste Schreibmastersignal zwischenspeichert, und – ein drittes Register, das ein Ausgabesignal des zweiten Registers in Reaktion auf das Bündelmastersignal zwischenspeichert.
  13. Latenzsteuerschaltung nach Anspruch 12, wobei ein erstes Intervall zwischen einer Aktivierung des zweiten Schreibmastersignals und einer Aktivierung des ersten Schreibmastersignals und ein zweites Intervall zwischen einer Aktivierung des ersten Schreibmastersignals und einer Aktivierung des Bündelmastersignals jeweils mit (Bündellänge/2)-Zyklen des internen Taktsignals korrespondieren.
  14. Latenzsteuerschaltung nach einem der Ansprüche 5 bis 13, wobei die Mastereinheit das Schreibbefehlssignal empfängt, das Schreibbefehlssignal um einen bis „m" Taktzyklen des internen Taktsignals verzögert, das interne Taktsignal mit wenigstens einem Signal aus den Signalen kombiniert, die durch Verzögern des Schreibbefehlssignals um einen bis „m" Taktzyklen erhalten sind, und das Schreibbefehlssignal mit dem internen Taktsignal kombiniert, wodurch die Mehrzahl der Mastersignale erzeugt werden, wobei „m" eine positive ganze Zahl ist.
  15. Latenzsteuerschaltung nach Anspruch 14, wobei jede der Slaveeinheiten das korrespondierende Adressensignal empfängt, das korrespondierende Adressensignal in Reaktion auf die Mehrzahl von Mastersignalen sequentiell verzögert und ein Signal ausgibt, das mit der Latenzinformation aus den verzögerten Adressensignalen korrespondiert.
  16. Latenzsteuerschaltung nach einem der Ansprüche 5 bis 15, wobei die Mastereinheit umfasst: – eine Mehrzahl von in Reihe geschalteten Masterregistern, die jeweils das interne Taktsignal empfangen, und – eine Mehrzahl von Logikgattern, die jeweils ein Ausgabesignal eines korrespondierenden Masterregisters aus der Mehrzahl von Masterregistern mit dem internen Taktsignal kombinieren und das Schreibbefehlssignal mit dem internen Taktsignal kombinieren, um die Mehrzahl von Mastersignalen zu erzeugen, – wobei ein erstes Masterregister aus der Mehrzahl von Masterregistern das Schreibbefehlssignal empfängt und jedes andere der Mehrzahl von Masterregistern ein Ausgabesignal eines anderen Masterregisters empfängt.
  17. Latenzsteuerschaltung nach Anspruch 16, wobei jede der Slaveeinheiten umfasst: – eine Mehrzahl von in Reihe geschalteten Slaveregistern, die jeweils auf ein korrespondierendes Mastersignal aus der Mehrzahl von Mastersignalen reagieren, – eine Umschaltschaltung, die ein mit der Latenzinformation der Ausgabesignale der Mehrzahl von Slaveregistern korrespondierendes Ausgabesignal ausgibt, und – einen Zwischenspeicher, der das Ausgabesignal der Umschaltschaltung zwischenspeichert, – wobei ein erstes Slaveregister aus der Mehrzahl von Slaveregistern das korrespondierende Adressensignal empfängt und jedes andere der Mehrzahl von Slaveregistern ein Ausgabesignal eines anderen Slaveregisters der Mehrzahl von Slaveregistern empfängt.
  18. Latenzsteuerschaltung nach einem der Ansprüche 5 bis 17, wobei die Mastereinheit die Mehrzahl von Mastersignalen derart erzeugt, das diese ein Intervall mit einer Anzahl von Taktzyklen aufweisen, das einem minimalen Intervall (tCCD) zwischen Befehlen minus α nach der Aktivierung des Schreibbefehlssignals entspricht, wobei α ein Wert größer gleich 0 und kleiner als das minimale Intervall (tCCD) zwischen den Befehlen ist.
  19. Latenzsteuerschaltung nach einem der Ansprüche 3 bis 18, wobei die Latenzinformation mit der Schreiblatenz und/oder einer Zusatzlatenz assoziiert ist.
  20. Latenzsteuerschaltung nach einem der Ansprüche 1 bis 19, wobei das wenigstens eine Mastersignal ein erstes Mastersignal umfasst, das „m" Taktzyklen nach der Aktivierung des Referenzsignals aktiviert ist, wobei „m" eine Zahl ist, die auf der Latenzinformation basiert.
  21. Latenzsteuerschaltung nach Anspruch 20, wobei die Mastereinheit weiter ein zweites Mastersignal ausgibt, das „n" Taktzyklen nach der Aktivierung des ersten Mastersignals aktiviert ist, wobei „n" eine Zahl ist, die mit dem Wert (Bündellänge/2) korrespondiert, und wobei jede der Mehrzahl von Slaveeinheiten ein Signal der Mehrzahl von Signalen in Reaktion auf das zweite Mastersignal zwischenspeichert.
  22. Latenzsteuerschaltung nach Anspruch 21, wobei die Mastereinheit (m + n) in Reihe geschaltete Register umfasst, die jeweils ein Eingabesignal in Reaktion auf das interne Taktsignal zwischenspeichern, wobei jede der Slaveeinheiten wenigstens zwei in Reihe geschaltete Register umfasst, die jeweils zugehörige Eingabesignale in Reaktion auf das erste Mastersignal bzw. das zweite Mastersignal zwischenspeichern.
  23. Latenzsteuerschaltung nach einem der Ansprüche 20 bis 22, wobei das Referenzsignal ein Schreibbefehlssignal ist, das basierend auf einem externen Schreibbefehl erzeugt ist, – wobei die Mastereinheit weiter ein zweites Mastersignal ausgibt, das (n – k) Taktzyklen nach der Aktivierung des Schreibbefehlssignals aktiviert ist, wenn (n – k) größer als 0 ist, wobei „k" eine positive ganze Zahl ist, die eine Anzahl von Taktzyklen anzeigt, die mit einem ganzzahligen Vielfachen eines minimalen Intervalls zwischen Befehlen (tCCD) korrespondiert, und – wobei jede der Slaveeinheiten ein korrespondierende Adressensignal aus der Mehrzahl von Signalen in Reaktion auf das zweite Mastersignal zwischenspeichert und das korrespondierende Adressensignal, das in Reaktion auf das zweite Mastersignal zwischengespeichert ist, in Reaktion auf das erste Mastersignal zwischenspeichert.
  24. Latenzsteuerschaltung nach einem der Ansprüche 20 bis 23, wobei die Latenzinformation mit einer Schreiblatenz und/oder einer Zusatzlatenz assoziiert ist.
  25. Latenzsteuerschaltung nach einem der Ansprüche 1 bis 24, wobei das wenigstens eine Mastersignal eine Mehrzahl von Mastersignalen umfasst, die zwischen einander ein Intervall aufweisen, das einem minimalen Intervall zwischen Befehlen minus α entspricht, wobei α ein Wert größer oder gleich 0 und kleiner als das minimale Intervall zwischen den Befehlen ist, und wobei jede der Mehrzahl von Slaveeinheiten ein korrespondierendes Signal aus der empfangenen Mehrzahl von Signalen verzögert und das Ausgabesignal derart ausgibt, dass es mit Latenzinformationen korrespondiert, die mit den verzögerten Signalen assoziiert sind.
  26. Latenzsteuerschaltung nach Anspruch 25, wobei die Latenzinformation mit einer Schreiblatenz und/oder einer Zusatzlatenz assoziiert ist.
  27. Latenzsteuerschaltung nach Anspruch 25 oder 26, wobei α einem Wert von 0 oder 0,5 tCK entspricht, wobei tCK mit einem Taktzyklus des internen Taktsignals korrespondiert.
  28. Latenzsteuerschaltung nach einem der Ansprüche 25 bis 27, wobei das Referenzsignal ein Schreibbefehlssignal ist, das basierend auf einem externen Schreibbefehl erzeugt ist, und die Mastereinheit umfasst: – eine Mehrzahl von in Reihe geschalteten Masterregistern, die jeweils das interne Taktsignal empfangen, und – eine Mehrzahl von Logikgattern, die jeweils ein Ausgabesignal eines korrespondierenden Masterregisters aus der Mehrzahl von Masterregistern mit dem internen Taktsignal kombinieren und das Schreibbefehlssignal mit dem internen Taktsignal kombinieren, um die Mehrzahl von Mastersignalen zu erzeugen, – wobei die Mehrzahl von Masterregistern ein erstes Masterregister umfasst, welches das Schreibbefehlssignal empfängt, und jedes andere der Mehrzahl von Masterregistern ein Ausgabesignal eines anderen Masterregisters der Mehrzahl von Masterregistern empfängt.
  29. Halbleiterspeicherbauelement mit – einem Speicherzellenfeld (110), das eine Mehrzahl von Speicherzellen umfasst, – einer Latenzsteuerschaltung nach einem der Ansprüche 1 bis 28, – einer Taktschaltung (170), die das interne Taktsignal (PCLK) basierend auf einem externen Taktsignal (ECLK) erzeugt, – einer Befehlsdetektorschaltung (180), die ein externes Befehlssignal (CMD) empfängt und decodiert, wodurch ein decodiertes internes Befehlssignal (PWA) erzeugt ist, – einer Modusregistersetzschaltung (190), die Latenzinformationen basierend auf einem ersten Befehlssignal (MRS_CMD) in dem decodierten internen Befehlssignal (PWA) setzt, – wobei die empfangene Mehrzahl von Signalen (WLi, A0, A1, An, BA0) mit einer Mehrzahl von Adressensignalen (ADDI) zur Bestimmung einer Speicherzelle korrespondiert, in die/aus der Da ten basierend auf der Latenzinformation geschrieben bzw. gelesen werden.
  30. Halbleiterspeicherbauelement nach Anspruch 29, wobei die Mastereinheit umfasst: – eine Mehrzahl von Masterregistern, die jeweils das interne Taktsignalempfangen, – wobei jede der Mehrzahl von Slaveeinheiten eine Mehrzahl von Slaveregistern umfasst, die ein korrespondierendes Mastersignal aus der Mehrzahl von Mastersignalen empfängt.
  31. Halbleiterspeicherbauelement nach Anspruch 29 oder 30, wobei die Mastereinheit die Mehrzahl von Mastersignalen in Reaktion auf ein zweites Befehlssignal erzeugt, wobei das zweite Befehlssignal ein Schreibbefehlssignal ist, das intern basierend auf einem empfangenen Schreibbefehl erzeugt ist.
  32. Verfahren zum Steuern einer Latenz mit den Schritten: – Empfangen von wenigstens einem Mastersignal (PWA_WL5, PWA_WL1, PWA_BL), das basierend auf einem Referenzsignal (PWA) und einem internen Taktsignal (PCLK) aktiviert wird, und – Empfangen einer Mehrzahl von Signalen (WLi, A0, A1, An, BA0) und Ausgeben von Ausgabesignalen (CA0, CA1, CAn, BAL0) wenigstens zum Teil basierend auf einem Signal der empfangenen Mehrzahl von Signalen (WLi, A0, A1, An, BA0) und einer Latenzinformation.
  33. Automatische Vorladesteuerschaltung (2300) mit – einer Vorladebefehlsverzögerungseinheit (2310), die eine Mehrzahl von ersten Vorladebefehlsverzögerungssignalen (dWAP_d3, dWAP_d7, dWAP_d11) in Reaktion auf ein internes Taktsignal (PCLK) und ein Schreibautovorladebefehlssignal (dWAP) erzeugt, – wenigstens einer Bankadressenverzögerungseinheit (2320), die ein verzögertes Bankadressensignal (ddBA0, ddBA1, ddBA2) ausgibt, und – einem Vorladehauptsignalgenerator (2330), der basierend auf dem verzögerten Bankadressensignal (ddBA0, ddBA1, ddBA2) ein Vorladehauptsignal (PAPB) ausgibt.
  34. Automatische Vorladesteuerschaltung nach Anspruch 33, wobei die Vorladebefehlsverzögerungseinheit die Mehrzahl von ersten Vorladebefehlsverzögerungssignalen durch Freigeben der einzelnen der Mehrzahl von Vorladebefehlsverzögerungssignalen mit vorgegebenen Verzögerungszeiten nach der Freigabe des Schreibautovorladebefehlssignals erzeugt, wobei die wenigstens eine Bankadressenverzögerungseinheit eine Mehrzahl von Bankadressenverzögerungseinheiten umfasst, die jeweils ein korrespondierendes Signal aus einer Mehrzahl von Bankadressensignalen sequentiell in Reaktion auf die Mehrzahl von ersten Vorladebefehlsverzögerungssignalen verzögern, und wobei der Vorladehauptsignalgenerator das Vorladehauptsignal basierend auf der Mehrzahl von Bankadressensignalen ausgibt, die durch die Mehrzahl der Bankadressenverzögerungseinheiten verzögert sind.
  35. Automatische Vorladesteuerschaltung nach Anspruch 34, wobei die Vorladebefehlsverzögerungseinheit ein erstes Registerfeld umfasst, das eine Anzahl von Registern umfasst, die mit einer Anzahl von Taktzyklen einer Schreibwiederherstellungszeit korrespondiert, wobei das erste Registerfeld ein zweites Vorladebefehlverzögerungssignal durch Verzögern des Schreibautovorladebefehlssignals um die Schreibwiederherstellungszeit ausgibt.
  36. Automatische Vorladesteuerschaltung nach Anspruch 35, wobei der Vorladehauptsignalgenerator das Vorladehauptsignal basierend auf der Mehrzahl von Bankadressensignalen, die durch die Mehrzahl von Bankadressenverzögerungseinheiten verzögert sind, und dem zweiten Vorladebefehlverzögerungssignal ausgibt.
  37. Automatische Vorladesteuerschaltung nach Anspruch 35 oder 36, wobei ein Intervall zwischen einem Zeitpunkt, an dem ein Signal aus der Mehrzahl von ersten Vorladebefehlsverzögerungssignalen freigegeben ist, und einem Zeitpunkt, an dem ein nachfolgendes Signal aus der Mehrzahl von ersten Vorladebefehlsverzögerungssignalen freigegeben ist, auf einem minimalen Intervall zwischen Befehlen basiert.
  38. Automatische Vorladesteuerschaltung nach einem der Ansprüche 33 bis 37, wobei die Vorladebefehlsverzögerungseinheit das Schreibautovorladebefehlssignal verzögert und das zweite Vorladebefehlverzögerungssignal ausgibt, wobei die wenigstens eine Bankadressenverzögerungseinheit ein Bankadressensignal verzögert, um das verzögerte Bankadressensignal in Reaktion auf das Schreibautovorladebefehlssignal zu erzeugen, und wobei der Vorladehauptsignalgenerator das Vorladehauptsignal basierend auf dem zweiten Vorladebefehlverzögerungssignal ausgibt.
  39. Automatische Vorladesteuerschaltung nach Anspruch 38, wobei die Vorladebefehlsverzögerungseinheit ein erstes Registerfeld umfasst, das eine Anzahl von Registern umfasst, die mit einer Anzahl von Taktzyklen einer Schreibwiederherstellungszeit korrespondiert, wobei das erste Registerfeld das zweite Vorladebefehlverzögerungssignal durch Verzögern des Schreibautovorladebefehlssignals um die Schreibwiederherstellungszeit ausgibt.
  40. Automatische Vorladesteuerschaltung nach Anspruch 39, wobei die Bankadressenverzögerungseinheit eine Anzahl von zweiten Registerfeldern umfasst, die mit einer Anzahl von Bits im Bankadressensignal korrespondiert, und die zweiten Registerfelder die Bits im Bankadressensignal in Reaktion auf das Schreibautovorladebefehlssignal und die ersten Vorladebefehlsverzögerungssignale verzögern, wodurch die verzögerten Bankadressensignale ausgegeben werden.
  41. Automatische Vorladesteuerschaltung nach Anspruch 40, wobei jedes der zweiten Registerfelder Register umfasst, die in Reihe geschaltet sind und deren Anzahl um eins höher als die Anzahl der ersten Vorladebefehlsverzögerungssignale ist, wobei ein erstes Register aus den Registern ein korrespondierendes Bit im Bankadressensignal in Reaktion auf das Schreibautovorladebefehlssignal zwischenspeichert und ausgibt und wobei jedes verbleibende Register in Reaktion auf ein korrespondierendes Signal aus den ersten Vorladebefehlsverzögerungssignalen ein Signal zwischenspeichert und ausgibt, das von einem anderen der Register ausgegeben wird.
  42. Automatische Vorladesteuerschaltung nach einem der Ansprüche 38 bis 41, wobei der Vorladehauptsignalgenerator umfasst: – einen Decoder, der basierend auf den verzögerten Bankadressensignalen Vorladesubsignale ausgibt, und – eine Logikschaltung, welche das Vorladehauptsignal in Reaktion auf die Vorladesubsignale und das zweite Vorladebefehlverzögerungssignal erzeugt.
  43. Automatische Vorladesteuerschaltung nach einem der Ansprüche 33 bis 42, wobei das Schreibautovorladebefehlssignal und die verzögerten Bankadressensignale Signale sind, die basierend auf einer Schreiblatenz und einer Datenbündelperiode verzögert sind.
  44. Halbleiterspeicherbauelement mit – einer automatischen Vorladesteuerschaltung nach einem der Ansprüche 33 bis 43, – einer Mehrzahl von Bänken (2230), in der ein Vorladevorgang in Reaktion auf das Vorladehauptsignal (PAPB) ausgeführt wird, – eine Taktschaltung (2240), die das interne Taktsignal (PCLK) basierend auf einem externen Taktsignal (ECLK) erzeugt, – einem Adressenpuffer (2220), der eine externe empfangene Bankadresse (BA) puffert, – einer Befehlsdetektorschaltung (2210), die einen Schreibautovorladebefehl (WAP) decodiert, und – einer Latenzsteuerschaltung (2250), die ein decodiertes Schreibautovorladebefehlssignal (WAP) und ein gepuffertes Bankadressensignal (bBA) um eine vorgegebene Schreiblatenz zuzüglich einer vorgegebenen Datenbündelperiode in Reaktion auf das interne Taktsignal (PCLK) verzögert.
  45. Verfahren zum Steuern eines Vorladevorgangs mit einer automatischen Vorladesteuerschaltung mit den Schritten: – Verzögern eines Bankadressensignals (BA) basierend auf einem minimalen Zeitintervall zwischen ausgeführten Speicherbefehlen, und – Ausgeben eines Vorladehauptsignals (PAPB) an eine oder mehrere Speicherbänke (2230) basierend auf dem verzögerten Bankadressensignal (dBA).
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