CN108320771B - 存储器的写操作控制电路，控制方法及存储器 - Google Patents
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Abstract
本发明实施例公开了一种存储器的写操作控制电路，控制方法及存储器。写操作控制电路，包括：控制信号产生电路，用于根据接收到的列地址写入延迟信号产生控制信号，以使针对一个所述列地址写入延迟信号产生一个对应的所述控制信号，所述列地址写入延迟信号所表示的二进制数与对应的所述控制信号所表示的二进制数之差为第一数值，每个所述列地址写入延迟信号对应一个预设值；以及列地址写入延迟电路，与所述控制信号产生电路连接以接收所述控制信号，用于接收第一写命令并根据所述控制信号将所述第一写命令延迟所述预设值个时钟周期得到第二写命令。同步动态随机存储器包括上述写控制电路。本发明对列地址写入延迟电路的时序控制逻辑较为简单。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种存储器的写操作控制电路，写操作控制方法及存储器。
背景技术
列地址写入延迟(Column Address Strobe Write Latency，简称CWL)信号控制着从收到写命令到执行写命令的间隔时间，即延迟时间。列地址写入延迟时间，是列地址写入延迟信号控制着从收到写命令到执行写命令的延迟时间的长度，也是在一定频率下衡量支持不同规范的内存的重要标志之一。
双倍速率同步动态随机存储器通常利用寄存器设置的列地址写入延迟信号CWL<2:0>直接控制列地址写入延迟电路，这样，列地址写入延迟电路需要包括一个八选一的多路选择器及多个触发器，八选一的多路选择器的八个输入信号和产生的输出信号时序控制逻辑较为复杂，存在风险；同时八选一的多路选择器在切换时会消耗较多的电流，即导致列地址写入延迟电路的时序控制逻辑较为复杂，电流消耗较多，进而导致存储器的时序控制逻辑复杂，功耗较大。
因此，如何简化列地址写入延迟电路的时序控制逻辑，是本领域技术人员急需要解决的技术问题。
在背景技术中公开的上述信息仅用于加强对本发明的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。
发明内容
有鉴于此，本发明实施例提供了一种存储器的写操作控制电路，存储器的写操作控制方法及存储器，以至少解决背景技术中存在的技术问题。
本发明实施例的技术方案是这样实现的，根据本发明的一个实施例，提供了一种存储器的写操作控制电路，包括：
控制信号产生电路，用于根据接收到的列地址写入延迟信号产生控制信号，以使针对一个所述列地址写入延迟信号产生一个对应的所述控制信号，其中，所述列地址写入延迟信号所表示的二进制数与对应的所述控制信号所表示的二进制数之差为第一数值，每个所述列地址写入延迟信号对应一个预设值；以及
列地址写入延迟电路，与所述控制信号产生电路连接以接收所述控制信号，用于接收第一写命令并根据所述控制信号将所述第一写命令延迟所述预设值个时钟周期得到第二写命令。
本发明实施例还提供一种动态随机存储器，包括上述任一所述的写操作控制电路。
本发明实施例还提供一种存储器的写操作控制方法，包括如下步骤：
根据列地址写入延迟信号产生控制信号，以使针对一个所述列地址写入延迟信号产生一个对应的所述控制信号，其中，所述列地址写入延迟信号所表示的二进制数与对应的所述控制信号所表示的二进制数之差为第一数值，每个所述列地址写入延迟信号对应一个预设值；
根据所述控制信号对第一写命令进行延迟且延迟的时钟周期数为所述预设值，形成第二写命令；以及
所述存储器根据所述第二写命令的控制执行写操作。
本发明实施例由于采用以上技术方案，其具有以下优点：控制信号产生电路针对一个所述列地址写入延迟信号产生一个对应的所述控制信号，其中，所述列地址写入延迟信号所表示的二进制数与对应的所述控制信号所表示的二进制数之差为第一数值，每个所述列地址写入延迟信号对应一个预设值；列地址写入延迟电路，与所述控制信号产生电路连接以接收所述控制信号，用于接收第一写命令并根据所述控制信号将所述第一写命令延迟所述预设值个时钟周期得到第二写命令，即第二写命令相对于第一写命令延迟的时钟周期数等于所述控制信号对应的十进制数个时钟周期数和第一数值对应的十进制数个时钟周期数，且等于所述列地址写入延迟信号对应的预设值。即列地址写入延迟信号遍取所有可能，则第二写命令相对于第一写命令延迟的时钟周期数遍取各个预设值。同时，第二写命令相对于第一写命令延迟的时钟周期数包括两部分，一部分是与控制信号对应的十进制数，另一部分是第一数值对应的十进制数。这样，导致对列地址写入延迟电路的时序控制逻辑也分为两部分，一部分是对与控制信号对应的十进制数个时钟周期的延迟的控制，另一部分是进行第一数值对应的十进制数个时钟周期延迟的控制。本发明实施例的存储器的写操作控制电路对列地址写入延迟电路的时序控制逻辑较为简单，进而实现列地址写入延迟电路功耗较小。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为本发明实施例的双倍速率同步动态随机存储器的示意图；
图2为图1所示的存储器的写操作控制电路的示意图；
图3为图2所示的存储器的写操作控制电路的一个列地址写入延迟电路的示意图；
图4为图2所示的存储器的写操作控制电路的又一个列地址写入延迟电路的示意图；
图5为图1所示的存储器的写操作控制电路的控制信号产生电路的示意图；
图6为本发明实施例的存储器的写操作控制方法的流程图。
附图标记说明：
100寄存器电路，
200控制信号产生电路，
300列地址写入延迟电路，
310第一延迟电路，
311第一延迟电路的命令输出端，
320第二延迟电路，
321第一输入端，
322第二输入端，
330第三延迟电路，
400选择器，
410选择器的控制输入端，
421选择器的第一数据输入端，
422选择器的第二数据输入端，
500触发器。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
实施例一
本发明实施例提供了一种双倍速率同步动态随机存储器，如图1所示，包括寄存器电路100，控制信号产生电路200和列地址写入延迟电路300，其中，所述控制信号产生电路200和列地址写入延迟电路300形成写操作控制电路。
如图2所示，控制信号产生电路200用于根据从寄存器电路100接收到的列地址写入延迟信号CWL<2:0>产生控制信号CWLr<3:0>，以使针对一个所述列地址写入延迟信号产生一个对应的所述控制信号，其中，所述列地址写入延迟信号所表示的二进制数与对应的所述控制信号所表示的二进制数之差为第一数值，每个所述列地址写入延迟信号对应一个预设值。
列地址写入延迟电路300与所述控制信号产生电路200连接以接收所述控制信号，用于接收第一写命令并根据所述控制信号将所述第一写命令延迟所述预设值个时钟周期得到第二写命令，即所述第二写命令相对于所述第一写命令延迟的时钟周期数等于所述控制信号对应的十进制数个时钟周期数和第一数值对应的十进制数个时钟周期数，且等于所述列地址写入延迟信号对应的所述预设值。
本实施例的双倍速率同步动态随机存储器的写操作控制电路包括控制信号产生电路和列地址写入延迟电路。控制信号产生电路针对一个所述列地址写入延迟信号产生一个对应的所述控制信号，其中，所述列地址写入延迟信号所表示的二进制数与对应的所述控制信号所表示的二进制数之差为第一数值，每个所述列地址写入延迟信号对应一个预设值；列地址写入延迟电路，与所述控制信号产生电路连接以接收所述控制信号，用于接收第一写命令并根据所述控制信号将所述第一写命令延迟所述预设值个时钟周期得到第二写命令，即第二写命令相对于第一写命令延迟的时钟周期数等于所述控制信号对应的十进制数个时钟周期数和第一数值对应的十进制数个时钟周期数，且等于所述列地址写入延迟信号对应的预设值。即列地址写入延迟信号遍取所有可能，则第二写命令相对于第一写命令延迟的时钟周期数遍取各个预设值。同时，第二写命令相对于第一写命令延迟的时钟周期数包括两部分，一部分是与控制信号对应的十进制数，另一部分是第一数值对应的十进制数。这样，导致对列地址写入延迟电路的时序控制逻辑也分为两部分，一部分是对与控制信号对应的十进制数个时钟周期的延迟的控制，另一部分是进行第一数值对应的十进制数个时钟周期延迟的控制。本发明实施例的存储器的写操作控制电路对列地址写入延迟电路的时序控制逻辑较为简单，进而实现列地址写入延迟电路功耗较小；进而双倍速率同步动态随机存储器的对写操作的时序控制逻辑较为简单，双倍速率同步动态随机存储器的效率和稳定性也较高。
关于列地址写入延迟电路300的结构，如图2所示，包括：
第一延迟电路310，用于接收所述第一写命令，并将所述第一写命令进行延迟形成第三写命令且延迟的时钟周期数为第一预设数量；
第二延迟电路320，包括第一输入端321和第二输入端322，所述第一输入端321与所述第一延迟电路310连接，所述第二输入端322与所述控制信号产生电路200连接以接收所述控制信号，所述第二延迟电路320用于根据所述控制信号对所述第三写命令进行延迟得到所述第四写命令，且所述第二延迟电路320延迟的时钟周期数为所述控制信号对应的十进制数；
第三延迟电路330，与所述第二延迟电路320连接以接收所述第四写命令，用于将所述第四写命令进行延迟形成所述第二写命令且延迟的时钟周期数为第二预设数量；
其中，所述第一预设数量和所述第二预设数量之和等于所述第一数值对应的十进制数。
第一延迟电路延迟的时钟周期数为第一预设数量，即第一延迟电路的结构较为简单。第二延迟电路对第三写命令进行延迟形成第四写命令，且所述第二延迟电路延迟的时钟周期数为所述控制信号对应的十进制数，对第二延迟电路的时序控制逻辑较为简单，第三延迟电路延迟的时钟周期数为第二预设数量，即第三延迟电路的结构较为简单。这样，列地址写入延迟电路的时序控制逻辑较为简单，同时功耗也较小。
所述列地址写入延迟信号所表示的二进制数为K位，以及所述控制信号所表示的二进制数为K+1位；其中，K是大于等于2的正整数。所述第一数值对应的十进制数是所述预设值最小值或小于所述预设值最小值的任一正整数。
关于第二延迟电路的结构，如图3所示，所述第二延迟电路包括K+1个选择器400，且所述选择器是二选一的选择器；
第K+1个选择器(在图3中用MUX表示)的控制输入端410用于接收所述控制信号所表示的二进制数中的第K+1位信号，所述第K+1个选择器的第一数据输入端421与所述第一延迟电路的命令输出端311连接，所述第K+1个选择器的第二数据输入端422和所述第一延迟电路的命令输出端311之间串联2K个触发器500(在图3中用FF表示)；
第K个选择器的控制输入端用于接收所述控制信号所表示的二进制数中的第K位信号，所述第K个选择器的第一数据输入端与所述第K+1个选择器的输出端连接，所述第K个选择器的第二数据输入端与所述第K+1个选择器的输出端之间串联2K-1个触发器；
如此下去，
直至，第1个选择器的控制输入端用于接收所述控制信号所表示的二进制数中的第1位信号，所述第1个选择器的第一数据输入端与所述第2个选择器的输出端连接，所述第1个选择器的第二数据输入端与所述第2个选择器的输出端之间串联1个触发器。
上述第二延迟电路能够对第三写命令进行延迟且延迟的时钟周期数为控制信号对应的十进制数。第二延迟电路中需要K+1个二选一的选择器，二选一的选择器的控制输入端只有一个，数据输入端只有两个，第二延迟电路的时序控制逻辑较为简单，另外，二选一的选择器通道切换时，消耗的电流较少。
关于所述第一延迟电路和第三延迟电路的结构，如图4所示，可以是第一延迟电路包括串联的所述第一预设数量个触发器，所述第三延迟电路包括串联的所述第二预设数量个触发器。
对于第四代双倍速率同步动态随机存储器，如表一所示，列地址写入延迟信号所表示的三位二进制数，8个列地址写入延迟信号用CWL<2:0>表示，8个列地址写入延迟信号对应的8个预设值也在表一中示出；控制信号所表示的四位二进制数，8个控制信号用CWLr<3:0>表示，8个控制信号对应的十进制数在表一中示出，第一数值对应的十进制数为9也在表一中示出。
关于第一延迟电路的电路实现，可以是如图3所示的第一延迟电路310，包括1个触发器500，所述第三延迟电路包括串联的8个触发器500。
图3示出了第一延迟电路包括1个触发器，第三延迟电路包括8个触发器的情形。关于第一延迟电路和第三延迟电路的触发器数量的分配，只要保证两者的触发器的数量之和为9即可。
第二延迟电路的结构可以采用，图3所示的电路的结构，还可以采用如图4所示的电路结构。如图4所示，所述第二延迟电路包括4个选择器400，且所述选择器400是二选一的选择器；
第4个选择器的控制输入端410用于接收所述控制信号所表示的二进制数中的第4位信号，所述第4个选择器的第一数据输入端421与所述第一延迟电路的命令输出端311连接，所述第4个选择器的第二数据输入端422和所述第一延迟电路的命令输出端311之间串联8个触发器500，串联的8个所述触发器自所述第一延迟电路的命令输出端依次为第1触发器，第2触发器，…，第8触发器；
第3个选择器的控制输入端用于接收所述控制信号所表示的二进制数中的第3位信号，所述第3个选择器的第一数据输入端与所述第4个选择器的输出端连接，所述第3个选择器的第二数据输入端连接在所述第4触发器和第5触发器之间的连接线处；
第2个选择器的控制输入端用于接收所述控制信号所表示的二进制数中的第2位信号，所述第2个选择器的第一数据输入端与所述第3个选择器的输出端连接，所述第2个选择器的第二数据输入端与所述第3个选择器的输出端之间串联2个触发器；
第1个选择器的控制输入端用于接收所述控制信号所表示的二进制数中的第1位信号，所述第1个选择器的第一数据输入端与所述第2个选择器的输出端连接，所述第1个选择器的第二数据输入端与所述第2个选择器的输出端之间串联1个触发器。
参考表一中，由于所述控制信号所表示的二进制数的第3位信号CWLr<3>和第2位信号CWLr<2>不会同时为1，因此，第2位信号CWLr<2>为1时，可以借用第3位信号CWLr<3>中的部分触发器，进而触发器的数量更少，简化了电路结构。
关于控制信号产生电路的电路实现。以实现表一中控制信号产生电路的具体示例进行说明。在控制信号产生电路的输入端输入表一中的列地址写入延迟信号所表示的二进制数CWL<2>，CWL<1>，CWL<0>，在控制信号产生电路的输出端输出控制信号所表示的二进制数CWLr<3>，CWLr<2>，CWLr<1>，CWLr<0>，实现的逻辑方式是多样的，即可通过多种逻辑函数实现。为了实现控制信号产生电路的电路尽量简单，可以使用卡诺图对逻辑函数进行化简，从而得到最简单的逻辑函数。最简单的逻辑函数对应结构简单的控制信号产生电路。所述控制信号和所述列地址写入延迟信号满足以下关系式：
CWLr<0>＝！(CWLN<0>&CWLN<2>)，
CWLr<1>＝！((！(CWL<1>&CWLN<2>))&(！(CWL<0>&CWL<1>))&(！(CWL<2>&CWLN<1>&CWL<0>)))，
CWLr<2>＝CWLN<1>&CWL<2>，
CWLr<3>＝CWL<1>&CWL<2>；
其中，CWLN<0>＝！CWL<0>，CWLN<1>＝！CWL<1>，CWLN<2>＝！CWL<2>。
上述逻辑表达式的控制信号产生电路的电路图如图5所示。
本发明实施例的双倍速率同步动态随机存储器，包括上述任一所述的写操作控制电路。
实施例二
本发明实施例提供了一种存储器的写操作控制方法，如图6所示，包括如下步骤：
步骤S100：根据列地址写入延迟信号产生控制信号，以使针对一个所述列地址写入延迟信号产生一个对应的所述控制信号，其中，所述列地址写入延迟信号所表示的二进制数与对应的所述控制信号所表示的二进制数之差为第一数值，每个所述列地址写入延迟信号对应一个预设值；
步骤S200：根据所述控制信号对第一写命令进行延迟且延迟的时钟周期数为所述预设值，形成第二写命令；以及
步骤S300：所述存储器根据所述第二写命令的控制执行写操作。
本实施例的存储器的写操作控制方法包括根据列地址写入延迟信号产生控制信号，以使针对一个所述列地址写入延迟信号产生一个对应的所述控制信号，其中，所述列地址写入延迟信号所表示的二进制数与对应的所述控制信号所表示的二进制数之差为第一数值，每个所述列地址写入延迟信号对应一个预设值；根据所述控制信号对第一写命令进行延迟且延迟的时钟周期数为所述预设值，形成第二写命令；以及所述存储器根据所述第二写命令的控制执行写操作。即列地址写入延迟信号遍取所有可能，则第二写命令相对于第一写命令延迟的时钟周期数遍取各个预设值。同时，第二写命令相对于第一写命令延迟的时钟周期数包括两部分，一部分是与控制信号对应的十进制数，另一部分是第一数值对应的十进制数。这样，写操作控制方法的时序控制逻辑也分为两部分，一部分是对与控制信号对应的十进制数个时钟周期的延迟的控制，另一部分是进行第一数值对应的十进制数个时钟周期延迟的控制。本发明实施例的存储器的写操作控制方法的时序控制逻辑较为简单。
关于步骤S200，包括：
对所述第一写命令进行延迟且延迟的时钟周期数为第一预设数量，形成第三写命令；
根据所述控制信号对所述第三写命令进行延迟且延迟的时钟周期数为所述控制信号对应的十进制数，形成所述第四写命令；
对所述第四写命令进行延迟且延迟的时钟周期数为第二预设数量，形成所述第二写命令；
其中，所述第一预设数量和所述第二预设数量之和等于所述第一数值对应的十进制数。
实现延迟的时序控制逻辑较为简单，同时功耗也较小。
其中，所述列地址写入延迟信号所表示的二进制数为K位，以及所述控制信号所表示的二进制数为K+1位；其中，K是大于等于2的正整数。所述第一数值对应的十进制数是所述预设值最小值或小于所述预设值最小值的任一正整数。
在本发明及其实施例的描述中，需要理解的是，术语“顶”、“底”、“高度”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明及其实施例中，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明及其实施例中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
上文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (13)
1.一种存储器的写操作控制电路，其特征在于，包括：
控制信号产生电路，用于根据接收到的列地址写入延迟信号产生控制信号，以使针对一个所述列地址写入延迟信号产生一个对应的所述控制信号，其中，所述列地址写入延迟信号所表示的二进制数与对应的所述控制信号所表示的二进制数之差为第一数值，每个所述列地址写入延迟信号对应一个预设值；以及
列地址写入延迟电路，与所述控制信号产生电路连接以接收所述控制信号，用于接收第一写命令并根据所述控制信号将所述第一写命令延迟所述预设值个时钟周期得到第二写命令，
其中，所述第二写命令相对于所述第一写命令延迟的时钟周期数等于所述控制信号对应的十进制数个时钟周期数和所述第一数值对应的十进制数个时钟周期数。
2.根据权利要求1所述的写操作控制电路，其特征在于，所述列地址写入延迟电路包括：
第一延迟电路，用于接收所述第一写命令，并将所述第一写命令进行延迟形成第三写命令且延迟的时钟周期数为第一预设数量；
第二延迟电路，包括第一输入端和第二输入端，所述第一输入端与所述第一延迟电路连接以接收所述第三写命令，所述第二输入端与所述控制信号产生电路连接以接收所述控制信号，所述第二延迟电路用于根据所述控制信号对所述第三写命令进行延迟得到第四写命令，且所述第二延迟电路延迟的时钟周期数为所述控制信号对应的十进制数；以及
第三延迟电路，与所述第二延迟电路连接以接收所述第四写命令，用于将所述第四写命令进行延迟形成所述第二写命令且延迟的时钟周期数为第二预设数量；
其中，所述第一预设数量和所述第二预设数量之和等于所述第一数值对应的十进制数。
3.根据权利要求2所述的写操作控制电路，其特征在于，所述列地址写入延迟信号所表示的二进制数为K位，以及所述控制信号所表示的二进制数为K+1位；其中，K是大于等于2的正整数。
4.根据权利要求3所述的写操作控制电路，其特征在于，所述第二延迟电路包括K+1个选择器，且所述选择器是二选一的选择器；
第K+1个选择器的控制输入端用于接收所述控制信号所表示的二进制数中的第K+1位信号，所述第K+1个选择器的第一数据输入端与所述第一延迟电路的命令输出端连接，所述第K+1个选择器的第二数据输入端和所述第一延迟电路的命令输出端之间串联2 K个触发器；
第K个选择器的控制输入端用于接收所述控制信号所表示的二进制数中的第K位信号，所述第K个选择器的第一数据输入端与所述第K+1个选择器的输出端连接，所述第K个选择器的第二数据输入端与所述第K+1个选择器的输出端之间串联2 K-1个触发器；
如此下去，
直至，第1个选择器的控制输入端用于接收所述控制信号所表示的二进制数中的第1位信号，所述第1个选择器的第一数据输入端与第2个选择器的输出端连接，所述第1个选择器的第二数据输入端与所述第2个选择器的输出端之间串联1个触发器。
5.根据权利要求2所述的写操作控制电路，其特征在于，所述第一延迟电路包括串联的所述第一预设数量个触发器，所述第三延迟电路包括串联的所述第二预设数量个触发器。
6.根据权利要求1所述的写操作控制电路，其特征在于，所述第一数值对应的十进制数是所述预设值最小值或小于所述预设值最小值的任一正整数。
7.根据权利要求2所述的写操作控制电路，其特征在于，所述列地址写入延迟信号所表示的三位二进制数依次为000，001，010，011，100， 101，110，111，且所述第一数值对应的十进制数为9时，所述控制信号所表示的四位二进制数依次为0000，0001，0010，0011，0101，0111，1001，1011。
8.根据权利要求7所述的写操作控制电路，其特征在于，所述第二延迟电路包括4个选择器，且所述选择器是二选一的选择器；
第4个选择器的控制输入端用于接收所述控制信号所表示的二进制数中的第4位信号，所述第4个选择器的第一数据输入端与所述第一延迟电路的命令输出端连接，所述第4个选择器的第二数据输入端和所述第一延迟电路的命令输出端之间串联8个触发器，串联的8个所述触发器自所述第一延迟电路的命令输出端依次为第1触发器，第2触发器，…，第8触发器；
第3个选择器的控制输入端用于接收所述控制信号所表示的二进制数中的第3位信号，所述第3个选择器的第一数据输入端与所述第4个选择器的输出端连接，所述第3个选择器的第二数据输入端连接在第4触发器和第5触发器之间的连接线处；
第2个选择器的控制输入端用于接收所述控制信号所表示的二进制数中的第2位信号，所述第2个选择器的第一数据输入端与所述第3个选择器的输出端连接，所述第2个选择器的第二数据输入端与所述第3个选择器的输出端之间串联2个触发器；
第1个选择器的控制输入端用于接收所述控制信号所表示的二进制数中的第1位信号，所述第1个选择器的第一数据输入端与所述第2个选择器的输出端连接，所述第1个选择器的第二数据输入端与所述第2个选择器的输出端之间串联1个触发器。
9.一种动态随机存储器，其特征在于，包括权利要求1至8任一项所述的写操作控制电路。
10.一种存储器的写操作控制方法，其特征在于，包括如下步骤：
根据列地址写入延迟信号产生控制信号，以使针对一个所述列地址写入延迟信号产生一个对应的所述控制信号，其中，所述列地址写入延迟信号所表示的二进制数与对应的所述控制信号所表示的二进制数之差为第一数值，每个所述列地址写入延迟信号对应一个预设值；
根据所述控制信号对第一写命令进行延迟且延迟的时钟周期数为所述预设值，形成第二写命令；以及
所述存储器根据所述第二写命令的控制执行写操作。
11.根据权利要求10所述的存储器的写操作控制方法，其特征在于，根据所述控制信号对第一写命令进行延迟且延迟的时钟周期数为所述预设值，形成第二写命令的步骤包括：
对所述第一写命令进行延迟且延迟的时钟周期数为第一预设数量，形成第三写命令；
根据所述控制信号对所述第三写命令进行延迟且延迟的时钟周期数为所述控制信号对应的十进制数，形成第四写命令；
对所述第四写命令进行延迟且延迟的时钟周期数为第二预设数量，形成所述第二写命令；
其中，所述第一预设数量和所述第二预设数量之和等于所述第一数值对应的十进制数。
12.根据权利要求10所述的存储器的写操作控制方法，其特征在于，所述列地址写入延迟信号所表示的二进制数为K位，以及所述控制信号所表示的二进制数为K+1位；其中，K是大于等于2的正整数。
13.根据权利要求10所述的存储器的写操作控制方法，其特征在于，所述第一数值对应的十进制数是所述预设值最小值或小于所述预设值最小值的任一正整数。
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