CN1627521A - 半导体集成电路器件 - Google Patents

半导体集成电路器件 Download PDF

Info

Publication number
CN1627521A
CN1627521A CN200410100687.2A CN200410100687A CN1627521A CN 1627521 A CN1627521 A CN 1627521A CN 200410100687 A CN200410100687 A CN 200410100687A CN 1627521 A CN1627521 A CN 1627521A
Authority
CN
China
Prior art keywords
address
circuit
counter circuit
semiconductor device
control signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200410100687.2A
Other languages
English (en)
Other versions
CN1627521B (zh
Inventor
藤泽宏树
久保内修一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PS4 Laskou LLC
Original Assignee
Hitachi Ltd
Hitachi ULSI Systems Co Ltd
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi ULSI Systems Co Ltd, Elpida Memory Inc filed Critical Hitachi Ltd
Publication of CN1627521A publication Critical patent/CN1627521A/zh
Application granted granted Critical
Publication of CN1627521B publication Critical patent/CN1627521B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4082—Address Buffers; level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

在一种半导体集成电路器件中，一个写命令译码器对写命令进行译码并输出译码脉冲。一个命令计数器电路对译码脉冲进行计数，作为命令的数目。一个锁存器电路响应来自命令计数器电路的计数输出而锁存写aDDRess。一个延迟计数器电路响应译码脉冲对延迟进行计数。该半导体集成电路器件还包括一个用于当延迟计数器电路的计数值超过预定延迟值时接通一个列选择控制信号的电路，以及一个用于响应接通的列选择控制信号而输出由锁存器锁存的aDDRess作为列aDDRess的电路。该半导体集成电路器件响应接通的列选择控制信号而对列aDDRess执行写操作。

Description

半导体集成电路器件
技术领域
本发明涉及一种具有同步动态随机存储器(在下文中称为SDRAM)的半导体集成电路器件，该存储器是一种与时钟同步操作的DRAM，并且特别涉及一种双倍数据传输速率(在下文中称为DDR)SDRAM。
背景技术
SDRAM实现与外部时钟同步的内部存储操作。常规SDRAM每个时钟周期接收和发送一个数据片。与此不同的是，在DDR SDRAM中，时钟被分割以便在时钟的上升沿和下降沿都接收和发送一个数据片。因此，与常规SDRAM相比，DDR SDRAM具有双倍数据传输速率。DDR SDRAM包括DDR-I SDRAM和DDR-II SDRAM，DDR-II SDRAM是DDR-I SDRAM的高级版本。
在DDR-I SDRAM中，写延迟WL是定值“1”(即，WL＝1)。写延迟WL是指，从一个写命令和一个aDDRess输入到一个半导体集成电路器件(芯片)的时间，到要在该aDDRess中写入的数据输入到该半导体集成电路器件(芯片)的时间所需的时钟周期tCK的数目。
新标准，允许DDR-II SDRAM包含一个附加延迟AL作为写延迟，该附加延迟AL是一个可变值。这使得写延迟能够变到它的最大值8。而且，这显著增加了在半导体集成电路器件(芯片)中保存外部输入的aDDRess信号的时限，因此，这增加了所需电路的数目。必须抑制电路数目的增加。
图1示出了在DDR-I SDRAM中的写操作的波形，该DDR-ISDRAM是第一相关技术的半导体集成电路器件。
如图2中所示，第一相关技术的半导体集成电路器件，DDR-ISDRAM包括一个输入缓冲器11和一个连在输入缓冲器11上的命令译码器12。输入缓冲器11输入一个时钟输入CLK、一个命令以及一个aDDRess，然后输出一个aDDRess PA(参见图1中的“PA”)和一个时钟PACLK(参看图1中的“PACLK”)。命令译码器12对经由输入缓冲器11接收的一个写命令(图1中的WRITE)进行译码，然后输出译码后的输出MDCAT。列aDDRess锁存器电路13输入时钟PACLK、aDDRess PA以及延迟控制信号LCS，锁存aDDRess PA并输出一个列aDDRess CAT(参看图1中的“CAT”)。YS(Y Selection：列选择)锁存器电路14输入译码后的输出MDCAT和延迟控制信号LCS，锁存译码后的输出MDCAT并输出一个YS(列选择)控制信号MDCAYST(参看图1中的“MDCAYST”)。
如上所述，在图1中，DDR-I SDRAM具有一个为定值“1”的写延迟。假定用tCK表示一个时钟周期，那么DDR-I SDRAM具有一个等待时间，该等待时间包括一个用于输入写命令WRITE到芯片中的时钟周期和随后的一个时钟周期(即，WL+tCK＝2tCK)。在随后的一个时钟周期中，DDR-I SDRAM将数据写入在aDDRess上的存储单元中，该aDDRess是在输入写命令(WRITE)的同时被输入到芯片中的。就是说，在2tCK(＝WL+tCK)过去之后的一个时钟周期中，将数据写入到由aDDRess指定的存储单元中。因此，必须在一个3tCK的周期内保存aDDRess，该周期包括用于将数据写入到由aDDRess指定的存储单元中的时钟周期。
如图2中所示，要满足这个必要条件，DDR-I SDRAM必须包括每个aDDRess一个的3位延迟计数器电路20，该电路具有六个串联连接的锁存器电路(图1中的F/F #0，......，F/F #5)。
原因如下：在DDR-I SDRAM中，是在一个写命令输入到芯片中之后再经过两个时钟周期(定值)，才写入数据的。因此，必须在芯片中保存用于写入数据的aDDRess，直到自输入写命令之后再经过了三个时钟周期。在该情况下，如果一个aDDRess保存电路是由如下所述的D(延迟)触发器(F/F)构成的，需要如图1中F/F #0，......，F/F #5所示的六个D触发器。当输入时钟PACLK和该时钟PACLK的反向相位时，两个串联连接的触发器可以将一个aDDRess保存一个时钟周期。这里一组两个D触发器(F/F)表示1位，六个D触发器(F/F)表示3位。
如图2中所示，一个2位输出选择器21与3位延迟计数器电路20的输出相连。输出选择器21是由延迟控制信号LCS、读控制信号MCRDT以及写控制信号MCWRT控制的，以便根据读操作和写操作来响应不同的预定延迟而输出延迟计数器电路20的输出作为一个列aDDRess CAT。
YS(列选择)锁存器电路14包括一个接收译码后的输出MDCAT的3位延迟计数器电路30和一个2位输出选择器31。3位延迟计数器电路30具有与3位延迟计数器电路20相同的结构，而2位输出选择器31具有与2位输出选择器21相同的结构。
3位延迟计数器电路30的输出与2位输出选择器31相连。输出选择器31是由延迟控制信号LCS、读控制信号MCRDT以及写控制信号MCWRT控制的，以便根据读操作和写操作来响应不同的预定延迟而输出延迟计数器电路30的输出作为一个YS控制信号MDCAYST。
图3示出了在DDR-II SDRAM中的写操作的波形，该DDR-IISDRAM是第二相关技术的半导体集成电路器件。
如图4中所示，第二相关技术的半导体集成电路器件，DDR-IISDRAM包括一个输入缓冲器110和和一个连在输入缓冲器110上的命令译码器120。输入缓冲器110输入一个时钟输入CLK、一个命令以及一个aDDRess，然后输出一个aDDRess PA(参见图3中的“PA”)和一个时钟PACLK(参看图3中的“PACLK”)。命令译码器120对经由输入缓冲器110接收的一个写命令(图3中的“WRITE”)进行译码，然后输出译码后的输出MDCAT。列aDDRess锁存器电路130输入时钟PACLK、aDDRess PA以及延迟控制信号LCS，锁存aDDRessPA并输出一个列aDDRess CAT(参看图3中的“CAT”)。YS(列选择)锁存器电路140输入译码后的输出MDCAT和延迟控制信号LCS，锁存译码后的输出MDCAT并输出一个YS(列选择)控制信号MDCAYST(参看图3中的“MDCAYST”)。
图3示出了表示从给芯片(DDR-II SDRAM)的输入信号到YS(列选择)启动信号的波形的操作波形。该DDR-II SDRAM采用了一种通称Posted/CAS(Column ADDRess Strobe列地址控制器)的新方法，加入了一个附加延迟AL作为该方法的一个参量。后缀“/CAS”表示一个列aDDRess选通。Posted/CAS方法允许将像READ和WRITE这样的列命令预先输入到芯片中。在经过为AL设定的一个预定延迟之后，在芯片内部发出READ或WRITE命令。另外，写延迟WL具有一个由AL和一个/CAS延迟CL决定的可变值。这里，写延迟WL可以表示为WL＝(AL+CL-1)。当AL＝4而CL＝5时，写延迟WL的当前最大值是8(即，WL＝AL+CL-1＝4+5-1)。
在DDR-II SDRAM中，在将一个写命令写入到芯片中之后再经过了(WL+2tCK)个时钟周期，才将数据写入一个在指定aDDRess上的存储单元。例如，当写延迟WL是8(即，WL＝8)的时候，操作如下。DDR-II SDRAM具有一个包括8(＝WL)个时钟周期和在该8个时钟周期之后的2个时钟周期(2tCK)的等待时间，该8个时钟周期是从用于输入一个写命令WRITE到芯片中的第一时钟周期到第八时钟周期。在随后的一个时钟周期中，DDR-II SDRAM将数据写入到在aDDRess上的一个存储单元中，该aDDRess是在输入写命令WRITE的同时被输入到芯片中的。也就是，在经过10tCK(＝WL+2tCK)之后的一个时钟周期中，将数据写入到由aDDRess指定的存储单元中。因此，必须在一个11tCK的周期内保存aDDRess，该周期包括用于将数据写入到由aDDRess指定的存储单元中的时钟周期。
如图4中所示，要满足这个必要条件，DDR-II SDRAM必须包括每个aDDRess一个的11位延迟计数器电路200，该延迟计数器电路200包括22个串联连接的锁存器电路(图3中的F/F #0，......F/F#21)，因此显著增加了电路的数目。
原因如下：从将一个写命令写入到芯片中到将数据写入到一个存储单元中，DDR-II SDRAM需要一个为11个时钟周期的最大值，这是现行规范。因此，aDDRess必须在芯片中保存11个时钟周期。
如果一个aDDRess保存电路是由上述D(延迟)触发器(F/F)构成的，需要如图3中F/F #0，......，F/F #21所示的22个D触发器。另外，由于D触发器的数目必须是可变的，需要额外的电路来改变D触发器的数目。
如图4中所示，11位延迟计数器电路200的输出与11位输出选择器210相连。输出选择器210是由延迟控制信号LCS控制的，以便输出延迟计数器电路200的输出作为一个列aDDRess CAT。
YS(列选择)锁存器电路140包括一个接收译码后的输出MDCAT的11位延迟计数器电路300和一个11位输出选择器310。11位延迟计数器电路300具有与11位延迟计数器电路200相同的结构，而11位输出选择器310具有与11位输出选择器210相同的结构。
11位延迟计数器电路300的输出与11位输出选择器310相连。输出选择器310是由延迟控制信号LCS控制的，以便输出延迟计数器电路300的输出作为一个YS控制信号MDCAYST。
另外，公开号为2000-276877的日本未审查专利申请公开了一种像与上述两种相关技术相关的SDRAM那样的具有posted CAS延迟功能的SDRAM。此外，公开号为2002-25255的日本未审查专利申请公开了一种双倍数据传输速率的SDRAM，公开号为2002-133866的日本未审查专利申请公开了一种具有posted CAS功能的SDRAM。
发明内容
因此，本发明的一个目标是提供一种具有简单电路结构的半导体集成电路器件。
根据本发明的第一实施例，半导体集成电路器件接收命令和aDDRess。该半导体集成电路器件包括一个用于对命令进行译码并输出译码脉冲的命令译码器，一个用于对译码脉冲进行计数作为命令的数目的命令计数器电路，一个用于响应来自命令计数器电路的计数输出而锁存aDDRess的锁存器电路，一个用于响应译码脉冲而对延迟进行计数的延迟计数器电路，一个用于当延迟计数器电路的计数值超过预定的延迟值的时候接通一个列选择控制信号的第一输出电路，以及一个用于响应接通的列选择控制信号而输出由锁存器电路锁存的aDDRess作为列aDDRess的第二输出电路。
根据本发明的第二实施例，半导体集成电路器件接收写命令和写aDDRess。该半导体集成电路器件包括一个用于对写命令进行译码并输出译码脉冲的写命令译码器，一个用于对译码脉冲进行计数作为命令的数目的命令计数器电路，一个用于响应来自命令计数器电路的计数输出而锁存写aDDRess的锁存器电路，一个用于响应译码脉冲而对延迟进行计数的延迟计数器电路，一个用于当延迟计数器电路的计数值超过预定的延迟值的时候接通一个列选择控制信号的第一输出电路，以及一个用于响应接通的列选择控制信号而输出由锁存器电路锁存的aDDRess作为列aDDRess的第二输出电路。半导体集成电路器件响应接通的列选择控制信号，对列aDDRess执行写操作。
根据本发明的第三实施例，半导体集成电路器件接收读命令和读aDDRess。该半导体集成电路器件包括一个用于对读命令进行译码并输出译码脉冲的读命令译码器，一个用于对译码脉冲进行计数作为命令的数目的命令计数器电路，一个用于响应来自命令计数器电路的计数输出而锁存读aDDRess的锁存器电路，一个用于响应译码脉冲而对延迟进行计数的延迟计数器电路，一个用于当延迟计数器电路的计数值超过预定的延迟值的时候接通一个列选择控制信号的第一输出电路，以及一个用于响应接通的列选择控制信号而输出由锁存器电路锁存的aDDRess作为列aDDRess的第二输出电路。半导体集成电路器件响应接通的列选择控制信号，对列aDDRess执行读操作。
附图说明
图1是说明在DDR-I SDRAM中的写操作的波形的时间图，该DDR-I SDRAM是第一相关技术的半导体集成电路器件；
图2是DDR-I SDRAM的框图，该DDR-I SDRAM是第一相关技术的半导体集成电路器件；
图3是说明在DDR-II SDRAM中的写操作的波形的时间图，该DDR-I SDRAM是第二相关技术的半导体集成电路器件；
图4是一个DDR-II SDRAM的框图，该DDR-II SDRAM是第二相关技术的半导体集成电路器件；
图5是根据本发明的一个实施例的一个半导体集成电路器件的框图；
图6是图5中所示的半导体集成电路器件的一个具体实例的框图；
图7示出了图6中所示的D-F/F(1)的电路的一个实例；
图8示出了图6中所示的D-F/F(2)的电路的一个实例；
图9示出了图6中所示的选择器的电路的一个实例；
图10是说明在图6中所示的半导体集成电路器件中的一个写操作的波形的时间图；
图11是说明在图6中所示的半导体集成电路器件中的另一操作的波形的时间图；以及
图12是说明在图6中所示的半导体集成电路器件中的再一操作的波形的时间图。
具体实施方式
现在将参考附图来说明本发明的实施例。
在根据本发明的一个DDR-II SDRAM中，预取位的数目改变了。DDR-I SDRAM具有两个预取位，而DDR-II SDRAM具有四个预取位。除了这个变化之外，列命令的最小输入间隔也从DDR-I SDRAM的1tCK变为2tCK。根据本发明，使用这些变化，提出了一种新方法，其中只有在输出命令的时候才锁存aDDRess。换句话说，在上述相关技术中，是使用在由外部时钟生成的每个周期产生的内部时钟来锁存aDDRess的。
图5示出了根据本发明的一个实施例的一个半导体集成电路器件。这个半导体集成电路器件是DDR-II SDRAM。
如图5中所示，根据该实施例的DDR-II SDRAM包括一个命令计数器电路51。根据该实施例的DDR-II SDRAM还包括在一个列aDDRess锁存器电路130′之外的一个延迟计数器电路52和一个输出选择器54。列aDDRess锁存器电路130′包括一个锁存器电路53和一个输出选择器55。这种结构减少了电路的数目，并降低了aDDRess锁存器电路的操作频率，从而减少了布图面积和电力消耗。
图4中所示的DDR-II SDRAM对于每个aDDRess具有一个延迟计数器。与此不同的是，根据该实施例的DDR-II SDRAM具有在列aDDRess锁存器电路130′之外的延迟计数器电路52，以便减少电路的数目。换句话说，在图4中所示的DDR-II SDRAM中，aDDRess锁存器是连接在一起的，通过时钟控制来顺序地传送延迟(内部时钟延迟)。在该实施例中，将延迟计数器电路52移出了锁存器电路53，将对一组延迟进行计数的延迟计数器电路52设置在列aDDRess锁存器电路130′的外面。
通过使用由外部aDDRess生成的内部时钟，图4中所示的锁存器电路接收每一个周期的aDDRess。与此不同的是，在这个实施例中，命令译码器电路50检测外部输入命令，而命令计数器51对检测到的命令进行计数。通过使用来自命令计数器电路51的结果计数，顺序地选择多个锁存器电路53中的一个，以输入一系列的aDDRess。以下面的方式来检索aDDRess。使由命令译码器电路50检测到的一个命令通过延迟计数器电路52，以生成延迟了预期数量的周期的脉冲。用一个命令计数器58对生成的脉冲进行计数。通过使用来自命令计数器58的结果计数，输出选择器55顺序地选择锁存器电路53的输出。由于在DDR-II规范中，列命令的最小间隔是2个时钟，这种结构使得aDDRess锁存器电路的操作频率能够小于或等于已知的锁存器电路的操作频率的一半，从而减少了布图面积和电力消耗。
图6示出了图5中所示的使用延迟触发器(D-F/F)的DDR-IISDRAM的一个详细实例。延迟触发器D-F/F(1)和D-F/F(2)是用例如图7和8中所示的电路配置成的。图6中所示的选择器是用例如图9中所示电路配置成的。在图7至9中，左边的电路表示图6中所示的相应电路，而右边的电路表示它们的细节。
如图6中所示，命令译码器50对一个外部输入的命令信号进行译码，以检测一个列命令(即，READ命令或WRITE命令)。
每当输入一个脉冲的时候，命令计数器电路51将输出位移一位。
延迟计数器电路包括在输入列命令之后对所需的延迟进行计数的WRITE延迟计数器电路52和READ延迟计数器电路56。在所需的延迟之后生成一个脉冲。
aDDRess锁存器电路53响应来自命令计数器电路51的信号，在所需数量的周期内保存aDDRess。
下面将说明这个详细实例的操作。首先，将参考图10中所示的操作波形来简要地说明从输入到YS(列选择)启动的DDR-II SDRAM的一个写操作。与DDR-I SDRAM相比，DDR-II SDRAM采用了一种通称Posted/CAS(Column ADDRess Strobe)的新方法，加入了一个有效延迟(AL)作为该方法的一个参量。另外，对于DDR-I SDRAM来说是定值“1”的写延迟(WL)，变成了一个由有效延迟(AL)和/CAS延迟(CL)决定的可变值。Posted/CAS方法允许预先将一个列命令输入到芯片。有效延迟(AL)是一个参量，它决定在外部输入的列命令在芯片中变得有效之前需要多少个时钟。写延迟(WL)是一个参量，它决定从一个列命令从外部输入的时间到写数据被输入到芯片中的时间需要多少个时钟。
图10是在AL＝4(最大值)而CL＝5(最大值)的情况下的一个写操作的操作波形的示意图。图10示出了一个波形，该波形从一个给芯片的输入信号开始，直到给存储单元的一个用于控制一个写操作的YS控制信号为止。在该情况下，由于DDR-II SDRAM的写延迟(WL)是最大值8(即，WL＝AL+CL-1＝4+5-1)，在输入一个命令之后再经过8tCK，才将写数据DQ和数据选通信号DQS和/DQS提供给芯片。
由于DDR-II SDRAM处于4位预取模式，必须在输入4位数据D0至D3之后(对于DDR来说需要2tCK)的一个时钟周期内将数据写入存储单元。也就是，在从命令输入开始的时限10tCK(即，WL(＝8)+2tCK＝10tCK)和将数据写到存储单元所需的1tCK的时限内，即，在总共11tCK内，芯片必须保存一个aDDRess。
将参考图11中所示的内部操作波形来具体说明图6中所示的DDR-II SDRAM的操作。
图11是内部信号的波形图，该内部信号与根据本发明的命令控制的AL锁存器电路的操作相关。
这里，将说明一个写操作。输入电路(输入缓冲器)110从芯片之外接收一个命令信号，例如/CS(Chip Select芯片选择)、/RAS(RowADDRess Strobe行地址选通)和/WE(Write Enable写允许)，以及一个与时钟CK和/CK同步的aDDRess信号。一收到这些信号，输入电路(输入缓冲器)110就生成一个内部时钟信号PACLK、一个内部命令信号以及一个内部aDDRess信号PA，以控制芯片的内部电路。
命令译码器电路50对内部命令信号进行译码，以检测一个外部输入的写命令。一检测到该写命令，命令译码器50就生成一个脉冲信号MDCAT，该脉冲信号MDCAT被输入到命令计数器电路51。
命令计数器电路51由一个6位移位寄存器构成。命令计数器58也是由一个6位移位寄存器构成的。
在图6中，没有示出触发器的复位电路。当输入一个脉冲的时候，在6位输出CACMDT<0>至<5>之中输出一个只有一位的脉冲。每当输入一个脉冲的时候，将输出脉冲移位至一个更高位。
随后，将命令计数器电路51的输出位CACMDT<0>至<5>的每一个与六个锁存器电路53的每一个相连，该锁存器电路53是在一对一的基础上为一个内部aDDRess信号PA安排的。将同一内部aDDRess信号PA输入到这六个锁存器电路53中。也就是，通过每次输入一个写命令时发出的CACMDT<0>至<5>中的一个，顺序地选择锁存器电路53中的一个，因此，可以锁存内部aDDRess信号PA。
将在输入写命令时生成的信号MDWRT也输入到延迟计数器电路52中。延迟计数器电路52是由一个10位移位寄存器构成的，并由一个内部时钟信号PACLK控制。在这个实施例中，内部时钟信号PACLK的上升沿对10位的输出进行移位。输出是与输出选择器54相连的。根据在芯片内设定的写延迟(WL)来从10位中选择一位，并将该位输出。当写延迟WL＝8的时候，只选择第10位。在输入来自命令译码器电路50的译码后的输出MDCAT之后再经过了10tCK后，才生成脉冲信号MDCAYST。
脉冲信号MDCAYST控制一个用于将数据写入存储单元的YS(列选择)接线器(switch)。脉冲信号MDCAYST也被用来与脉冲信号MDCAYST同步地从锁存器电路53中检索一个在芯片内保存的预期的aDDRess。将脉冲信号MDCAYST输入到与上述命令计数器51电路具有相同结构的另一个命令计数器58中。
也就是，每当输入脉冲信号MDCAYST的时候，命令计数器58顺序地对CAYST<0>至<5>的6位输出进行移位，并输出它们。
在一对一的基础上，将该6位信号输入到输出选择器55中，该输出选择器55是锁存器电路53的下游。因此，aDDRess被以与输入它们的顺序相同的顺序输出。从而实现了用从芯片之外输入的命令来控制的aDDRess锁存器电路。
当输入一个读命令的时候，执行相同的操作。但是，如图12中所示，由于读操作的YS(列选择)控制是在附加延迟AL(＝4tCK)的周期之后执行的，为读操作配置了另一个延迟计数器56和另一个输出选择器57。
如上所述，根据本发明仅配置一个延迟计数器，而图4中所示的DDR-II SDRAM为每一个aDDRess具有一个延迟计数器。另外，仅在一个列命令输入的时候输入aDDRess，而在图4中所示的方法中，通过使用一个内部时钟在每一个周期输入一个aDDRess。这导致操作频率是图4中所示的方法中的操作频率的一半，鉴于在DDR-IISDRAM中，列命令之间的最小间隔是2tCK。
在命令计数器电路51、延迟计数器电路52以及锁存器电路53中使用的触发器和输出选择器55的数目可以缩减为已知DDR-IISDRAM中的大约一半，即从528缩减为264。因此，布图面积可以缩减到一半。
由于锁存器电路53的操作频率减少到了一半并且消除了为每一个aDDRess配置的延迟计数器，消耗电流可以显著减少。
下面将参考图5来列出本发明的实施例。
(1)一种半导体集成电路器件，接收写命令和写aDDRess，并包括一个写命令译码器，该译码器是图5中所示的方框50中的译码器中的一个，用于对写命令进行译码并输出译码脉冲；一个命令计数器电路51，用于对译码脉冲进行计数作为命令的数目；一个锁存器电路53，用于响应来自命令计数器电路51的计数输出而对写aDDRess进行锁存；一个延迟计数器电路52，用于响应译码脉冲而对延迟进行计数；一个输出选择器54，用于当延迟计数器电路52的计数值超过预定延迟值时接通一个列选择控制信号MDCAYST；另一个输出选择器55，用于响应接通的列选择控制信号MDCAYST，输出由锁存器电路53锁存的aDDRess作为一个列aDDRess CAT，其中，响应接通的列选择控制信号MDCAYST而对列aDDRess CAT执行写操作。
(2)一种半导体集成电路器件，接收读命令和读aDDRess，并包括一个读命令译码器，该译码器是图5中所示的方框50中的译码器中的另一个，用于对读命令进行译码并输出译码脉冲；一个命令计数器电路51，用于对译码脉冲进行计数作为命令的数目；一个锁存器电路53，用于响应来自命令计数器电路51的计数输出而对读aDDRess进行锁存；一个延迟计数器电路56，用于响应译码脉冲而对延迟进行计数；一个输出选择器57，用于当延迟计数器电路56的计数值超过预定延迟值时接通一个列选择控制信号MDCAYST；以及另一个输出选择器55，用于响应接通的列选择控制信号MDCAYST，输出由锁存器电路53锁存的aDDRess作为一个列aDDRess CAT，其中，响应接通的列选择控制信号MDCAYST而对列aDDRess CAT执行读操作。
(3)根据(1)或(2)的所述半导体集成电路器件，其特征在于该半导体集成电路器件是DDR-II SDRAM。
如上所述，本发明可以提供一种具有简单电路结构的半导体集成电路器件。

Claims (7)

1.一种接收命令和aDDRess的半导体集成电路器件，其包括：
用于对所述命令进行译码并输出译码脉冲的命令译码器；
用于对所述译码脉冲进行计数作为命令的数目的命令计数器电路；
用于响应来自所述命令计数器电路的计数输出而锁存所述aDDRess的锁存器电路；
用于响应所述译码脉冲而对延迟进行计数的延迟计数器电路；
用于当所述延迟计数器电路的计数值超过预定的延迟值的时候接通列选择控制信号的第一输出电路；以及
用于响应所述接通的列选择控制信号而输出由所述锁存器电路锁存的所述aDDRess作为列aDDRess的第二输出电路。
2.根据权利要求1的半导体集成电路器件，其中，所述命令是写命令和读命令之一。
3.根据权利要求1的半导体集成电路器件，其中，所述半导体集成电路器件是DDR-II SDRAM。
4.一种接收写命令和写aDDRess的半导体集成电路器件，其包括：
用于对所述写命令进行译码并输出译码脉冲的写命令译码器；
用于对所述译码脉冲进行计数作为命令的数目的命令计数器电路；
用于响应来自所述命令计数器电路的计数输出而锁存所述写aDDRess的锁存器电路；
用于响应所述译码脉冲而对延迟进行计数的延迟计数器电路；
用于当所述延迟计数器电路的计数值超过预定的延迟值的时候接通列选择控制信号的第一输出电路；以及
用于响应所述接通的列选择控制信号而输出由所述锁存器电路锁存的所述aDDRess作为列aDDRess的第二输出电路；
其中，响应所述接通的列选择控制信号对所述列aDDRess执行写操作。
5.根据权利要求4的半导体集成电路器件，其中，所述半导体集成电路器件是DDR-II SDRAM。
6.一种接收读命令和读aDDRess的半导体集成电路器件，其包括：
用于对所述读命令进行译码并输出译码脉冲的读命令译码器；
用于对所述译码脉冲进行计数作为命令的数目的命令计数器电路；
用于响应来自所述命令计数器电路的计数输出而锁存所述读aDDRess的锁存器电路；
用于响应所述译码脉冲而对延迟进行计数的延迟计数器电路；
用于当所述延迟计数器电路的计数值超过预定的延迟值的时候接通列选择控制信号的第一输出电路；以及
用于响应所述接通的列选择控制信号而输出由所述锁存器电路锁存的所述aDDRess作为列aDDRess的第二输出电路；
其中，响应所述接通的列选择控制信号对所述列aDDRess执行读操作。
7.根据权利要求6的半导体集成电路器件，其中，所述半导体集成电路器件是DDR-II SDRAM。
CN200410100687.2A 2003-12-08 2004-12-08 半导体集成电路器件 Expired - Fee Related CN1627521B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2003-408729 2003-12-08
JP2003408729A JP4152308B2 (ja) 2003-12-08 2003-12-08 半導体集積回路装置
JP2003408729 2003-12-08

Publications (2)

Publication Number Publication Date
CN1627521A true CN1627521A (zh) 2005-06-15
CN1627521B CN1627521B (zh) 2010-05-26

Family

ID=34631792

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200410100687.2A Expired - Fee Related CN1627521B (zh) 2003-12-08 2004-12-08 半导体集成电路器件

Country Status (4)

Country Link
US (1) US7085192B2 (zh)
JP (1) JP4152308B2 (zh)
CN (1) CN1627521B (zh)
TW (1) TWI243473B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1975921B (zh) * 2005-11-09 2010-11-17 奇梦达股份公司 产生n比特输出指针的电路装置、半导体存储器及方法
US7940543B2 (en) 2008-03-19 2011-05-10 Nanya Technology Corp. Low power synchronous memory command address scheme
CN108320771A (zh) * 2018-04-23 2018-07-24 睿力集成电路有限公司 存储器的写操作控制电路，控制方法及存储器
CN109643566A (zh) * 2016-08-22 2019-04-16 美光科技公司 用于调整命令信号路径的延迟的设备及方法
WO2024060323A1 (zh) * 2022-09-20 2024-03-28 长鑫科技集团股份有限公司 一种计数电路、半导体存储器以及计数方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100744042B1 (ko) * 2005-09-28 2007-07-30 주식회사 하이닉스반도체 반도체메모리소자의 내부 어드레스 생성장치
KR100753081B1 (ko) * 2005-09-29 2007-08-31 주식회사 하이닉스반도체 내부 어드레스 생성장치를 구비하는 반도체메모리소자
JP4953348B2 (ja) * 2005-09-29 2012-06-13 ハイニックス セミコンダクター インク 半導体メモリ素子の内部アドレス生成装置
US7609584B2 (en) * 2005-11-19 2009-10-27 Samsung Electronics Co., Ltd. Latency control circuit and method thereof and an auto-precharge control circuit and method thereof
JP2007200504A (ja) * 2006-01-30 2007-08-09 Fujitsu Ltd 半導体メモリ、メモリコントローラ及び半導体メモリの制御方法
KR100753421B1 (ko) * 2006-06-19 2007-08-31 주식회사 하이닉스반도체 반도체 메모리 장치의 어드레스 래치 회로
KR100746229B1 (ko) * 2006-07-07 2007-08-03 삼성전자주식회사 반도체 메모리 장치
TWI305651B (en) 2006-09-11 2009-01-21 Nanya Technology Corp Latency counter having frequency detector and latency counting method thereof
KR100881133B1 (ko) * 2007-06-27 2009-02-02 주식회사 하이닉스반도체 컬럼 어드레스 제어 회로
KR100885485B1 (ko) * 2007-09-03 2009-02-24 주식회사 하이닉스반도체 반도체 메모리장치
US8094507B2 (en) 2009-07-09 2012-01-10 Micron Technology, Inc. Command latency systems and methods
DE102019128331A1 (de) 2019-08-29 2021-03-04 Taiwan Semiconductor Manufacturing Co., Ltd. Gemeinsam genutzter decodiererschaltkreis und verfahren
CN112447218A (zh) * 2019-08-29 2021-03-05 台湾积体电路制造股份有限公司 存储器电路和方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5363437A (en) * 1992-08-17 1994-11-08 Winbond Electronic Corp. Telephone dialing device and the operating method thereof
JPH10283777A (ja) * 1997-04-04 1998-10-23 Mitsubishi Electric Corp Ｓｄｒａｍコアと論理回路を単一チップ上に混載した半導体集積回路装置およびｓｄｒａｍコアのテスト方法
JP2000048565A (ja) * 1998-07-29 2000-02-18 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100304705B1 (ko) 1999-03-03 2001-10-29 윤종용 포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치 및 카스 레이턴시 제어 방법
JP4121690B2 (ja) * 2000-05-29 2008-07-23 富士通株式会社 半導体記憶装置
JP4345204B2 (ja) 2000-07-04 2009-10-14 エルピーダメモリ株式会社 半導体記憶装置
KR100374637B1 (ko) 2000-10-24 2003-03-04 삼성전자주식회사 Ｊｅｄｅｃ 규격의 포스티드 카스 기능을 가지는 동기식반도체 메모리 장치

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1975921B (zh) * 2005-11-09 2010-11-17 奇梦达股份公司 产生n比特输出指针的电路装置、半导体存储器及方法
US7940543B2 (en) 2008-03-19 2011-05-10 Nanya Technology Corp. Low power synchronous memory command address scheme
CN101540193B (zh) * 2008-03-19 2012-02-29 南亚科技股份有限公司 同步存储器与动态致能同步存储器中地址接收器的方法
CN109643566A (zh) * 2016-08-22 2019-04-16 美光科技公司 用于调整命令信号路径的延迟的设备及方法
CN109643566B (zh) * 2016-08-22 2023-04-18 美光科技公司 用于调整命令信号路径的延迟的设备及方法
CN108320771A (zh) * 2018-04-23 2018-07-24 睿力集成电路有限公司 存储器的写操作控制电路，控制方法及存储器
CN108320771B (zh) * 2018-04-23 2023-10-20 长鑫存储技术有限公司 存储器的写操作控制电路，控制方法及存储器
WO2024060323A1 (zh) * 2022-09-20 2024-03-28 长鑫科技集团股份有限公司 一种计数电路、半导体存储器以及计数方法

Also Published As

Publication number Publication date
JP2005174384A (ja) 2005-06-30
JP4152308B2 (ja) 2008-09-17
TWI243473B (en) 2005-11-11
US20050122795A1 (en) 2005-06-09
US7085192B2 (en) 2006-08-01
CN1627521B (zh) 2010-05-26
TW200525738A (en) 2005-08-01

Similar Documents

Publication Publication Date Title
CN1627521A (zh) 半导体集成电路器件
US6734811B1 (en) Single-ended balance-coded interface with embedded-timing
US6795899B2 (en) Memory system with burst length shorter than prefetch length
CN101136245B (zh) 半导体存储器件
JP4683690B2 (ja) 半導体装置
US20140173322A1 (en) Packet data id generation for serially interconnected devices
US10825492B2 (en) Methods and apparatuses for command shifter reduction
CN1933016A (zh) 半导体存储装置
CN1627438A (zh) 半导体集成电路装置
KR100694650B1 (ko) 반도체장치
CN1577612A (zh) 半导体存储装置和用于高频操作的模块
US11625196B2 (en) Semiconductor memory device and operating method thereof
US6708255B2 (en) Variable input/output control device in synchronous semiconductor device
CN1224952A (zh) 与时钟信号同步工作的半导体电路装置
CN1606091A (zh) 以较低速度输出数据位的集成电路存储器装置及操作方法
JP4247520B2 (ja) 高速信号経路および方法
US11379136B2 (en) Adjustable access energy and access latency memory system and devices
CN111630597B (zh) 半宽度双泵数据路径
JP2005222682A (ja) 半導体メモリ装置、並びに、この装置のデータ書込み及び読出し方法
CN100470672C (zh) 用于减少数据线长度的半导体存储器件
CN1523606A (zh) 具有网络高总线效率的存储设备、其操作方法及存储系统
KR20110076673A (ko) 반도체 메모리 장치
JP2008041212A (ja) コマンド制御回路
JP5511204B2 (ja) 半導体記憶装置
JPH11328948A (ja) シリアル−パラレル変換機能付き半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: ELPIDA MEMORY INC.

Free format text: FORMER OWNER: ELPIDA MEMORY INC.; APPLICANT

Effective date: 20070615

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20070615

Address after: Tokyo, Japan

Applicant after: Nihitatsu Memory Co., Ltd.

Address before: Tokyo, Japan

Applicant before: Nihitatsu Memory Co., Ltd.

Co-applicant before: Hitachi ULSI System

Co-applicant before: Hitachi Manufacturing Co., Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: PS4 LASCO CO., LTD.

Free format text: FORMER OWNER: NIHITATSU MEMORY CO., LTD.

Effective date: 20130823

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20130823

Address after: Luxembourg City, Luxembourg

Patentee after: PS4 Laskou LLC

Address before: Tokyo, Japan

Patentee before: Nihitatsu Memory Co., Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100526

Termination date: 20151208

EXPY Termination of patent right or utility model