KR100694650B1 - 반도체장치 - Google Patents

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KR100694650B1
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마사히로 카타야마
유지 요코야마
히로시 아카사키
슈이치 미야오카
토오루 코바야시
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가부시키가이샤 히타치세이사쿠쇼
가부시키가이샤 히타치초에루. 에스. 아이. 시스테무즈
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Abstract

메모리 블럭(MBK0 ~ MBKn)은 클럭신호 주기의 복수배의 주기로 변화되는 컬럼어드레스 스트로브 신호(CAS)가 입력되며, 컬럼어드레스 신호(CASADR)가 변화되는 사이클마다, 메모리셀 어레이(10)에서 판독되며 클럭신호 사이클에 동기하여 병렬/직렬 변환회로(21)에서 변환된 복수의 직렬 데이터가 메모리 블럭에서 출력되고, 또 클럭신호 사이클에 동기하여 메모리 블럭에 입력되어 직렬/병렬 변환회로(25)에서 변환된 병렬 데이터가 메모리셀 어레이에 기록된다. 클럭신호의 복수 사이클에 1회의 비율로 컬럼어드레스 스트로브 신호를 변화시킨다고 하는 억세스 사양에 의해 메모리 동작의 고속화를 도모하는 것이 가능하게 된다.
반도체 집적회로, 연산제어 처리부, 상보비트선, 메모리 인터페이스부

Description

반도체장치{Semiconductor device}
도 1은 본 발명에 관한 반도체 집적회로의 메모리부의 상세한 일예를 나타내는 블럭도,
도 2는 출력 제어회로의 일예를 나타내는 블럭도,
도 3은 출력 제어회로에 의한 데이터 래치제어의 동작 타이밍을 예시하는 타이밍 챠트,
도 4는 CAS 레이턴시(latency)로서 4를 설정했을 경우의 리드동작 타이밍을 예시하는 타이밍 챠트,
도 5는 CAS 레이턴시로서 2를 설정했을 경우의 리드동작 타이밍을 예시하는 타이밍 챠트,
도 6은 메모리 블럭에 CAS 레이턴시 4가 지정되어 있는 경우에 라이트 동작에 이어서 리드동작 될때의 동작을 예시하는 타이밍 챠트,
도 7은 메모리 블럭에 CAS 레이턴시 4가 지정되어 있는 경우에 리드동작에 이어서 라이트 동작될때의 동작을 예시하는 타이밍 챠트,
도 8은 본 발명에 관한 반도체 집적회로의 메모리부의 다른 예를 나타내는 블럭도,
도 9는 CAS 입력 금지회로의 일예를 나타내는 블럭도,
도 10은 CAS 입력 금지회로에 의한 동작 타이밍을 예시하는 타이밍 챠트,
도 11은 컬럼어드레스 스트로브 신호에 의한 연속 데이터 판독동작을 예시하는 타이밍 챠트,
도 12는 본 발명에 관한 반도체 집적회로의 일예를 전체적으로 나타내는 블럭도이다.
클럭신호에 동기 동작하는 싱크로너스 DRAM에 있어서, 컬럼어드레스 신호의 변화로부터 리드 데이터가 확정되기까지의 동작지연시간을 클럭신호의 사이클수에 상응한 CAS 레이턴시로서 정의할 수 있다. 싱크로너스 DRAM의 데이터 판독동작에 필요한 동작지연시간은 그 회로구성에 의해 일의적(一義的)으로 결정된다. 따라서, 상기 CAS 레이턴시는 사용하는 클럭신호의 주파수에 따라 최적으로 결정되는 것이 바람직하다. 일반적으로, 높은 주파수의 클럭신호를 이용할수록, 상대적으로 큰 값의 CAS 레이턴시를 이용하게 된다. CAS 레이턴시의 설정치에 따라 출력버퍼의 출력 타이밍을 제어하는 기술에 대해서는, 일본특개평 6-215575호 공보(대응 미국특허 5,384,735), 일본특개평 11-66846호 공보, 일본특개평 10-302463호 공보(대응 미국특허 5,901,109) 등에 기재되어 있다.
본 발명자는 클럭 동기형 메모리의 동작속도를 더욱 고속화하는 것에 대해 검토하였다. 즉, 데이터 프로세서 등의 데이터 처리속도가 현격히 향상하는 데에 호응하여, 버스트(burst) 동작이나 파이프 라인 버스트 억세스를 서포트하는 메모리가 제공되고 있다. 그러나, 그것만으로는 고속동작에 한계가 있다. 그래서 본 발명자는 클럭신호의 n사이클에 1회의 비율로 컬럼어드레스 스트로브 신호를 변화시켜, 1회의 컬럼억세스 동작으로 얻어지는 정보를 클럭신호 사이클로 나누어 외부에 출력시키는 것에 대해 검토하였다. 또한, 그 경우에는 클럭신호의 n사이클보다도 짧은 사이클로 컬럼어드레스 스트로브 신호가 변화되면, 정규의 메모리 동작에 대해 오동작을 발생시킬 염려가 있다. 특히, 고속 동작되는 메모리의 제어라인은 고주파 노이즈 등에 노출되어 있으므로, 컬럼어드레스 스트로브 신호가 그 영향을 받는 것은 현실적으로 예상된다. 이 때문에, 반도체 메모리 내부에 혹은 그 근방에 클럭신호의 n사이클에 1회의 비율로 컬럼어드레스 스트로브 신호를 변화시키는 것과 같은 사양을 만족시키기 위한 보호회로를 설치하는 것의 유용성이 본 발명자에 의해 발견되었다. 또한, 전술의 CAS 레이턴시 가변의 구성을 채용하는 경우, CAS 레이턴시와의 관계도 고려하여 상기 보호회로를 구성할 필요가 있다는 것이 본 발명자에 의해 명백해졌다.
본 발명의 목적은, 클럭신호의 소정의 복수 사이클(이하, 간단하게 n사이클이라 기술함)에 1회의 비율로 컬럼어드레스 스트로브 신호를 변화시킨다고 하는 억세스 사양에 의해 메모리 동작의 고속화를 도모할 수 있는 반도체 집적회로를 제공하는 데에 있다.
본 발명의 다른 목적은, 클럭신호의 n사이클에 1회의 비율로 컬럼어드레스 스트로브 신호를 변화시킨다고 하는 억세스 사양을 외부 컬럼어드레스 스트로브 신호가 만족하지 않는 경우에도 오동작을 방지할 수 있는 반도체 집적회로를 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면에서 명백하게 될 것이다.
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면 아래와 같다.
즉, 반도체 집적회로는 메모리셀 어레이, 로(low)선택회로, 컬럼선택회로, 직렬/병렬 변환회로, 라이트앰프, 메인앰프, 병렬/직렬 변환회로를 가지는 메모리 블럭을 포함한다. 메모리셀 어레이는 선택단자가 워드선에 접속되며, 데이터 입출력단자가 비트선에 접속된 메모리셀을 복수개 가진다. 로선택회로는 로어드레스 스트로브 신호의 변화에 클럭신호 동기로 응답하여 로어드레스 신호로 지정되는 워드선을 선택한다. 컬럼선택회로는 컬럼어드레스 스트로브 신호의 변화에 클럭신호 동기로 응답하여 컬럼어드레스 신호로 지정되는 비트선을 복수개 병렬로 선택한다. 직렬/병렬 변환회로는 외부로부터의 직렬 데이터를 클럭신호에 동기하여 병렬 데이터로 변환한다. 라이트앰프는 상기 컬럼선택회로에서 선택된 복수개의 비트선에 상기 직렬/병렬 변환회로의 출력을 병렬 출력한다. 메인앰프는 상기 컬럼선택회로에서 선택된 복수개의 비트선에서 병렬 출력되는 병렬 데이터를 증폭한다. 병렬/직렬 변환회로는 메인앰프에서 공급되는 병렬 데이터를 클럭신호에 동기하여 직렬 데이터로 변환한다. 상기 메모리 블럭에는 상기 클럭신호 주기의 n배의 주기로 변화되는 상기 컬럼어드레스 스트로브 신호가 입력되며, 컬럼어드레스 신호가 변화되는 사이클마다, 메모리셀 어레이에서 판독되어 클럭신호 사이클에 동기하여 병렬/직렬 변환된 복수의 직렬 데이터가 메모리 블럭에서 출력되고, 또 클럭신호 사이클에 동기하여 메모리 블럭에 입력되어 직/병렬 변환된 병렬 데이터가 메모리셀 어레이에 기록된다. 이와 같이, 클럭신호의 n사이클에 1회의 비율로 컬럼어드레스 스트로브 신호를 변화시킨다고 하는 억세스 사양에 의해 메모리 동작의 고속화를 도모하는 것이 가능하게 된다.
상기 직렬/병렬 변환회로의 직렬 데이터 입력경로와, 상기 병렬/직렬 변환회로의 직렬 데이터 출력경로를 독립적으로 구비해도 좋다. 리드동작에서는 컬럼어드레스 스트로브 신호의 변화에 응답하여 메모리셀 어레이에서 데이터를 판독한 후에 병렬/직렬 변환의 시간을 두고 메모리 블럭에서 직렬 데이터가 출력되지만, 라이트 동작에서는 컬럼어드레스 스트로브 신호의 변화에 응답하여 메모리셀 어레이에 병렬 데이터를 기록하기 전에, 미리 메모리 블럭에 입력된 직렬 데이터를 병렬 데이터로 변환하는 동작을 완료하고 있지 않으면 안된다. 이때, 리드동작에 이어서 라이트 동작이 지시되면, 리드동작에 의한 직렬 데이터를 메모리 블럭에서 출력하는 동작에 병행하여 라이트 동작을 위한 직렬 데이터를 미리 메모리 블럭에 순차 직렬로 입력하는 동작을 행하지 않으면 안된다라는 것이 대개 예상된다. 즉, 메모리 블럭에서의 직렬 데이터 출력 타이밍과 메모리 블럭으로의 직렬 데이터 입력 타이밍이 오버랩하는 개연성이 높다. 전술과 같이, 메모리 블럭의 직렬 데이터 입력경로와 직렬 데이터 출력경로를 독립적으로 가지므로서, 그와 같은 처리의 오버랩에 대해서도 데이터의 충돌을 회피하여 효율적인 처리를 실현 가능하게 된다.
상기 컬럼어드레스 스트로브 신호의 변화에 대한 클럭 동기 타이밍의 다음부터 상기 병렬/직렬 변환회로의 데이터 입력이 확정되기 까지의 상기 클럭신호 사이클수에 상응한 CAS 레이턴시에 따라 상기 컬럼어드레스 스트로브 신호의 새로운 변화의 입력을 금지하는 CAS 입력 금지회로를 더 설치해도 좋다. 이 CAS 입력 금지회로는 메모리 블럭의 내외 어느곳에 배치해도 좋다. 이것에 의해, 클럭신호의 n사이클에 1회의 비율로 컬럼어드레스 스트로브 신호를 변화시킨다고 하는 억세스 사양을 외부로부터의 컬럼어드레스 스트로브 신호가 만족하지 않는 경우에도 오동작을 방지할 수 있다.
레이턴시 설정신호를 입력하여 상기 CAS 레이턴시를 가변제어 가능한 CAS 레이턴시 제어회로를 채용해도 좋다. 이때, 상기 CAS 레이턴시 제어회로는 병렬/직렬 변환회로에서 상기 메인앰프의 병렬 출력을 래치하는 타이밍을 제어하게 된다.
상기 CAS 레이턴시 제어회로를 채용할때, 상기 CAS 입력 금지회로는 상기 레이턴시 설정신호가 의미하는 CAS 레이턴시에 따른 기간 경과의 직전까지 상기 컬럼어드레스 스트로브 신호의 새로운 변화의 입력을 억제하면, CAS 레이턴시가 가변으로 되어 있는 경우도 CAS의 바람직하지 않는 변화에 대한 입력 금지제어를 간단하게 실현할 수 있다.
그리고, 본 발명의 반도체장치는 메모리 블럭을 포함하는 반도체장치로서, 선택단자가 워드선에 접속되며, 데이터 입출력단자가 비트선에 접속된 메모리셀을 복수개 가지는 메모리셀 어레이와, 로어드레스 스트로브 신호의 변화에 클럭신호 동기로 응답하여 로어드레스 신호로 지정되는 워드선을 선택하는 로선택회로와, 컬럼어드레스 스트로브 신호의 변화에 클럭신호 동기로 응답하여 컬럼어드레스 신호로 지정되는 비트선을 복수개 병렬로 선택하는 컬럼선택회로와, 외부로부터의 직렬 데이터를 클럭신호에 동기하여 병렬 데이터로 변환하는 직렬/병렬 변환회로와, 상기 컬럼선택회로에서 선택된 복수개의 비트선에 상기 직렬/병렬 변환회로의 출력을 병렬 출력하는 라이트앰프와, 상기 컬럼 선택회로에서 선택된 복수개의 비트선에서 병렬 출력되는 병렬 데이터를 증폭하는 메인앰프와, 상기 메인앰프에서 공급된 병렬 데이터를 클럭신호에 동기하여 직렬 데이터로 변환하는 병렬/직렬 변환회로와, 상기 컬럼어드레스 스트로브 신호를 상기 메모리 블럭으로의 클럭신호 입력의 n 주기당 1번씩 변화시키는 수단을 포함한다.
또한, 상기 메모리 블럭은 직렬/병렬 변환회로의 직렬 데이터 입력경로와, 상기 병렬/직렬 변환회로의 직렬 데이터 출력경로를 독립적으로 추가로 포함한다.
도 12에는 본 발명에 관한 반도체 집적회로(LSI)의 일예를 나타낸다. 동 도면에 나타내는 반도체 집적회로(1)는 로직회로와 함께 클럭동기형의 DRAM이 혼재된 로직혼재 DRAM이며, 단결정 실리콘과 같은 1개의 반도체기판(반도체칩)에 형성되어 있다. 특히 제한되지 않지만, 이 반도체 집적회로(1)는 버스로 상호 접속된 연산제어 처리부(2)와 메모리 인터페이스부(3)를 가지며, 상기 메모리 인터페이스부(3)에 클럭 동기형의 메모리부(4)가 설치되어 있다. 상기 연산제어 처리부(2), 메모리 인터페이스부(3) 및 메모리부(4)는 동작 기준 클럭신호(CLK)에 동기 동작한다. 동작 기준 클럭신호(CLK)는 클럭펄스 제너레이터(CPG)(5)에서 생성된다. 상기 연산제어 처리부(2)는 프로그램제어 혹은 상태천이 제어 등에 의해 동작하고, 상기 메모리부(4)에 대한 억세스 주체가 될 수 있는 회로이다. 상기 연산제어 처리부(2)는 예를 들면 데이터 프로세서 유닛, 마이크로 프로세서 유닛, 혹은 악셀레이터 유닛으로 될 수 있다. 상기 메모리 인터페이스부(3)는 연산제어 처리부(2)에서의 억세스 지시에 응답하기 위해, 메모리부(4)에 전용의 스트로브 신호를 생성하고, 또, 메모리부의 동작속도에 따른 타이밍 제어를 행한다. 메모리부(4)는 메모리 컨트롤러(MCNT) 및 복수개의 메모리 블럭(MBK0 ~ MBKn)을 가진다.
도 1에는 상기 메모리부(4)의 상세한 일예를 나타낸다. 메모리 블럭(MBK0)은 도시를 생략하는 다이내믹형 메모리셀이 매트릭스 배치된 메모리셀 어레이(10)를 가진다. 다이내믹형 메모리셀의 선택단자는 워드선(WL)에 접속되며, 데이터 입출력단자는 상보비트선(BL)에 접속된다. 특히 도시는 하지 않지만, 상보비트선은 센스앰프를 중심으로 한 폴드 백(fold-back) 비트선 구조를 가지며, 상보비트선 간에는 프리챠지회로 등이 배치되어 있다.
로디코더(11)는 로어드레스 스트로브 신호(RAS)의 하강 변화에 응답하여 로 어드레스 신호(RASADR)로 지정되는 워드선(WL)을 선택하는 로선택회로이다. 상보비트선(BL)의 선택은 컬럼디코더(13) 및 컬럼스위치회로(12)에서 행한다. 컬럼 디코더(13)는 컬럼어드레스 스트로브 신호(CAS)의 하강 변화에 응답하여 컬럼어드레스 신호(CASADR)로 지정되는 상보비트선을 복수개 병렬로 선택하기 위한 컬럼선택신호(14)를 생성한다. 또한 컬럼디코더(13)는 라이트 이네이블신호(WE)의 로레벨에 의한 기록동작의 지시에 응답하여 기록신호(15W)를 활성화하고, 라이트 이네이블신호(WE)의 하이레벨에 의한 판독동작의 지시에 응답하여 판독신호(15R)를 활성화한다. 컬럼스위치회로(12)는 컬럼선택신호(14)에 의해 스위치 동작하고 당해 신호(14)로 지시되는 4쌍의 상보비트선을 4쌍의 상보 기록데이터선(WIO<3 : 0>)과 4쌍의 상보 판독데이터선(RIO<3 : 0>)에 각각 통과시킨다.
상기 상보 기록데이터선(WIO<3 : 0>)에는 라이트앰프(17W)에서 출력되는 4비트의 기록데이터가 병렬로 공급된다. 또, 상기 상보 판독데이터선(RIO<3 : 0>)은 메인앰프(17R)에 4비트의 판독데이터를 병렬로 공급한다. 라이트앰프(17W)는 4개의 기록 증폭회로를 가지며, 기록신호(15W)가 활성화되는 것에 응답하여, 병렬 입력되는 4비트의 기록데이터(DIN<0> ~ DIN<3>)에 대한 증폭신호를 상기 상보 기록데이터선(WIO<3 : 0>)에 4비트로 병렬 출력 동작 가능하게 된다. 상기 메인앰프(17R)는 4개의 판독 증폭회로를 가지며, 상기 판독신호가 활성화되는 것에 응답하여, 상기 상보 판독데이터선(RIO<3 ; 0>)으로부터의 입력에 대한 증폭신호를 4비트의 판독데이터(MAOUT<0> ~ MAOUT<3>)로서 병렬 출력 동작 가능하게 된다.
기록데이터(WD)의 입력경로(20)와 상기 라이트앰프(17W)와의 사이에는 직렬/병렬 변환회로(21)가 배치되어 있다. 특히 제한되어 있지 않지만, 기록데이터(WD)는 비트 시리얼로 공급된다. 직렬/병렬 변환회로(21)는 4개의 입력래치회로(22)와 데이터래치회로(23)를 가진다. 입력래치회로(22)의 입력단자는 입력경로(20)에 공통 접속되며, 출력단자는 개별로 라이트앰프(17W)의 기록 증폭회로의 입력단자에 결합된다. 데이터래치제어회로(23)는 2비트의 래치 제어데이터(DLAT<1 : 0>)를 클럭신호(CLK)에 동기하여 디코드함으로써 4비트의 래치 제어신호(DINL<3 : 0>)를 생성하고, 대응하는 입력래치회로(22)의 래치제어를 행한다. 래치 제어데이터(LATD<1 : 0>)가 순차 인크리먼트되어 변화함으로써, 비트 시리얼로 입력되는 기록데이터(WD)가 클럭신호(CLK)에 동기하여 순차 4개의 데이터 래치회로(22)에 래치되며, 4개의 데이터 래치회로(22)의 출력에는 4비트 병렬로 기록데이터(DIN<0> ~ DIN<3>)가 얻어진다.
판독데이터(MUXOUT)의 출력경로(29)와 상기 메인앰프(17R)와의 사이에는 병렬/직렬 변환회로(25)가 배치되어 있다. 병렬/직렬 변환회로(25)는 4개의 출력 래치회로(26), 출력셀렉터(27) 및 선택제어회로(28)를 가진다. 출력 래치회로(26)의 입력단자에는 메인앰프(17R)에서 각각 판독데이터(MAOUT<0> ~ MAOUT<3>)가 입력된다. 출력래치회로(26)의 래치 타이밍은 래치제어신호(PDOLTT)로 제어된다. 래치제어신호(PDOLTT)에 의한 래치 타이밍은 메모리셀에서 판독된 데이터에 의해 판독데이터(MAOUT<0> ~ MAOUT<3>)가 확정된 후의 타이밍이 되도록 후술의 출력제어회로(30)로 제어된다.
상기 셀렉터(27)는 출력래치회로(26)의 출력데이터(DOUT<0> ~ DOUT<3>)를 1 비트씩 선택제어신호(MSEL<3 : 0>)로 선택하여 상기 출력경로(29)에 출력한다. 선택제어회로(28)는 2비트의 선택제어데이터(MUXSEL<1 : 0>)를 클럭신호(CLK)에 동기하여 디코드함으로써 4비트의 선택제어신호(MSEL<3 : 0>)를 생성한다. 선택제어데이터(MUXSEL<1 : 0>)가 순차 인크리먼트되어 변화됨으로써, 출력데이터(DOUT<0> ~ DOUT<3>)가 클럭신호(CLK)에 동기하여 순차 1비트씩 출력경로(29)에 출력되어 판독데이터(MUXOUT)가 얻어진다.
출력제어회로(30)는 CAS 레이턴시에 따라 상기 래치제어신호(PDOLTT)를 생성한다. CAS 레이턴시란, 데이터 판독동작에서 상기 컬럼어드레스 스트로브 신호(CAS)의 하강 변화에 클럭 동기로 응답할때 그 다음의 클럭 사이클부터 상기 병렬/직렬 변환회로(25)의 데이터 입력이 확정될때까지의 지연시간을 상기 클럭신호(CLK)의 사이클수에 상응하게 표현한 것이다. 자세하게는 컬럼어드레스 스트로브 신호(CAS)의 하강을 클럭신호(CLK)의 하강(폴에지에서)에서 검출하는 경우, 상기 컬럼어드레스 스트로브 신호(CAS)의 하강을 검출하는 폴에지(fall-edge)의 다음의 클럭신호(CLK)의 폴에지부터 상기 판독데이터(DOUT<0> ~ DOUT<3>)를 확정한 상태에서의 클럭신호(CLK)의 최초의 폴에지까지의 클럭신호(CLK)의 사이클수가 CAS 레이턴시이다. 메모리셀 어레이(10)로부터의 데이터 판독동작과 메인앰프(17R)에 의한 판독데이터의 증폭동작은 회로구성 및 회로소자의 특성 등에 의해 일의적으로 결정된다. 따라서, 외부에 고속으로 데이터를 출력하기 위해서는 그들 동작지연시간 이상으로 그것에 가장 가까운 지연시간의 CAS 레이턴시를 설정할 필요가 있다. 전술과 같이 CAS 레이턴시는 클럭신호(CLK)의 사이클수에 상당하므로, CAS 레이턴시에 의한 실제의 지연시간은 클럭신호(CLK)의 주파수에 의존하고, 같은 지연시간을 설정하는 경우에도, 클럭신호(CLK)의 주파수가 높으면 CAS 레이턴시는 상대적으로 크고, 클럭신호(CLK)의 주파수가 낮으면 CAS 레이턴시는 상대적으로 작게 된다. 도 1의 예에서 출력제어회로(30)는 레이턴시 설정데이터(FRCD<1 ; 0>)를 입력하여 상기 CAS 레이턴시를 가변 제어가능한 CAS 레이턴시 제어회로를 실현한다. 상기 CAS 레이턴시는 상기 래치제어신호(PDOLTT)에 의한 래치 타이밍에 반영된다.
도 2에는 상기 출력제어회로(30)의 일예를 나타낸다. 출력제어회로(30)는 상기 CAS 레이턴시 가변제어를 위해, 버퍼회로(31)와 3개의 래치회로(32 ~ 34)의 직렬회로, 셀렉터(35), 노어(NOR)게이트(36) 및 레이턴시 설정 디코드회로(37)를 가진다. 래치회로(32 ~ 34)는 클럭신호(CLK)의 폴에지에 동기하여 입력을 래치한다. 예를 들면 D래치로 구성되며, 컬럼어드레스 스트로브 신호(CAS)의 로레벨 변화는 버퍼회로(31) 및 래치회로(32 ~ 34)의 직렬회로에 순차 전달된다. 상기 셀렉터(35)는 상기 버퍼회로(31)의 출력(PCD1) 및 래치회로(32 ~ 34)의 출력(PCD12 ~ PCD4)을 입력하고, 그 중의 하나를 4비트의 레이턴시 설정 디코드신호(PFRCD<3 ; 0>)에 의해 선택한다. 선택된 신호는 상기 노어게이트(36)를 통해서 클럭신호(CLK)의 로레벨 기간에 래치제어신호(PDOLTT)로서 출력된다. 레이턴시 설정 디코드신호(PFRCD<3 : 0>)는 상기 레이턴시 설정으로 코드회로(37)가 2비트의 레이턴시 설정신호(FRCD<1 : 0>)를 디코드함으로써 생성한다.
도 3에는 출력제어회로(30)에 의한 데이터 래치제어의 타이밍 챠트를 나타낸다. 동 도면의 예는 레이턴시 설정신호(FRCD<1 : 0>)로 CAS 레이턴시를 4로 설정한 경우이다. 컬럼어드레스 스트로브 신호(CAS)가 로레벨로 변화되면, 그 직후의 클럭신호(CLK)의 폴에지에 동기하여 컬럼어드레스 스트로브 신호(CAS)의 변화가 순차 신호(PCD1 ~ PCD4)로서 셀렉터(35)에 입력된다. 동 도면의 예에서는 CAS 레이턴시가 4로 지정되어 있으므로, 셀렉터(35)가 신호(PCD4)를 선택한다. 이것에 의해, 신호(PCD4)가 로레벨로 변화되면, 노어게이트(36)에서 클럭신호(CLK)의 로레벨 기간에 동기하여 래치제어신호(PDOLTT)가 하이레벨로 어서트(assert)된다. 도 3의 예에서는 컬럼어드레스 스트로브 신호(CAS)의 폴에지(시각 t1)에서 래치제어신호(PDOLTT)가 하이레벨로 변화될때(시각 t3)까지 메인앰프(17R)의 출력(MOUT<3 : 0>)이 확정되며(시각 t2), 컬럼어드레스 스트로브 신호(CAS)의 폴에지(시각 t1)에서 클럭신호(CLK)의 4사이클번째(시각 t4)까지 출력래치회로(26)가 래치동작을 완료하여, 그 래치출력 데이터(DOUT<3 : 0>)를 확정한다.
도 4에는 CAS 레이턴시로서 4를 확정했을 경우의 리드동작 타이밍을 나타낸다. 컬럼어드레스 스트로브 신호(CAS)의 폴에지(시각 t1)는 시각 t2의 폴에지(시각 t2)에서 검출되며, 클럭신호(CLK)의 그 다음의 폴에지부터 4사이클번째의 시각 t3까지 데이터(MOUT<3 : 0>)가 확정되며, 래치제어신호(PDOLLT)가 어서트되어, 판독데이터(DOUT<3 ; 0>)가 확정된다. 그 후, 데이터(MOUT<3 : 0>)는 셀렉터(35)에서 선택되어 시리얼 데이터(MXOUT)로서 출력된다. 또한 도 4의 (A)부분은 로어드레스 및 컬럼어드레스에 의해 지정된 메모리셀의 데이터를 메인앰프(17R)에서 출력하는 동작을 나타내고 있다. 도 4의 (B)부분은 메인앰프(17R)의 출력을 데이터 래치신호(PDOLTT)에 의해 래치하여 출력하는 동작을 나타내고 있다. 도 4의 (C)부 분은 래치출력데이터(DOUT<3 : 0>)에서 MUXSEL<1 : 0>로 지정된 데이터를 4사이클로 순차 시리얼로 메모리 블럭의 외부에 출력하는 동작을 나타내고 있다.
도 5에는 CAS 레이턴시로서 2를 설정한 경우의 리드동작 타이밍을 나타낸다. 도 4에 비해 클럭신호(CLK)에는 상대적으로 낮은 클럭주파수가 채용되어 있다. 컬럼어드레스 스트로브 신호(CAS)의 폴에지(시각 t1)는 시각 t2의 폴에지(시각 t2)에서 검출되며, 클럭신호(CLK)의 그 다음의 폴에지부터 2사이클번째의 시각 t3까지 데이터(MOUT<3 : 0>)가 확정되며, 래치제어신호(PDOLLT)가 어서트되어 판독데이터(DOUT<3 : 0>)가 확정된다. 그 후, 데이터(MOUT<3 : 0>)는 셀렉터(35)에서 선택되어 시리얼 데이터(MXOUT)로서 출력된다.
도 6에는 메모리 블럭에 CAS 레이턴시 4가 지정되어 있는 경우에 라이트동작에 이어서 리드동작될 때의 동작타이밍을 나타낸다. 도 7에는 메모리 블럭에 CAS 레이턴시 4가 지정되어 있는 경우에 리드동작에 이어서 라이트동작될 때의 동작 타이밍을 나타낸다.
라이트동작에서는 컬럼어드레스 스트로브 신호(CAS)의 변화에 응답하여 메모리셀 어레이(10)에 병렬 데이터를 기록하기 전에, 미리 메모리 블럭에 입력된 직렬 데이터(WD0 ~ WD3)를 입력 래치 제어신호(DINLT<0> ~ DINLT<3>)에 동기하여 병렬 데이터로 변환하는 동작을 완료하지 않으면 안된다. 리드동작에서는 컬럼어드레스 스트로브 신호(CAS)의 변화에 응답하여 메모리셀 어레이에서 병렬 데이터(MOUT<3 : 0>)를 판독한 후에, 병렬/직렬 변환의 시간을 두고 메모리 블럭에서 직렬 데이터(DOUT<0> ~ DOUT<3>)를 출력한다.
이때, 도 6에 나타내는 바와 같이 라이트동작에 이어서 리드동작이 지시되면, 라이트동작을 위한 직렬 데이터를 미리 메모리 블럭에 순차 직렬로 입력하는 동작과, 리드동작에 의한 직렬 데이터를 메모리 블럭에서 출력하는 동작과는 오버랩되지 않는다. 이것에 대해, 도 7에 나타내는 바와 같이 리드동작에 이어서 라이트동작이 지시되면, 리드동작에 의한 직렬 데이터를 메모리 블럭에서 출력하는 동작에 병행하여, 라이트동작을 위한 직렬 데이터를 미리 메모리 블럭에 순차 직렬로 입력하는 동작을 행하지 않으면 안된다. 즉, 메모리 블럭으로부터의 직렬 데이터 출력 타이밍과 메모리 블럭으로의 직렬 데이터 입력 타이밍이 오버랩한다. 이와 같은 경우라도, 메모리 블럭의 직렬 데이터 입력경로(20)와 직렬 데이터 출력경로(29)를 독립적으로 가지므로, 그와 같은 오버랩에 대해 데이터의 충돌없이, 효율적인 억세스가 가능하게 된다.
이상 설명한 메모리 블럭의 구성은 상기 메모리 블럭(MBK0 ~ MBKn)에 공통이다. 도 1의 메모리 컨트롤러(MCONT)는 메모리 블럭의 선택신호(MACSEL)를 입력하고, 이 선택신호(MACSEL)로 선택된 1개 혹은 복수개의 메모리 블럭에 대해, 상기 시리얼 입력데이터(WD), 시리얼 출력데이터(MUXOUT), 로어드레스 신호(RASADR), 로어드레스 스트로브 신호(RAS), 컬럼어드레스 신호(CASADR), 컬럼어드레스 스트로브 신호(CAS), 라이트 이네이블신호(WE), FRCD<1 : 0>, DLAT<1 : 0>, MUSSEL<1 : 0>을 접속한다. 메모리 컨트롤러(MCNT)의 상기 메모리 인터페이스부(3)측의 데이터 및 신호(WD, MUXOUT, RASADR, RAS, CASADR, CAS, WE, FRCD<1 : 0>, DLAT<1 : 0>, MUXSEL<1 : 0>)에 대해, 메모리 컨트롤러(MCNT)의 메모리 블럭측의 데이터 및 신호(WD, MUXOUT, RASADR, RAS, CASADR, CAS, WE, FRCD<1 : 0>, DLAT<1 :0>, MUSSEL<1 : 0 >)는 클럭신호(CLK)에 동기되어 있다.
이상의 설명에서 명백해진 바와 같이, CAS 레이턴시가 4인 경우에는 클럭신호(CLK)의 6사이클마다 로어드레스 스트로브 신호(RAS), 컬럼어드레스 스트로브 신호(CAS)가 로레벨로 어서트된다. CAS 레이턴시가 2인 경우에는 클럭신호(CLK)의 4사이클마다 로어드레스 스트로브 신호(RAS), 컬럼어드레스 스트로브 신호(CAS)가 로레벨로 어서트된다. 상기 메모리 블럭(MBK0 ~ MBKn)은 상기 클럭신호(CLK)의 주기의 복수배의 주기로 변화되는 상기 컬럼어드레스 스트로브 신호(CAS)가 입력되며, 컬럼어드레스 신호(CAS)가 변화되는 사이클마다, 메모리셀 어레이(10)에서 판독되어 클럭신호(CLK)의 사이클에 동기하여 병렬/직렬 변환된 복수의 직렬 데이터가 메모리 블럭에서 출력되며, 또 클럭신호(CLK)의 사이클에 동기하여 메모리 블럭에 입력되어 직/병렬 변환된 병렬 데이터가 메모리셀 어레이(10)에 기록된다. 이와 같이, 클럭신호(CLK)의 복수사이클에 1회의 비율로 컬럼어드레스 스트로브 신호(CAS)를 변화시킨다고 하는 억세스 사양에 의해 메모리동작의 고속화를 도모하는 것이 가능하게 된다.
상기 클럭신호(CLK)의 복수 사이클에 1회의 비율로 컬럼어드레스 스트로브 신호를 변화시킨다고 하는 억세스 사양에 대해서, 그 사양을 만족하도록 컬럼어드레스 스트로브 신호(CAS)를 생성하는 것이 필요하다. 도 12의 시스템에서는 메모리 인터페이스부(3)가 당해 사양을 만족하도록 컬럼어드레스 스트로브 신호(CAS)를 생성하게 된다. 이때, 주파수가 높은 클럭신호(CLK)를 이용하면 그것에 따라 컬럼어드레스 스트로브 신호(CAS)의 사이클도 짧게 되고, 당해 신호(CAS)를 생성하는 타이밍 여유도 줄어들게 된다. 따라서, 노이즈 등의 영향으로 클럭신호(CLK)의 파형이 흐트러지거나, 컬럼어드레스 스트로브 신호(CAS)의 파형이 흐트러지거나 하면, 클럭신호(CLK)에 대한 컬럼어드레스 스트로브 신호(CAS)의 상기 사양을 만족할 수 없는 사태를 발생시킬 염려가 있다. 이 염려를 미연에 방지하기 위해서 상기 컬럼어드레스 스트로브 신호(CAS)의 폴에지에서 상기 병렬/직렬 변환회로(25)에 판독데이터가 래치될 때까지의 상기 CAS 레이턴시에 따라 상기 컬럼어드레스 스트로브 신호(CAS)의 새로운 변화의 입력을 금지하는 CAS 입력 금지회로(40)를 채용할 수 있다. 이 CAS 입력 금지회로(40) 그 자체의 상세한 설명에 대해서는 후술하지만, 이 CAS 입력 금지회로(40)는 도 1에 예시되는 바와 같이 메모리 컨트롤러(MCNT)에 설치해도, 혹은 도 8에 예시되는 바와 같이 각 메모리 블럭(MBK0 ~ MBKn)에 배치해도 좋다. 후자의 경우에는 CAS 입력 금지회로(40)가 필요한 수는 증가하지만, 컬럼디코더(13)의 부근에 배치되므로 상기 CAS 입력 금지회로(40)의 효과에 대한 신뢰성은 전자(前者)보다도 높다.
상기 CAS 입력 금지회로(40)의 상세를 도 8의 예로 설명한다. 도 8은 도 1의 구성에 대해서 CAS 입력 금지회로(40)의 배치를 제외하고 나머지는 같다. 도 1에서 CAS 입력 금지회로(40)에서 출력되는 컬럼어드레스 스트로브 신호를 입력과 구별하기 위해 편의상 ICAS의 부호를 이용한다. 이 컬럼어드레스 스트로브 신호(ICAS)가 상기 컬럼디코더(13) 및 출력제어회로(30)에 공급되고 있다.
도 9에는 상기 CAS 입력 금지회로(40)의 일예를 나타낸다. CAS 입력 금지회 로(40)는 버퍼회로(41)와 3개의 래치회로(42 ~ 44)의 직렬회로, 셀렉터(45), 노어게이트(46), 난드(NAND)게이트(48, 49), 노어게이트(50) 및 인버터(51, 52)를 가진다. 래치회로(42 ~ 44)는 클럭신호(CLK)의 폴에지에 동기하여 입력을 래치하는, 예를 들면 D래치로 구성되며, 컬럼어드레스 스트로브 신호(CAS)의 로레벨 변화가 버퍼회로(41) 및 래치회로(42 ~ 44)의 직렬회로에 순차 전달된다. 상기 셀렉터(45)는 상기 버퍼회로(41)의 출력(CD1) 및 래치회로(42 ~ 44)의 출력(CD2 ~ CD4)을 입력하고, 그 중의 하나를 상기 4비트 레이턴시 설정 디코드신호(PFRCD<3 : 0>)의해 선택한다. 선택된 신호는 상기 노어게이트(46)을 통해서 클럭신호(CLK)의 로레벨 기간에 출력되며, 출력된 신호는 인버터(52)에서 반전되어 신호(CASEC)가 된다.
상기 난드게이트(48, 49)는 상호 한쪽의 출력이 다른쪽에 입력으로 귀환된 셋트·리셋트형의 플립플롭을 구성하고, 컬럼어드레스 스트로브 신호(CAS)가 로레벨로 변화되면 난드게이트(48)의 동작 지연시간을 경과한 후에 신호(CASE)가 하이레벨로 반전되어 유지된다. 그 사이에, 컬럼어드레스 스트로브 신호(ICAS)는 신호(CAS와 CASE)의 쌍방이 로레벨로 되는 기간에 호응하여 펄스변화를 1회 발생시킨다. 이후, 신호(CASE)가 로레벨로 반전되지 않는 한, CAS가 변화해도 ICAS의 변화는 억제된다. 이 억제상태는 상기 신호(CASEC)의 로레벨에 의해 플립플롭(48, 49)을 리셋트하여 신호(CASEC)를 로레벨로 함으로써 해제된다. 이 해제기간에 신호(CAS)가 하강 변화했을 때, 그 변화가 신호(ICAS)에 반영된다.
도 10에는 CAS 입력 금지회로(40)에 의한 동작 타이밍을 나타낸다. 동 도면의 예는 레이턴시 설정신호(FRCD<1 :0>)로 CAS 레이턴시를 4로 설정한 경우이다. 컬럼어드레스 스트로브 신호(CAS)가 로레벨로 변화되면(시각 t1), 그 직후의 클럭신호(CLK)의 폴에지(시각 t2)에 동기하여 컬럼어드레스 스트로브 신호(CAS)의 변화가 순차 신호(CD1 ~ CD4)로서 셀렉터(45)에 입력된다. 또, 컬럼어드레스 스트로브 신호(CAS)의 로레벨 변화는 난드게이트(48)의 동작 지연시간을 거쳐 신호(CASE)를 하이레벨로 반전시키고(시각 t3), 그 상태는 플립플롭을 구성하는 난드게이트(49)와의 협동작용으로 유지된다. 그 사이, 컬럼어드레스 스트로브 신호(ICAS)는 신호(CAS와 CASE)의 쌍방이 로레벨되는 기간에 호응하여 펄스변화를 1회 발생시킨다. 이후, 신호(CASE)가 로레벨로 반전되지 않는 한, 컬럼어드레스 스트로브 신호(CAS)가 변화해도 컬럼어드레스 스트로브 신호(ICAS)의 변화는 억제된다. 동 도면의 예에서는 CAS 레이턴시가 4로 지정되어 있으므로, 셀렉터(45)가 신호(CD4)를 선택한다. 이것에 의해, 신호(CD4)가 로레벨로 변화되면, 노어게이트(46) 및 인버터(52)를 거친 후에 클럭신호(CLK)의 로레벨 기간에 동기하여, 신호(CASEC)가 로레벨로 어서트된다(시각 t4). 이것에 의해 난드게이트(48, 49)로 구성되는 플립플롭이 리셋트되어, 신호(CASE)가 로레벨로 되며(시각 t5), 이 해제기간에 신호(CAS)가 하강 변화하면(시각 t6), 그 변화가 신호(ICAS)에 반영된다. 도 10의 CAS 레이턴시 4의 예에서는 시각 t3에서 시각 t5까지가 CAS 입력 금지사이클이 된다.
도 11에는 버스트 판독 혹은 니블(nibble)모드와 같이 컬럼어드레스 스트로브 신호(CAS)에 의한 연속데이터 판독의 동작 타이밍이 예시된다. 이것도 CAS 레이턴시에 4를 설정한 경우이다. 로어드레스 스트로브 신호(RAS)의 1회의 하강에서, 3회 컬럼어드레스 스트로브 신호(CAS)를 변화시켜 3회 연속데이터 판독을 행하고 있 다. 이때, 상기 CAS 입력 금지회로(40)의 작용에 의해, CAS 입력 금지기간이 설정되므로, 그 사이에 노이즈 등에 의해 컬럼어드레스 스트로브 신호(CAS)가 바람직하지 않게 변화하여도, 그것은 컬럼어드레스 스트로브 신호(ICAS)에 반영되지 않고, 연속 판독동작은 정상적으로 행해진다.
이것에 의해 클럭신호의 n사이클에 1회의 비율로 컬럼어드레스 스트로브 신호를 변화시킨다고 하는 억세스 사양을 외부로부터의 컬럼어드레스 스트로브 신호(CAS)가 만족하지 않는 경우에도 오동작을 방지할 수 있다.
이상 본 발명자에 의해 행해진 발명을 실시형태에 기초하여 구체적으로 설명했으나, 본 발명은 그것에 한정되는 것이 아니라, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
예를 들면, 직렬/병렬 변환 및 병렬/직렬 변환 비트수는 4비트로 한정되지 않고 적절하게 변경 가능하다. 또, 메모리 블럭과 함께 혼재되는 블럭부는 도 12에 한정되지 않는다. 본 발명은 로직 혼재 DRAM에 한정되지 않고, DRAM 단체(單體)의 반도체 집적회로에도 적용 가능한 것은 말할 필요도 없다.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 다음과 같다.
즉, 클럭신호의 소정의 복수 사이클에 1회의 비율로 컬럼어드레스 스트로브 신호를 변화시킨다고 하는 억세스 사양에 의해 메모리 동작의 고속화를 도모할 수 있다.
또, 클럭신호의 소정의 복수 사이클에 1회의 비율로 컬럼어드레스 스트로브 신호를 변화시킨다고 하는 억세스 사양을 외부 컬럼어드레스 스트로브 신호가 만족하지 않는 경우에도 오동작을 방지할 수 있다.

Claims (9)

  1. 메모리 블럭을 포함하는 반도체장치로서,
    선택단자가 워드선에 접속되며, 데이터 입출력단자가 비트선에 접속된 메모리셀을 복수개 가지는 메모리셀 어레이와,
    로어드레스 스트로브 신호의 변화에 클럭신호 동기로 응답하여 로어드레스 신호로 지정되는 워드선을 선택하는 로선택회로와,
    컬럼어드레스 스트로브 신호의 변화에 클럭신호 동기로 응답하여 컬럼어드레스 신호로 지정되는 비트선을 복수개 병렬로 선택하는 컬럼선택회로와,
    외부로부터의 직렬 데이터를 클럭신호에 동기하여 병렬 데이터로 변환하는 직렬/병렬 변환회로와,
    상기 컬럼선택회로에서 선택된 상기 복수개의 비트선에 상기 직렬/병렬 변환회로의 출력을 병렬 출력하는 라이트앰프와,
    상기 컬럼 선택회로에서 선택된 복수개의 비트선에서 병렬 출력되는 병렬 데이터를 증폭하는 메인앰프와,
    상기 메인앰프에서 공급된 병렬 데이터를 클럭신호에 동기하여 직렬 데이터로 변환하는 병렬/직렬 변환회로를 포함하고,
    클럭신호 주기의 복수배의 주기로 변화되는 상기 컬럼어드레스 스트로브 신호가 상기 메모리 블럭에 입력되는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 메모리 블럭은 상기 직렬/병렬 변환회로의 직렬 데이터 입력경로와, 상기 병렬/직렬 변환회로의 직렬 데이터 출력경로를 독립적으로 추가로 포함하는 반도체장치.
  3. 제 1 항에 있어서,
    상기 컬럼어드레스 스트로브 신호의 변화에 대한 클럭 동기 타이밍의 다음부터 상기 병렬/직렬 변환회로의 데이터 입력이 확정될 때까지의 주기 동안 상기 클럭신호 사이클수에 상당한 CAS 레이턴시에 따라 상기 컬럼어드레스 스트로브 신호의 새로운 변화의 입력을 금지하는 CAS 입력 금지회로를 더 포함하여 이루어지는 것을 특징으로 하는 반도체장치.
  4. 제 3 항에 있어서,
    레이턴시 설정신호를 입력하여 상기 CAS 레이턴시를 가변제어 가능한 CAS 레이턴시 제어회로를 더 포함하고, 상기 CAS 레이턴시 제어회로는 상기 병렬/직렬 변환회로에서 상기 메인앰프의 병렬 출력을 래치하는 타이밍을 제어하는 것을 특징으로 하는 반도체장치.
  5. 제 4 항에 있어서,
    상기 CAS 입력 금지회로는 상기 레이턴시 설정신호가 의미하는 CAS 레이턴시에 따른 기간 경과의 직전까지 상기 컬럼어드레스 스트로브 신호의 새로운 변화의 입력을 억제하는 것을 특징으로 하는 반도체장치.
  6. 복수의 워드선과,
    복수의 데이터선과,
    상기 복수의 워드선과 상기 복수의 데이터선과의 교점에 배치된 복수의 메모리셀과,
    제1 동기신호를 받는 제1 단자와,
    제2 동기신호를 받는 제2 단자와,
    상기 복수의 데이터선에 접속되는 복수의 데이터전송 스위치회로와,
    상기 제1 동기신호에 동기하여 입력되는 제1 어드레스 신호에 대응하는 상기 복수의 워드선들중 하나를 선택하는 제1 선택회로와,
    상기 제2 동기신호에 동기하여 입력되는 제2 어드레스 신호에 대응하는 상기 복수의 데이터전송 스위치회로들중 적어도 2개를 선택하는 제2 선택회로와,
    입력단자와 복수의 출력단자들을 포함하고, 상기 입력단자에 직렬 입력되는 복수의 제1 데이터를 상기 복수의 출력단자들에 병렬 출력하는 데이터 변환회로와,
    상기 데이터 변환회로의 상기 복수의 출력단자의 데이터를 상기 복수의 데이터전송 스위치들에 전송하는 전송 경로와,
    상기 제2 동기신호가 상기 제2 단자에 입력된 후 소정 기간 동안, 상기 제2 단자에 입력된 신호를 무시하는 회로를 포함하는 것을 특징으로 하는 반도체장치.
  7. 복수의 워드선과,
    복수의 데이터선과,
    상기 복수의 워드선과 상기 복수의 데이터선과의 교점에 배치된 복수의 메모리셀과,
    제1 동기신호를 받는 제1 단자와,
    제2 동기신호를 받는 제2 단자와,
    클럭신호들을 받는 제3 단자와,
    상기 복수의 데이터선에 접속되는 복수의 데이터전송 스위치회로들과,
    상기 제1 동기신호에 동기하여 입력되는 제1 어드레스 신호에 대응하는 상기 복수의 워드선들중 하나를 선택하는 제1 선택회로와,
    상기 제2 동기신호에 동기하여 입력되는 제2 어드레스 신호에 대응하는 상기 복수의 데이터전송 스위치회로들중 적어도 2개를 선택하는 제2 선택회로와,
    입력단자와 복수의 출력단자들을 포함하고, 상기 입력단자에 직렬 입력되는 복수의 제1 데이터를 상기 복수의 출력단자들에 병렬 출력하는 데이터 변환회로와,
    상기 데이터 변환회로의 상기 복수의 출력단자들의 데이터를 상기 복수의 데이터 전송스위치들에 전송하는 전송경로와,
    상기 제2 동기신호가 상기 제2 단자에 입력된 후 소정 기간 동안, 상기 제2 단자에 입력된 신호를 무시하는 회로를 포함하며,
    상기 소정 기간은 상기 클럭신호의 주기의 소정배(倍)의 기간인 것을 특징으로 하는 반도체장치.
  8. 메모리 블럭을 포함하는 반도체장치로서,
    선택단자가 워드선에 접속되며, 데이터 입출력단자가 비트선에 접속된 메모리셀을 복수개 가지는 메모리셀 어레이와,
    로어드레스 스트로브 신호의 변화에 클럭신호 동기로 응답하여 로어드레스 신호로 지정되는 워드선을 선택하는 로선택회로와,
    컬럼어드레스 스트로브 신호의 변화에 클럭신호 동기로 응답하여 컬럼어드레스 신호로 지정되는 비트선을 복수개 병렬로 선택하는 컬럼선택회로와,
    외부로부터의 직렬 데이터를 클럭신호에 동기하여 병렬 데이터로 변환하는 직렬/병렬 변환회로와,
    상기 컬럼선택회로에서 선택된 복수개의 비트선에 상기 직렬/병렬 변환회로의 출력을 병렬 출력하는 라이트앰프와,
    상기 컬럼 선택회로에서 선택된 복수개의 비트선에서 병렬 출력되는 병렬 데이터를 증폭하는 메인앰프와,
    상기 메인앰프에서 공급된 병렬 데이터를 클럭신호에 동기하여 직렬 데이터로 변환하는 병렬/직렬 변환회로와,
    상기 컬럼어드레스 스트로브 신호를 상기 메모리 블럭으로의 클럭신호 입력의 n 주기당 1번씩 변화시키는 수단을 포함하는 반도체장치.
  9. 제 8 항에 있어서,
    상기 메모리 블럭은 직렬/병렬 변환회로의 직렬 데이터 입력경로와, 상기 병렬/직렬 변환회로의 직렬 데이터 출력경로를 독립적으로 추가로 포함하는 반도체장치.
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