JP2000100164A - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
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- Microelectronics & Electronic Packaging (AREA)
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】
【課題】 動作周波数範囲が広い同期型半導体記憶装置
を提供する。 【解決手段】 外部クロック信号ＣＬＫの周波数が所定
周波数よりも高い場合は、クロック周波数検出回路１の
出力信号ＬＮＧが「Ｌ」レベルとなって転送制御信号φ
１′が「Ｈ」レベルに固定され、データバスＤＢ１とＤ
Ｂ２が結合される。読出データＤＯがデータバスＤＢ１
にまだ出力されていない期間に信号φ１′がパルス的に
「Ｈ」レベルとなって、誤動作が生じることが防止され
る。
を提供する。 【解決手段】 外部クロック信号ＣＬＫの周波数が所定
周波数よりも高い場合は、クロック周波数検出回路１の
出力信号ＬＮＧが「Ｌ」レベルとなって転送制御信号φ
１′が「Ｈ」レベルに固定され、データバスＤＢ１とＤ
Ｂ２が結合される。読出データＤＯがデータバスＤＢ１
にまだ出力されていない期間に信号φ１′がパルス的に
「Ｈ」レベルとなって、誤動作が生じることが防止され
る。
Description
【０００１】
【発明の属する技術分野】この発明は同期型半導体記憶
装置に関し、特に、外部クロック信号に同期して動作す
る同期型半導体記憶装置に関する。
装置に関し、特に、外部クロック信号に同期して動作す
る同期型半導体記憶装置に関する。
【０００２】
【従来の技術】図２２は、従来のシンクロナス・ランダ
ム・アクセス・メモリ（以下、ＳＤＲＡＭと称す）７０
の構成を示すブロック図である。図２２を参照して、こ
のＳＤＲＡＭ７０は、クロックバッファ７１、制御信号
入力回路７２、アドレス入力回路７３、モードレジスタ
７４、および制御回路７５を備える。
ム・アクセス・メモリ（以下、ＳＤＲＡＭと称す）７０
の構成を示すブロック図である。図２２を参照して、こ
のＳＤＲＡＭ７０は、クロックバッファ７１、制御信号
入力回路７２、アドレス入力回路７３、モードレジスタ
７４、および制御回路７５を備える。
【０００３】クロックバッファ７１は、信号ＣＫＥによ
って活性化され、外部クロック信号ＣＬＫを制御信号入
力回路７２、アドレス入力回路７３、および制御回路７
５に伝達させる。制御信号入力回路７２は、クロックバ
ッファ７１からの外部クロック信号ＣＬＫに同期して、
外部制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，Ｄ
ＱＭをラッチし制御回路７５に与える。アドレス入力回
路７３は、クロックバッファ７１からの外部クロック信
号ＣＬＫに同期して、外部アドレス信号Ａ０〜Ａｍ（ｍ
は０以上の整数である）およびバンク選択信号ＢＡをラ
ッチし制御回路７５に与える。モードレジスタ７４は、
外部アドレス信号Ａ０〜Ａｍなどによって指示されたモ
ードを記憶する。制御回路７５は、クロックバッファ７
１、入力回路７２，７３およびモードレジスタ７４から
の信号に従って種々の内部信号を生成し、ＳＤＲＡＭ７
０全体を制御する。
って活性化され、外部クロック信号ＣＬＫを制御信号入
力回路７２、アドレス入力回路７３、および制御回路７
５に伝達させる。制御信号入力回路７２は、クロックバ
ッファ７１からの外部クロック信号ＣＬＫに同期して、
外部制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，Ｄ
ＱＭをラッチし制御回路７５に与える。アドレス入力回
路７３は、クロックバッファ７１からの外部クロック信
号ＣＬＫに同期して、外部アドレス信号Ａ０〜Ａｍ（ｍ
は０以上の整数である）およびバンク選択信号ＢＡをラ
ッチし制御回路７５に与える。モードレジスタ７４は、
外部アドレス信号Ａ０〜Ａｍなどによって指示されたモ
ードを記憶する。制御回路７５は、クロックバッファ７
１、入力回路７２，７３およびモードレジスタ７４から
の信号に従って種々の内部信号を生成し、ＳＤＲＡＭ７
０全体を制御する。
【０００４】また、このＳＤＲＡＭ７０は、メモリアレ
イ７６ａ（バンク♯０）、メモリアレイ７６ｂ（バンク
♯１）、行デコーダ７７ａ，７７ｂ、列デコーダ７８
ａ，７８ｂ、センスアンプ＋入出力制御回路７９ａ，７
９ｂ、データ転送回路８０およびデータ入出力回路８１
を備える。
イ７６ａ（バンク♯０）、メモリアレイ７６ｂ（バンク
♯１）、行デコーダ７７ａ，７７ｂ、列デコーダ７８
ａ，７８ｂ、センスアンプ＋入出力制御回路７９ａ，７
９ｂ、データ転送回路８０およびデータ入出力回路８１
を備える。
【０００５】メモリアレイ７６ａは、行列状に配置さ
れ、それぞれが１ビットのデータを記憶する複数のメモ
リセルを含む。各メモリセルは行アドレスおよび列アド
レスによって決定される所定のアドレスに配置される。
れ、それぞれが１ビットのデータを記憶する複数のメモ
リセルを含む。各メモリセルは行アドレスおよび列アド
レスによって決定される所定のアドレスに配置される。
【０００６】行デコーダ７７ａは、制御回路７５から与
えられた行アドレス信号ＲＡ０〜ＲＡｍに応答して、メ
モリアレイ７６ａの行アドレスを指定する。列デコーダ
７８ａは、制御回路７５から与えられた列アドレス信号
ＣＡ０〜ＣＡｍに応答して、メモリアレイ７６ａの列ア
ドレスを指定する。
えられた行アドレス信号ＲＡ０〜ＲＡｍに応答して、メ
モリアレイ７６ａの行アドレスを指定する。列デコーダ
７８ａは、制御回路７５から与えられた列アドレス信号
ＣＡ０〜ＣＡｍに応答して、メモリアレイ７６ａの列ア
ドレスを指定する。
【０００７】センスアンプ＋入出力制御回路７９ａは、
行デコーダ７７ａおよび列デコーダ７８ａによって指定
されたアドレスのメモリセルをデータバスＤＢの一端に
接続する。メモリアレイ７６ａと７６ｂ、行デコーダ７
７ａと７７ｂ、列デコーダ７８ａと７８ｂ、センスアン
プ＋入出力制御回路７９ａと７９ｂは、それぞれ同じ構
成である。
行デコーダ７７ａおよび列デコーダ７８ａによって指定
されたアドレスのメモリセルをデータバスＤＢの一端に
接続する。メモリアレイ７６ａと７６ｂ、行デコーダ７
７ａと７７ｂ、列デコーダ７８ａと７８ｂ、センスアン
プ＋入出力制御回路７９ａと７９ｂは、それぞれ同じ構
成である。
【０００８】データバスＤＢの他端は、データ転送回路
８０に接続される。データ転送回路８０は、制御回路７
５から与えられる制御信号φ１，φ２，…によって制御
され、データバスＤＢとデータ入出力回路８１との間で
データ転送を行なう。データ入出力回路８１は、制御回
路７５から与えられる制御信号φ３，…によって制御さ
れ、書込モード時は外部から入力されたデータをデータ
転送回路８０およびデータバスＤＢを介して選択された
メモリセルに与え、読出モード時は選択されたメモリセ
ルから読出されデータバスＤＢおよびデータ転送回路８
０を介して与えられた読出データを外部に出力する。
８０に接続される。データ転送回路８０は、制御回路７
５から与えられる制御信号φ１，φ２，…によって制御
され、データバスＤＢとデータ入出力回路８１との間で
データ転送を行なう。データ入出力回路８１は、制御回
路７５から与えられる制御信号φ３，…によって制御さ
れ、書込モード時は外部から入力されたデータをデータ
転送回路８０およびデータバスＤＢを介して選択された
メモリセルに与え、読出モード時は選択されたメモリセ
ルから読出されデータバスＤＢおよびデータ転送回路８
０を介して与えられた読出データを外部に出力する。
【０００９】図２３は、図２２に示したＳＤＲＡＭ７０
のうちの読出データＤＯの転送および出力に関連する部
分を示す回路ブロック図である。図２３を参照して、こ
のＳＤＲＡＭ７０には、ＤＬＬ回路８２、メモリ制御回
路８３、転送制御回路８４、プリアンプ８５、ラッチ回
路ＬＡ１〜ＬＡ３および出力バッファ８６が設けられて
いる。
のうちの読出データＤＯの転送および出力に関連する部
分を示す回路ブロック図である。図２３を参照して、こ
のＳＤＲＡＭ７０には、ＤＬＬ回路８２、メモリ制御回
路８３、転送制御回路８４、プリアンプ８５、ラッチ回
路ＬＡ１〜ＬＡ３および出力バッファ８６が設けられて
いる。
【００１０】ＤＬＬ回路８２、メモリ制御回路８３およ
び転送制御回路８４は、図２２の制御回路７５に含まれ
る。ＤＬＬ回路８２は、クロックバッファ７１を介して
外部から与えられた外部クロック信号ＣＬＫに同期して
内部クロック信号ＣＬＫ′を生成する。メモリ制御回路
８３は、外部クロック信号ＣＬＫに同期してプリアンプ
活性化信号ＰＡＥを生成し、その信号ＰＡＥをプリアン
プ８５に与える。転送制御回路８４は、ＤＬＬ回路８２
で生成された内部クロック信号ＣＬＫ′に同期して転送
制御信号φ１〜φ３を生成し、それらの信号φ１〜φ３
をそれぞれラッチ回路ＬＡ１〜ＬＡ３に与える。
び転送制御回路８４は、図２２の制御回路７５に含まれ
る。ＤＬＬ回路８２は、クロックバッファ７１を介して
外部から与えられた外部クロック信号ＣＬＫに同期して
内部クロック信号ＣＬＫ′を生成する。メモリ制御回路
８３は、外部クロック信号ＣＬＫに同期してプリアンプ
活性化信号ＰＡＥを生成し、その信号ＰＡＥをプリアン
プ８５に与える。転送制御回路８４は、ＤＬＬ回路８２
で生成された内部クロック信号ＣＬＫ′に同期して転送
制御信号φ１〜φ３を生成し、それらの信号φ１〜φ３
をそれぞれラッチ回路ＬＡ１〜ＬＡ３に与える。
【００１１】プリアンプ８５は、図２２のセンスアンプ
＋入出力制御回路７９ａ，７９ｂの各々の最終段に設け
られる。プリアンプ８５は、メモリ制御回路８３から与
えられる信号ＰＡＥによって活性化され、メモリセルか
ら読出されたデータＤＯを増幅してデータバスＤＢ１の
一方端に与える。
＋入出力制御回路７９ａ，７９ｂの各々の最終段に設け
られる。プリアンプ８５は、メモリ制御回路８３から与
えられる信号ＰＡＥによって活性化され、メモリセルか
ら読出されたデータＤＯを増幅してデータバスＤＢ１の
一方端に与える。
【００１２】データバスＤＢ１の他方端は、ラッチ回路
ＬＡ１、データバスＤＢ２、ラッチ回路ＬＡ２、データ
バスＤＢ３、ラッチ回路ＬＡ３および出力バッファ８６
を介してデータ入出力ピンＤＱＰに接続される。ラッチ
回路ＬＡ１，ＬＡ２は図２２のデータ転送回路８０に含
まれ、ラッチ回路ＬＡ３および出力バッファ８６は図２
２のデータ入出力回路８１に含まれる。
ＬＡ１、データバスＤＢ２、ラッチ回路ＬＡ２、データ
バスＤＢ３、ラッチ回路ＬＡ３および出力バッファ８６
を介してデータ入出力ピンＤＱＰに接続される。ラッチ
回路ＬＡ１，ＬＡ２は図２２のデータ転送回路８０に含
まれ、ラッチ回路ＬＡ３および出力バッファ８６は図２
２のデータ入出力回路８１に含まれる。
【００１３】ラッチ回路ＬＡ１は、クロックトインバー
タ９１，９２およびインバータ９３，９４を含む。クロ
ックトインバータ９１およびインバータ９３はデータバ
スＤＢ１とＤＢ２の間に直列接続され、クロックトイン
バータ９２はインバータ９３に逆並列に接続される。転
送制御信号φ１は、クロックトインバータ９１の制御ノ
ードに直接入力されるとともに、インバータ９４を介し
てクロックトインバータ９２の制御ノードに入力され
る。
タ９１，９２およびインバータ９３，９４を含む。クロ
ックトインバータ９１およびインバータ９３はデータバ
スＤＢ１とＤＢ２の間に直列接続され、クロックトイン
バータ９２はインバータ９３に逆並列に接続される。転
送制御信号φ１は、クロックトインバータ９１の制御ノ
ードに直接入力されるとともに、インバータ９４を介し
てクロックトインバータ９２の制御ノードに入力され
る。
【００１４】クロックトインバータ９１は、図２４に示
すように、入力ノード９１ａ、出力ノード９１ｂ、制御
ノード９１ｃ、ＰチャネルＭＯＳトランジスタ９５，９
６、ＮチャネルＭＯＳトランジスタ９７，９８およびイ
ンバータ９９を含む。ＰチャネルＭＯＳトランジスタ９
５，９６は電源電位ＶＤＤのラインと出力ノード９１ｂ
との間に直接接続され、ＮチャネルＭＯＳトランジスタ
９７，９８は出力ノード９１ｂと接地電位ＧＮＤのライ
ンとの間に直列接続される。ＭＯＳトランジスタ９６，
９７のゲートは入力ノード９１ａに接続され、Ｎチャネ
ルＭＯＳトランジスタ９８のゲートは制御ノード９１ｃ
に接続される。インバータ９９は、ＮチャネルＭＯＳト
ランジスタ９８のゲートとＰチャネルＭＯＳトランジス
タ９５のゲートとの間に接続される。制御ノード９１ｃ
が活性化レベルの「Ｈ」レベルになるとＭＯＳトランジ
スタ９５，９８が導通し、クロックトインバータ９１
は、ＭＯＳトランジスタ９６，９７で構成されるインバ
ータとして動作する。クロックトインバータ９２も同様
である。
すように、入力ノード９１ａ、出力ノード９１ｂ、制御
ノード９１ｃ、ＰチャネルＭＯＳトランジスタ９５，９
６、ＮチャネルＭＯＳトランジスタ９７，９８およびイ
ンバータ９９を含む。ＰチャネルＭＯＳトランジスタ９
５，９６は電源電位ＶＤＤのラインと出力ノード９１ｂ
との間に直接接続され、ＮチャネルＭＯＳトランジスタ
９７，９８は出力ノード９１ｂと接地電位ＧＮＤのライ
ンとの間に直列接続される。ＭＯＳトランジスタ９６，
９７のゲートは入力ノード９１ａに接続され、Ｎチャネ
ルＭＯＳトランジスタ９８のゲートは制御ノード９１ｃ
に接続される。インバータ９９は、ＮチャネルＭＯＳト
ランジスタ９８のゲートとＰチャネルＭＯＳトランジス
タ９５のゲートとの間に接続される。制御ノード９１ｃ
が活性化レベルの「Ｈ」レベルになるとＭＯＳトランジ
スタ９５，９８が導通し、クロックトインバータ９１
は、ＭＯＳトランジスタ９６，９７で構成されるインバ
ータとして動作する。クロックトインバータ９２も同様
である。
【００１５】したがって、ラッチ回路ＬＡ１では、信号
φ１が「Ｈ」レベルの期間はクロックトインバータ９１
が活性化されるとともにクロックトインバータ９２が非
活性化され、データバスＤＢ１のデータ信号がクロック
トインバータ９１およびインバータ９３を介してデータ
バスＤＢ２に伝達される。また信号φ１が「Ｌ」レベル
の期間はクロックトインバータ９１が非活性化されると
ともにクロックトインバータ９２が活性化され、データ
バスＤＢ１とＤＢ２の間が遮断されるとともにデータバ
スＤＢ２のデータ信号はインバータ９３およびクロック
トインバータ９２によってラッチされる。
φ１が「Ｈ」レベルの期間はクロックトインバータ９１
が活性化されるとともにクロックトインバータ９２が非
活性化され、データバスＤＢ１のデータ信号がクロック
トインバータ９１およびインバータ９３を介してデータ
バスＤＢ２に伝達される。また信号φ１が「Ｌ」レベル
の期間はクロックトインバータ９１が非活性化されると
ともにクロックトインバータ９２が活性化され、データ
バスＤＢ１とＤＢ２の間が遮断されるとともにデータバ
スＤＢ２のデータ信号はインバータ９３およびクロック
トインバータ９２によってラッチされる。
【００１６】ラッチ回路ＬＡ２，ＬＡ３もラッチ回路Ｌ
Ａ１と同様である。すなわち、信号φ２が「Ｈ」レベル
の期間はデータバスＤＢ２のデータ信号がラッチ回路Ｌ
Ａ２を介してデータバスＤＢ３に伝達され、信号φ２が
「Ｌ」レベルの期間はデータバスＤＢ２とＤＢ３の間が
遮断されるとともにデータバスＤＢ３のデータ信号がラ
ッチ回路ＬＡ２によってラッチされる。また、信号φ３
が「Ｈ」レベルの期間はデータバスＤＢ３のデータ信号
がラッチ回路ＬＡ３を介して出力バッファ８６に伝達さ
れ、信号φ３が「Ｌ」レベルの期間はデータバスＤＢ３
と出力バッファ８６の間が遮断されるとともに出力バッ
ファ８６の入力信号がラッチ回路ＬＡ３によってラッチ
される。
Ａ１と同様である。すなわち、信号φ２が「Ｈ」レベル
の期間はデータバスＤＢ２のデータ信号がラッチ回路Ｌ
Ａ２を介してデータバスＤＢ３に伝達され、信号φ２が
「Ｌ」レベルの期間はデータバスＤＢ２とＤＢ３の間が
遮断されるとともにデータバスＤＢ３のデータ信号がラ
ッチ回路ＬＡ２によってラッチされる。また、信号φ３
が「Ｈ」レベルの期間はデータバスＤＢ３のデータ信号
がラッチ回路ＬＡ３を介して出力バッファ８６に伝達さ
れ、信号φ３が「Ｌ」レベルの期間はデータバスＤＢ３
と出力バッファ８６の間が遮断されるとともに出力バッ
ファ８６の入力信号がラッチ回路ＬＡ３によってラッチ
される。
【００１７】出力バッファ８６は、ラッチ回路ＬＡ３か
ら与えられたデータ信号をデータ入出力ピンＤＱＰを介
して外部に出力する。
ら与えられたデータ信号をデータ入出力ピンＤＱＰを介
して外部に出力する。
【００１８】図２５は、図２３および図２４で示した回
路の動作を示すタイムチャートである。図２５を参照し
て、ＤＬＬ回路８２によって、外部クロック信号ＣＬＫ
と同じ周波数で予め定められた時間だけ立上がり／立下
がりタイミングを早めた内部クロック信号ＣＬＫ′が生
成される。
路の動作を示すタイムチャートである。図２５を参照し
て、ＤＬＬ回路８２によって、外部クロック信号ＣＬＫ
と同じ周波数で予め定められた時間だけ立上がり／立下
がりタイミングを早めた内部クロック信号ＣＬＫ′が生
成される。
【００１９】外部クロック信号ＣＬＫのあるサイクル０
の立上がりエッジから読出時間Ｔｏｕｔ経過後にデータ
バスＤＢ１に読出データＤＯが出力される。また、外部
クロック信号ＣＬＫのサイクル１の立上がりエッジに対
応する内部クロック信号ＣＬＫ′のサイクル１′の立上
がりエッジに応答して転送制御信号φ１がパルス的に
「Ｈ」レベルになり、これによりデータバスＤＢ１のデ
ータＤＯがラッチ回路ＬＡ１を介してデータバスＤＢ２
に伝達される。
の立上がりエッジから読出時間Ｔｏｕｔ経過後にデータ
バスＤＢ１に読出データＤＯが出力される。また、外部
クロック信号ＣＬＫのサイクル１の立上がりエッジに対
応する内部クロック信号ＣＬＫ′のサイクル１′の立上
がりエッジに応答して転送制御信号φ１がパルス的に
「Ｈ」レベルになり、これによりデータバスＤＢ１のデ
ータＤＯがラッチ回路ＬＡ１を介してデータバスＤＢ２
に伝達される。
【００２０】以下同様に内部クロック信号ＣＬＫ′のサ
イクル２′，３′の立上がりエッジに応答して転送制御
信号φ２，φ３がそれぞれパルス的に「Ｈ」レベルとな
り、内部クロック信号ＣＬＫ′のサイクル３′の立上が
りエッジから所定時間経過後に読出データＤＯがデータ
入出力ピンＤＱＰに出力される。ＳＤＲＡＭ７０のユー
ザは、このタイミングでデータＤＱを取出す。
イクル２′，３′の立上がりエッジに応答して転送制御
信号φ２，φ３がそれぞれパルス的に「Ｈ」レベルとな
り、内部クロック信号ＣＬＫ′のサイクル３′の立上が
りエッジから所定時間経過後に読出データＤＯがデータ
入出力ピンＤＱＰに出力される。ＳＤＲＡＭ７０のユー
ザは、このタイミングでデータＤＱを取出す。
【００２１】
【発明が解決しようとする課題】このようなＳＤＲＡＭ
７０では、外部クロック信号ＣＬＫの周波数の許容範囲
が各チップについて予め定められているが、ユーザによ
っては読出時間の短縮化を図るため、許容範囲よりも高
い周波数の外部クロック信号ＣＬＫを使用する場合があ
る。
７０では、外部クロック信号ＣＬＫの周波数の許容範囲
が各チップについて予め定められているが、ユーザによ
っては読出時間の短縮化を図るため、許容範囲よりも高
い周波数の外部クロック信号ＣＬＫを使用する場合があ
る。
【００２２】この場合は図２６に示すように、データバ
スＤＢ１にデータＤＯが出力される前に転送制御信号φ
１がパルス的に「Ｈ」レベルとなってしまい、読出デー
タＤＯをラッチ回路ＬＡ１に正しく取込むことができ
ず、誤動作が生じる。
スＤＢ１にデータＤＯが出力される前に転送制御信号φ
１がパルス的に「Ｈ」レベルとなってしまい、読出デー
タＤＯをラッチ回路ＬＡ１に正しく取込むことができ
ず、誤動作が生じる。
【００２３】また、外部クロック信号ＣＬＫの周波数が
許容範囲内であっても、チップの使用条件、経時変化な
どにより読出時間Ｔｏｕｔが長くなった場合は、読出デ
ータＤＯをラッチ回路ＬＡ１に正しく取込むことができ
ず、誤動作が生じる。
許容範囲内であっても、チップの使用条件、経時変化な
どにより読出時間Ｔｏｕｔが長くなった場合は、読出デ
ータＤＯをラッチ回路ＬＡ１に正しく取込むことができ
ず、誤動作が生じる。
【００２４】それゆえ、この発明の主たる目的は、動作
周波数範囲が広い同期型半導体記憶装置を提供すること
である。
周波数範囲が広い同期型半導体記憶装置を提供すること
である。
【００２５】
【課題を解決するための手段】請求項１に係る発明は、
外部クロック信号に同期して動作する同期型半導体記憶
装置であって、メモリアレイ、選択手段、読出手段、内
部クロック発生手段、転送手段、出力手段、およびクロ
ック周期検出手段を備える。メモリアレイは、行列状に
配列された複数のメモリセルを含む。選択手段は、アド
レス信号に従って、メモリアレイのうちのいずれかのメ
モリセルを選択する。読出手段は、外部クロック信号に
同期して、選択手段によって選択されたメモリセルのデ
ータを読出す。内部クロック発生手段は、外部クロック
信号に同期して内部クロック信号を生成する。転送手段
は、内部クロック信号に同期して活性化され、読出手段
によって読出されたデータを取込んで転送する。出力手
段は、転送手段によって転送されたデータを外部に出力
する。クロック周期検出手段は、外部クロック信号また
は内部クロック信号の周期が予め定められた周期よりも
短いか否かを検出し、短い場合は転送手段を内部クロッ
ク信号に関係なく活性化させる。
外部クロック信号に同期して動作する同期型半導体記憶
装置であって、メモリアレイ、選択手段、読出手段、内
部クロック発生手段、転送手段、出力手段、およびクロ
ック周期検出手段を備える。メモリアレイは、行列状に
配列された複数のメモリセルを含む。選択手段は、アド
レス信号に従って、メモリアレイのうちのいずれかのメ
モリセルを選択する。読出手段は、外部クロック信号に
同期して、選択手段によって選択されたメモリセルのデ
ータを読出す。内部クロック発生手段は、外部クロック
信号に同期して内部クロック信号を生成する。転送手段
は、内部クロック信号に同期して活性化され、読出手段
によって読出されたデータを取込んで転送する。出力手
段は、転送手段によって転送されたデータを外部に出力
する。クロック周期検出手段は、外部クロック信号また
は内部クロック信号の周期が予め定められた周期よりも
短いか否かを検出し、短い場合は転送手段を内部クロッ
ク信号に関係なく活性化させる。
【００２６】請求項２に係る発明では、請求項１に係る
発明のクロック周期検出手段は、遅延回路、論理回路、
平滑回路、および電位検出回路を含む。遅延回路は、外
部クロック信号または内部クロック信号を予め定められ
た時間だけ遅延させる。論理回路は、外部クロック信号
または内部クロック信号と遅延回路の出力信号との論理
和信号を生成する。平滑回路は、論理回路の出力信号の
電位を平滑化する。電位検出回路は、平滑回路の出力電
位が予め定められた電位よりも高いか低いかを検出し、
高い場合は第１のレベルの信号を出力し、低い場合は第
２のレベルの信号を出力する。転送手段は、電位検出回
路から第１のレベルの信号が出力されている期間は内部
クロック信号に関係なく活性化され、第２のレベルの信
号が出力されている期間は内部クロック信号に同期して
活性化される。
発明のクロック周期検出手段は、遅延回路、論理回路、
平滑回路、および電位検出回路を含む。遅延回路は、外
部クロック信号または内部クロック信号を予め定められ
た時間だけ遅延させる。論理回路は、外部クロック信号
または内部クロック信号と遅延回路の出力信号との論理
和信号を生成する。平滑回路は、論理回路の出力信号の
電位を平滑化する。電位検出回路は、平滑回路の出力電
位が予め定められた電位よりも高いか低いかを検出し、
高い場合は第１のレベルの信号を出力し、低い場合は第
２のレベルの信号を出力する。転送手段は、電位検出回
路から第１のレベルの信号が出力されている期間は内部
クロック信号に関係なく活性化され、第２のレベルの信
号が出力されている期間は内部クロック信号に同期して
活性化される。
【００２７】請求項３に係る発明では、請求項１に係る
発明のクロック周期検出手段は、パルス発生回路、第１
の遅延回路、第２の遅延回路、消去回路、フリップフロ
ップ、およびラッチ回路を含む。パルス発生回路は、外
部クロック信号または内部クロック信号に同期して予め
定められたパルス幅のパルス信号を生成する。第１の遅
延回路は、パルス発生回路で生成されたパルス信号を予
め定められた第１の時間だけ遅延させる。第２の遅延回
路は、パルス発生回路で生成されたパルス信号を予め定
められた第１の時間よりも長い予め定められた第２の時
間だけ遅延させる。消去回路は、パルス発生回路で生成
されたパルス信号に応答して、第２の遅延回路内を進行
しているパルス信号を消去する。フリップフロップは、
第１の遅延回路の出力パルス信号によってリセットされ
て第１のレベルの信号を出力し、第２の遅延回路の出力
パルス信号によってセットされて第２のレベルの信号を
出力する。ラッチ回路は、パルス発生回路で生成された
パルス信号に応答してフリップフロップの出力信号をラ
ッチする。転送手段は、ラッチ回路に第１のレベルの信
号がラッチされている期間は内部クロック信号に関係な
く活性化され、第２のレベルの信号がラッチされている
期間は内部クロック信号に同期して活性化される。
発明のクロック周期検出手段は、パルス発生回路、第１
の遅延回路、第２の遅延回路、消去回路、フリップフロ
ップ、およびラッチ回路を含む。パルス発生回路は、外
部クロック信号または内部クロック信号に同期して予め
定められたパルス幅のパルス信号を生成する。第１の遅
延回路は、パルス発生回路で生成されたパルス信号を予
め定められた第１の時間だけ遅延させる。第２の遅延回
路は、パルス発生回路で生成されたパルス信号を予め定
められた第１の時間よりも長い予め定められた第２の時
間だけ遅延させる。消去回路は、パルス発生回路で生成
されたパルス信号に応答して、第２の遅延回路内を進行
しているパルス信号を消去する。フリップフロップは、
第１の遅延回路の出力パルス信号によってリセットされ
て第１のレベルの信号を出力し、第２の遅延回路の出力
パルス信号によってセットされて第２のレベルの信号を
出力する。ラッチ回路は、パルス発生回路で生成された
パルス信号に応答してフリップフロップの出力信号をラ
ッチする。転送手段は、ラッチ回路に第１のレベルの信
号がラッチされている期間は内部クロック信号に関係な
く活性化され、第２のレベルの信号がラッチされている
期間は内部クロック信号に同期して活性化される。
【００２８】請求項４に係る発明では、請求項１から３
のいずれかに係る発明に、転送手段に並列接続されたス
イッチ手段がさらに設けられる。クロック周期検出手段
は、外部クロック信号または内部クロック信号の周期が
予め定められた周期よりも短い場合は、スイッチ手段を
導通させる。
のいずれかに係る発明に、転送手段に並列接続されたス
イッチ手段がさらに設けられる。クロック周期検出手段
は、外部クロック信号または内部クロック信号の周期が
予め定められた周期よりも短い場合は、スイッチ手段を
導通させる。
【００２９】請求項５に係る発明では、請求項１に係る
発明に、外部クロック信号よりも予め定められた第１の
時間だけ遅延し、予め定められた第１のパルス幅を有す
る活性化信号を生成する信号発生手段がさらに設けられ
る。読出手段は、外部クロック信号に同期して読出した
データを信号発生手段で生成された活性化信号に応答し
て出力する。クロック周期検出手段は、パルス発生回
路、遅延回路、消去回路、およびフリップフロップを含
む。パルス発生回路は、内部クロック信号に同期して予
め定められた第２のパルス幅のパルス信号を生成する。
遅延回路は、信号発生手段で生成された活性化信号を予
め定められた第２の時間だけ遅延させる。消去回路は、
パルス発生回路で生成されたパルス信号に応答して、遅
延回路内を進行している活性化信号を消去する。フリッ
プフロップは、パルス発生回路で生成されたパルス信号
によってセットされて第１のレベルの信号を出力し、遅
延回路から出力された活性化信号によってリセットされ
て第２のレベルの信号を出力する。転送手段は、フリッ
プフロップからの第１のレベルの信号によって活性化さ
れ、第２のレベルの信号によって非活性化される。
発明に、外部クロック信号よりも予め定められた第１の
時間だけ遅延し、予め定められた第１のパルス幅を有す
る活性化信号を生成する信号発生手段がさらに設けられ
る。読出手段は、外部クロック信号に同期して読出した
データを信号発生手段で生成された活性化信号に応答し
て出力する。クロック周期検出手段は、パルス発生回
路、遅延回路、消去回路、およびフリップフロップを含
む。パルス発生回路は、内部クロック信号に同期して予
め定められた第２のパルス幅のパルス信号を生成する。
遅延回路は、信号発生手段で生成された活性化信号を予
め定められた第２の時間だけ遅延させる。消去回路は、
パルス発生回路で生成されたパルス信号に応答して、遅
延回路内を進行している活性化信号を消去する。フリッ
プフロップは、パルス発生回路で生成されたパルス信号
によってセットされて第１のレベルの信号を出力し、遅
延回路から出力された活性化信号によってリセットされ
て第２のレベルの信号を出力する。転送手段は、フリッ
プフロップからの第１のレベルの信号によって活性化さ
れ、第２のレベルの信号によって非活性化される。
【００３０】請求項６に係る発明は外部クロック信号に
同期して動作する同期型半導体記憶装置であって、メモ
リアレイ、選択手段、読出手段、内部クロック発生手
段、第１〜第Ｎの転送手段、出力手段、およびクロック
周期検出手段を備える。メモリアレイは、行列状に配列
された複数のメモリセルを含む。選択手段は、アドレス
信号に従って、メモリアレイのうちのいずれかのメモリ
セルを選択する。読出手段は、外部クロック信号に同期
して、選択手段によって選択されたメモリセルのデータ
を読出す。内部クロック発生手段は、外部クロック信号
に同期して内部クロック信号を生成する。第１〜第Ｎの
転送手段は、直列接続され、内部クロック信号に同期し
て順次活性化され、初段が読出手段によって読出された
データを受け、それぞれが前段の出力データを取込んで
後段に転送する。ただし、Ｎは２以上の整数である。出
力手段は、第Ｎの転送手段から転送されたデータを外部
に出力する。クロック周期検出手段は、外部クロック信
号または内部クロック信号の周期が予め定められた第１
〜第Ｎの周期の各々よりも短いか否かを検出し、予め定
められた第ｎの周期よりも短い場合は第１〜第Ｎ−ｎ＋
１の転送手段を内部クロック信号に関係なく活性化させ
る。ただし、ｎは１〜Ｎの整数であり、第ｎの周期は第
ｎ＋１の周期よりも短い。
同期して動作する同期型半導体記憶装置であって、メモ
リアレイ、選択手段、読出手段、内部クロック発生手
段、第１〜第Ｎの転送手段、出力手段、およびクロック
周期検出手段を備える。メモリアレイは、行列状に配列
された複数のメモリセルを含む。選択手段は、アドレス
信号に従って、メモリアレイのうちのいずれかのメモリ
セルを選択する。読出手段は、外部クロック信号に同期
して、選択手段によって選択されたメモリセルのデータ
を読出す。内部クロック発生手段は、外部クロック信号
に同期して内部クロック信号を生成する。第１〜第Ｎの
転送手段は、直列接続され、内部クロック信号に同期し
て順次活性化され、初段が読出手段によって読出された
データを受け、それぞれが前段の出力データを取込んで
後段に転送する。ただし、Ｎは２以上の整数である。出
力手段は、第Ｎの転送手段から転送されたデータを外部
に出力する。クロック周期検出手段は、外部クロック信
号または内部クロック信号の周期が予め定められた第１
〜第Ｎの周期の各々よりも短いか否かを検出し、予め定
められた第ｎの周期よりも短い場合は第１〜第Ｎ−ｎ＋
１の転送手段を内部クロック信号に関係なく活性化させ
る。ただし、ｎは１〜Ｎの整数であり、第ｎの周期は第
ｎ＋１の周期よりも短い。
【００３１】請求項７に係る発明では、請求項６に係る
発明のクロック周期検出手段は、パルス発生回路、第１
〜第Ｎ＋１の遅延回路、消去回路、第１〜第Ｎのフリッ
プフロップ、および第１〜第Ｎのラッチ回路を含む。パ
ルス発生回路は、外部クロック信号または内部クロック
信号に同期して予め定められたパルス幅のパルス信号を
生成する。第１〜第Ｎの遅延回路は、直列接続され、初
段がパルス発生回路で生成されたパルス信号を受け、そ
れぞれが前段の出力信号を少なくとも予め定められた第
１の時間だけ遅延させて後段に出力する。第Ｎ＋１の遅
延回路は、パルス発生回路で生成されたパルス信号を予
め定められた第１の時間よりも短い予め定められた第２
の時間だけ遅延させる。消去回路は、パルス発生回路で
生成されたパルス信号に応答して、第１〜第Ｎの遅延回
路内を進行しているパルス信号を消去する。第１〜第Ｎ
のフリップフロップは、それぞれ、第Ｎ＋１の遅延回路
の出力パルス信号によってリセットされて第１のレベル
の信号を出力し、第Ｎ〜第１の遅延回路の出力パルス信
号によってセットされて第２のレベルの信号を出力す
る。第１〜第Ｎのラッチ回路は、それぞれ、パルス発生
回路で生成されたパルス信号に応答して第１〜第Ｎのフ
リップフロップの出力信号をラッチする。第１〜第Ｎの
転送手段は、それぞれ、第１〜第Ｎのラッチ回路に第１
のレベルの信号がラッチされている期間は内部クロック
信号に関係なく活性化され、第２のレベルの信号がラッ
チされている期間は内部クロック信号に同期して活性化
される。
発明のクロック周期検出手段は、パルス発生回路、第１
〜第Ｎ＋１の遅延回路、消去回路、第１〜第Ｎのフリッ
プフロップ、および第１〜第Ｎのラッチ回路を含む。パ
ルス発生回路は、外部クロック信号または内部クロック
信号に同期して予め定められたパルス幅のパルス信号を
生成する。第１〜第Ｎの遅延回路は、直列接続され、初
段がパルス発生回路で生成されたパルス信号を受け、そ
れぞれが前段の出力信号を少なくとも予め定められた第
１の時間だけ遅延させて後段に出力する。第Ｎ＋１の遅
延回路は、パルス発生回路で生成されたパルス信号を予
め定められた第１の時間よりも短い予め定められた第２
の時間だけ遅延させる。消去回路は、パルス発生回路で
生成されたパルス信号に応答して、第１〜第Ｎの遅延回
路内を進行しているパルス信号を消去する。第１〜第Ｎ
のフリップフロップは、それぞれ、第Ｎ＋１の遅延回路
の出力パルス信号によってリセットされて第１のレベル
の信号を出力し、第Ｎ〜第１の遅延回路の出力パルス信
号によってセットされて第２のレベルの信号を出力す
る。第１〜第Ｎのラッチ回路は、それぞれ、パルス発生
回路で生成されたパルス信号に応答して第１〜第Ｎのフ
リップフロップの出力信号をラッチする。第１〜第Ｎの
転送手段は、それぞれ、第１〜第Ｎのラッチ回路に第１
のレベルの信号がラッチされている期間は内部クロック
信号に関係なく活性化され、第２のレベルの信号がラッ
チされている期間は内部クロック信号に同期して活性化
される。
【００３２】請求項８に係る発明では、請求項６または
７に係る発明に、第１〜第Ｎのスイッチ手段がさらに設
けられる。第１〜第Ｎのスイッチ手段は、それぞれ、第
１〜第Ｎの転送手段に並列接続される。クロック周期検
出手段は、外部クロック信号または内部クロック信号の
周期が予め定められた第ｎの周期よりも短い場合は、第
１〜第Ｎ−ｎ＋１のスイッチ手段を導通させる。
７に係る発明に、第１〜第Ｎのスイッチ手段がさらに設
けられる。第１〜第Ｎのスイッチ手段は、それぞれ、第
１〜第Ｎの転送手段に並列接続される。クロック周期検
出手段は、外部クロック信号または内部クロック信号の
周期が予め定められた第ｎの周期よりも短い場合は、第
１〜第Ｎ−ｎ＋１のスイッチ手段を導通させる。
【００３３】請求項９に係る発明は、外部クロック信号
に同期して動作する同期型半導体記憶装置であって、メ
モリアレイ、メモリセル選択手段、第１の信号発生手
段、読出手段、内部クロック発生手段、第２の信号発生
手段、クロック周期検出手段、信号選択手段、転送手
段、および出力手段を備える。メモリアレイは、行列状
に配列された複数のメモリセルを含む。メモリセル選択
手段は、アドレス信号に従って、メモリアレイのうちの
いずれかのメモリセルを選択する。第１の信号発生手段
は、外部クロック信号よりも予め定められた時間だけ遅
延し、予め定められた第１のパルス幅の第１の活性化信
号を生成する。読出手段は、外部クロック信号に同期し
てメモリセル選択手段によって選択されたメモリセルの
データを読出し、第１の活性化信号に応答してそのデー
タを出力する。内部クロック発生手段は、外部クロック
信号に同期して内部クロック信号を生成する。第２の信
号発生手段は、内部クロック信号に同期して予め定めら
れた第２のパルス幅の第２の活性化信号を生成する。ク
ロック周期検出手段は、外部クロック信号または内部ク
ロック信号の周期が予め定められた周期よりも短いか長
いかを検出し、短い場合は第１のレベルの信号を出力
し、長い場合は第２のレベルの信号を出力する。信号選
択手段は、第１のレベルの信号に応答して第１の活性化
信号を選択し、第２のレベルの信号に応答して第２の活
性化信号を選択する。転送手段は、信号選択手段によっ
て選択された第１または第２の活性化信号によって活性
化され、読出手段によって読出されたデータを取込んで
転送する。出力手段は、転送手段から転送されたデータ
を外部に出力する。
に同期して動作する同期型半導体記憶装置であって、メ
モリアレイ、メモリセル選択手段、第１の信号発生手
段、読出手段、内部クロック発生手段、第２の信号発生
手段、クロック周期検出手段、信号選択手段、転送手
段、および出力手段を備える。メモリアレイは、行列状
に配列された複数のメモリセルを含む。メモリセル選択
手段は、アドレス信号に従って、メモリアレイのうちの
いずれかのメモリセルを選択する。第１の信号発生手段
は、外部クロック信号よりも予め定められた時間だけ遅
延し、予め定められた第１のパルス幅の第１の活性化信
号を生成する。読出手段は、外部クロック信号に同期し
てメモリセル選択手段によって選択されたメモリセルの
データを読出し、第１の活性化信号に応答してそのデー
タを出力する。内部クロック発生手段は、外部クロック
信号に同期して内部クロック信号を生成する。第２の信
号発生手段は、内部クロック信号に同期して予め定めら
れた第２のパルス幅の第２の活性化信号を生成する。ク
ロック周期検出手段は、外部クロック信号または内部ク
ロック信号の周期が予め定められた周期よりも短いか長
いかを検出し、短い場合は第１のレベルの信号を出力
し、長い場合は第２のレベルの信号を出力する。信号選
択手段は、第１のレベルの信号に応答して第１の活性化
信号を選択し、第２のレベルの信号に応答して第２の活
性化信号を選択する。転送手段は、信号選択手段によっ
て選択された第１または第２の活性化信号によって活性
化され、読出手段によって読出されたデータを取込んで
転送する。出力手段は、転送手段から転送されたデータ
を外部に出力する。
【００３４】請求項１０に係る発明では、請求項９に係
る発明のクロック周期検出手段は、遅延回路、論理回
路、平滑回路、および電位検出回路を含む。遅延回路
は、外部クロック信号または内部クロック信号を予め定
められた時間だけ遅延させる。論理回路は、外部クロッ
ク信号または内部クロック信号と遅延回路の出力信号と
の論理和信号を生成する。平滑回路は、論理回路の出力
信号の電位を平滑化する。電位検出回路は、平滑回路の
出力電位が予め定められた電位よりも高いか低いかを検
出し、高い場合は第１のレベルの信号を出力し、低い場
合は第２のレベルの信号を出力する。
る発明のクロック周期検出手段は、遅延回路、論理回
路、平滑回路、および電位検出回路を含む。遅延回路
は、外部クロック信号または内部クロック信号を予め定
められた時間だけ遅延させる。論理回路は、外部クロッ
ク信号または内部クロック信号と遅延回路の出力信号と
の論理和信号を生成する。平滑回路は、論理回路の出力
信号の電位を平滑化する。電位検出回路は、平滑回路の
出力電位が予め定められた電位よりも高いか低いかを検
出し、高い場合は第１のレベルの信号を出力し、低い場
合は第２のレベルの信号を出力する。
【００３５】請求項１１に係る発明では、請求項９に係
る発明のクロック周期検出手段は、パルス発生回路、第
１の遅延回路、第２の遅延回路、消去回路、フリップフ
ロップ、およびラッチ回路を含む。パルス発生回路は、
外部クロック信号または内部クロック信号に同期して予
め定められたパルス幅のパルス信号を生成する。第１の
遅延回路は、パルス発生回路で生成されたパルス信号を
予め定められた第１の時間だけ遅延させる。第２の遅延
回路は、パルス発生回路で生成されたパルス信号を予め
定められた第１の時間よりも長い予め定められた第２の
時間だけ遅延させる。消去回路は、パルス発生回路で生
成されたパルス信号に応答して、第２の遅延回路内を進
行しているパルス信号を消去する。フリップフロップ
は、第１の遅延回路の出力パルス信号によってリセット
されて第１のレベルの信号を出力し、第２の遅延回路の
出力パルス信号によってセットされて第２のレベルの信
号を出力する。ラッチ回路は、パルス発生回路で生成さ
れたパルス信号に応答してフリップフロップの出力信号
をラッチし、ラッチした信号を出力する。
る発明のクロック周期検出手段は、パルス発生回路、第
１の遅延回路、第２の遅延回路、消去回路、フリップフ
ロップ、およびラッチ回路を含む。パルス発生回路は、
外部クロック信号または内部クロック信号に同期して予
め定められたパルス幅のパルス信号を生成する。第１の
遅延回路は、パルス発生回路で生成されたパルス信号を
予め定められた第１の時間だけ遅延させる。第２の遅延
回路は、パルス発生回路で生成されたパルス信号を予め
定められた第１の時間よりも長い予め定められた第２の
時間だけ遅延させる。消去回路は、パルス発生回路で生
成されたパルス信号に応答して、第２の遅延回路内を進
行しているパルス信号を消去する。フリップフロップ
は、第１の遅延回路の出力パルス信号によってリセット
されて第１のレベルの信号を出力し、第２の遅延回路の
出力パルス信号によってセットされて第２のレベルの信
号を出力する。ラッチ回路は、パルス発生回路で生成さ
れたパルス信号に応答してフリップフロップの出力信号
をラッチし、ラッチした信号を出力する。
【００３６】
【発明の実施の形態】［実施の形態１］この実施の形態
では、外部クロック信号ＣＬＫの周波数を検出し、検出
した周波数が予め定められた周波数よりも高い場合はラ
ッチ回路ＬＡ１用の転送制御回路φ１′を「Ｈ」レベル
に固定する。したがって、従来のようにデータバスＤＢ
１に読出データＤＯが出力されるよりも先に転送制御信
号φ１がパルス的に「Ｈ」レベルになって誤動作が生じ
ることはない。転送制御信号φ２がパルス的に「Ｈ」レ
ベルになる時刻に読出データＤＯがデータバスＤＢ１，
ＤＢ２に出力されている限り、読出データは正規のタイ
ミングでデータ入出力ピンＤＱＰに出力される。以下、
図面に基づいて詳細に説明する。
では、外部クロック信号ＣＬＫの周波数を検出し、検出
した周波数が予め定められた周波数よりも高い場合はラ
ッチ回路ＬＡ１用の転送制御回路φ１′を「Ｈ」レベル
に固定する。したがって、従来のようにデータバスＤＢ
１に読出データＤＯが出力されるよりも先に転送制御信
号φ１がパルス的に「Ｈ」レベルになって誤動作が生じ
ることはない。転送制御信号φ２がパルス的に「Ｈ」レ
ベルになる時刻に読出データＤＯがデータバスＤＢ１，
ＤＢ２に出力されている限り、読出データは正規のタイ
ミングでデータ入出力ピンＤＱＰに出力される。以下、
図面に基づいて詳細に説明する。
【００３７】図１は、この発明の実施の形態１によるＳ
ＤＲＡＭのクロック周波数検出回路１の構成を示す回路
ブロック図である。図１を参照して、このクロック周波
数検出回路１は、遅延回路２、ＯＲゲート３、キャパシ
タ４、抵抗素子５〜７およびコンパレータ８を含む。
ＤＲＡＭのクロック周波数検出回路１の構成を示す回路
ブロック図である。図１を参照して、このクロック周波
数検出回路１は、遅延回路２、ＯＲゲート３、キャパシ
タ４、抵抗素子５〜７およびコンパレータ８を含む。
【００３８】外部クロック信号ＣＬＫは、ＯＲゲート３
の一方入力ノードに入力されるとともに、遅延回路２を
介してＯＲゲート３の他方入力ノードに入力される。遅
延回路２の出力信号ＣＬＫＤは、図２に示すように、ク
ロック信号ＣＬＫを所定の遅延時間だけ遅延させた信号
となる。したがって、クロック信号ＣＬＫとＣＬＫＤの
論理和信号であるＯＲゲート３の出力信号ＬＥＶのデュ
ーティ比は、クロック信号ＣＬＫの周波数が高いほど高
くなる。
の一方入力ノードに入力されるとともに、遅延回路２を
介してＯＲゲート３の他方入力ノードに入力される。遅
延回路２の出力信号ＣＬＫＤは、図２に示すように、ク
ロック信号ＣＬＫを所定の遅延時間だけ遅延させた信号
となる。したがって、クロック信号ＣＬＫとＣＬＫＤの
論理和信号であるＯＲゲート３の出力信号ＬＥＶのデュ
ーティ比は、クロック信号ＣＬＫの周波数が高いほど高
くなる。
【００３９】キャパシタ４は、ＯＲゲート３の出力ノー
ドと接地電位ＧＮＤのラインとの間に接続され、抵抗素
子５はＯＲゲート３の出力ノードとコンパレータ８の反
転入力端子との間に接続される。キャパシタ４および抵
抗素子５は、平滑回路を構成する。この平滑回路の出力
電位ＬＥＶＤ（コンパレータ８の反転入力端子の電位）
は、ＯＲゲート３の出力信号ＬＥＶを平滑化したものと
なる。
ドと接地電位ＧＮＤのラインとの間に接続され、抵抗素
子５はＯＲゲート３の出力ノードとコンパレータ８の反
転入力端子との間に接続される。キャパシタ４および抵
抗素子５は、平滑回路を構成する。この平滑回路の出力
電位ＬＥＶＤ（コンパレータ８の反転入力端子の電位）
は、ＯＲゲート３の出力信号ＬＥＶを平滑化したものと
なる。
【００４０】抵抗素子６，７は電源電位ＶＤＤのライン
と接地電位ＧＮＤのラインとの間に直列接続され、抵抗
素子６と７の間のノードＮ６はコンパレータ８の非反転
入力端子に接続される。ノードＮ６の電位は、予め定め
られた周波数に対応する基準電位Ｖｒｅｆとなる。
と接地電位ＧＮＤのラインとの間に直列接続され、抵抗
素子６と７の間のノードＮ６はコンパレータ８の非反転
入力端子に接続される。ノードＮ６の電位は、予め定め
られた周波数に対応する基準電位Ｖｒｅｆとなる。
【００４１】外部クロック信号ＣＬＫの周波数が予め定
められた周波数よりも低い場合は、図３に示すように、
平滑回路の出力電位ＬＥＶＤは基準電位Ｖｒｅｆよりも
低くなり、コンパレータ８の出力信号ＬＮＧは「Ｈ」レ
ベルとなる。逆に、外部クロック信号ＣＬＫの周波数が
予め定められた周波数よりも高い場合は、平滑回路の出
力電位ＬＥＶＤは基準電位Ｖｒｅｆよりも高くなり、コ
ンパレータ８の出力信号ＬＮＧは「Ｌ」レベルとなる。
められた周波数よりも低い場合は、図３に示すように、
平滑回路の出力電位ＬＥＶＤは基準電位Ｖｒｅｆよりも
低くなり、コンパレータ８の出力信号ＬＮＧは「Ｈ」レ
ベルとなる。逆に、外部クロック信号ＣＬＫの周波数が
予め定められた周波数よりも高い場合は、平滑回路の出
力電位ＬＥＶＤは基準電位Ｖｒｅｆよりも高くなり、コ
ンパレータ８の出力信号ＬＮＧは「Ｌ」レベルとなる。
【００４２】図４は、このＳＤＲＡＭの読出データＤＯ
の転送および出力に関連する部分の構成を示す回路ブロ
ック図であって、図２３と対比される図である。
の転送および出力に関連する部分の構成を示す回路ブロ
ック図であって、図２３と対比される図である。
【００４３】図４を参照して、この回路が図２３の回路
と異なる点は、転送制御回路８４とラッチ回路ＬＡ１と
の間にゲート回路１０が新たに設けられた点である。ゲ
ート回路１０は、インバータ１１およびＮＡＮＤゲート
１２を含む。転送制御信号φ１は、インバータ１１を介
してＮＡＮＤゲート１２の一方入力ノードに入力され
る。図１の回路１で生成された信号ＬＮＧは、ＮＡＮＤ
ゲート１２の他方入力ノードに入力される。ＮＡＮＤゲ
ート１２の出力信号φ１′が転送制御信号としてラッチ
回路ＬＡ１に入力される。
と異なる点は、転送制御回路８４とラッチ回路ＬＡ１と
の間にゲート回路１０が新たに設けられた点である。ゲ
ート回路１０は、インバータ１１およびＮＡＮＤゲート
１２を含む。転送制御信号φ１は、インバータ１１を介
してＮＡＮＤゲート１２の一方入力ノードに入力され
る。図１の回路１で生成された信号ＬＮＧは、ＮＡＮＤ
ゲート１２の他方入力ノードに入力される。ＮＡＮＤゲ
ート１２の出力信号φ１′が転送制御信号としてラッチ
回路ＬＡ１に入力される。
【００４４】外部クロック信号ＣＬＫの周波数が予め定
められた周波数よりも低く、信号ＬＮＧが「Ｈ」レベル
の場合は、ＮＡＮＤゲート１２はインバータ１１の出力
に対してインバータとして動作する。したがって、信号
φ１′は信号φ１と同じになり、図４の回路は図２３の
回路と同様に動作する。
められた周波数よりも低く、信号ＬＮＧが「Ｈ」レベル
の場合は、ＮＡＮＤゲート１２はインバータ１１の出力
に対してインバータとして動作する。したがって、信号
φ１′は信号φ１と同じになり、図４の回路は図２３の
回路と同様に動作する。
【００４５】逆に、外部クロック信号ＣＬＫの周波数が
予め定められた周波数よりも高く、信号ＬＮＧが「Ｌ」
レベルの場合は、ＮＡＮＤゲート１２の出力信号φ１′
は「Ｈ」レベルに固定される。これにより、ラッチ回路
ＬＡ１のクロックトインバータ９１が活性化されるとと
もにクロックトインバータ９２が非活性化され、データ
バスＤＢ１とＤＢ２が結合される。
予め定められた周波数よりも高く、信号ＬＮＧが「Ｌ」
レベルの場合は、ＮＡＮＤゲート１２の出力信号φ１′
は「Ｈ」レベルに固定される。これにより、ラッチ回路
ＬＡ１のクロックトインバータ９１が活性化されるとと
もにクロックトインバータ９２が非活性化され、データ
バスＤＢ１とＤＢ２が結合される。
【００４６】したがって、この実施の形態では、外部ク
ロック信号ＣＬＫの周波数が許容範囲よりも高くなった
場合でも、データバスＤＢ１に出力されたデータＤＯが
そのままデータバスＤＢ２に伝達されるので、データバ
スＤＢ２にデータＤＯが転送された後に信号φ２が
「Ｈ」レベルになる限り、誤動作が生じることはない。
したがって、動作周波数の許容範囲が拡張される。
ロック信号ＣＬＫの周波数が許容範囲よりも高くなった
場合でも、データバスＤＢ１に出力されたデータＤＯが
そのままデータバスＤＢ２に伝達されるので、データバ
スＤＢ２にデータＤＯが転送された後に信号φ２が
「Ｈ」レベルになる限り、誤動作が生じることはない。
したがって、動作周波数の許容範囲が拡張される。
【００４７】なお、図５に示すように、さらにトランス
ファーゲート１３およびインバータ１４を設けてもよ
い。トランスファーゲート１３は、ラッチ回路ＬＡ１と
並列に接続される。信号ＬＮＧは、トランスファーゲー
ト１３のＰチャネルＭＯＳトランジスタ側のゲートに直
接入力されるとともに、インバータ１４を介してトラン
スファーゲート１３のＮチャネルＭＯＳトランジスタ側
のゲートに入力される。
ファーゲート１３およびインバータ１４を設けてもよ
い。トランスファーゲート１３は、ラッチ回路ＬＡ１と
並列に接続される。信号ＬＮＧは、トランスファーゲー
ト１３のＰチャネルＭＯＳトランジスタ側のゲートに直
接入力されるとともに、インバータ１４を介してトラン
スファーゲート１３のＮチャネルＭＯＳトランジスタ側
のゲートに入力される。
【００４８】外部クロック信号ＣＬＫの周波数が予め定
められた周波数よりも低く、信号ＬＮＧが「Ｈ」レベル
の場合は、トランスファーゲート１３が非導通となり、
図５の回路は図４および図２１の回路と同様に動作す
る。
められた周波数よりも低く、信号ＬＮＧが「Ｈ」レベル
の場合は、トランスファーゲート１３が非導通となり、
図５の回路は図４および図２１の回路と同様に動作す
る。
【００４９】逆に、外部クロック信号ＣＬＫの周波数が
予め定められた周波数よりも高く、信号ＬＮＧが「Ｌ」
レベルの場合は、トランスファーゲート１３が導通し、
データバスＤＢ１とＤＢ２がトランスファーゲート１３
を介して結合される。この場合は、データバスＤＢ１に
出力されたデータＤＯがトランスファーゲート１３を介
してデータバスＤＢ２に伝達されるので、データＤＯの
伝達時間がクロックトインバータ９１およびインバータ
９３の遅延時間分だけ図４の回路よりも短縮化される。
予め定められた周波数よりも高く、信号ＬＮＧが「Ｌ」
レベルの場合は、トランスファーゲート１３が導通し、
データバスＤＢ１とＤＢ２がトランスファーゲート１３
を介して結合される。この場合は、データバスＤＢ１に
出力されたデータＤＯがトランスファーゲート１３を介
してデータバスＤＢ２に伝達されるので、データＤＯの
伝達時間がクロックトインバータ９１およびインバータ
９３の遅延時間分だけ図４の回路よりも短縮化される。
【００５０】なお、この実施の形態では、クロック周波
数検出回路１によって外部クロック信号ＣＬＫの周波数
を検出したが、クロック周波数検出回路１によって内部
クロックＣＬＫ′の周波数を検出しても同様の効果が得
られることは言うまでもない。
数検出回路１によって外部クロック信号ＣＬＫの周波数
を検出したが、クロック周波数検出回路１によって内部
クロックＣＬＫ′の周波数を検出しても同様の効果が得
られることは言うまでもない。
【００５１】［実施の形態２］図６は、この発明の実施
の形態２によるＳＤＲＡＭのクロック周期検出回路２０
の構成を示す回路図である。図６を参照して、このクロ
ック周期検出回路２０は、パルス発生回路２１、遅延回
路２６、ゲート回路２８、フリップフロップ３３および
ラッチ回路ＬＡを含む。パルス発生回路２１は、遅延回
路２２およびＮＡＮＤゲート２５を備え、遅延回路２２
は直列接続された複数（図では２つ）のバッファ２３お
よびインバータ２４を含む。外部クロック信号ＣＬＫ
は、ＡＮＤゲート２５の一方入力ノードに直接入力され
るとともに、遅延回路２２を介してＡＮＤゲート２５の
他方入力ノードに入力される。ＡＮＤゲート２５の出力
信号すなわちパルス発生回路２１の出力信号ＣＬＫＤ
は、外部クロック信号ＣＬＫの立上がりと同時に立上が
り、遅延回路２２の遅延時間だけ経過した後に立下がる
パルス信号となる。
の形態２によるＳＤＲＡＭのクロック周期検出回路２０
の構成を示す回路図である。図６を参照して、このクロ
ック周期検出回路２０は、パルス発生回路２１、遅延回
路２６、ゲート回路２８、フリップフロップ３３および
ラッチ回路ＬＡを含む。パルス発生回路２１は、遅延回
路２２およびＮＡＮＤゲート２５を備え、遅延回路２２
は直列接続された複数（図では２つ）のバッファ２３お
よびインバータ２４を含む。外部クロック信号ＣＬＫ
は、ＡＮＤゲート２５の一方入力ノードに直接入力され
るとともに、遅延回路２２を介してＡＮＤゲート２５の
他方入力ノードに入力される。ＡＮＤゲート２５の出力
信号すなわちパルス発生回路２１の出力信号ＣＬＫＤ
は、外部クロック信号ＣＬＫの立上がりと同時に立上が
り、遅延回路２２の遅延時間だけ経過した後に立下がる
パルス信号となる。
【００５２】遅延回路２６は、直列接続された複数（図
では２つ）のバッファ２７を含み、信号ＣＬＫＤを遅延
させてフリップフロップ３３のリセット信号ＲＳＴを生
成する。
では２つ）のバッファ２７を含み、信号ＣＬＫＤを遅延
させてフリップフロップ３３のリセット信号ＲＳＴを生
成する。
【００５３】ゲート回路２８は、インバータ２９、遅延
回路３０および直列接続された複数（図では４つ）のＡ
ＮＤゲート３２を備え、遅延回路３０は、直列接続され
た複数（図では４つ）のバッファ３１を含む。信号ＣＬ
ＫＤは、インバータ２９を介して各ＡＮＤゲート３２の
一方ノードに入力されるとともに、遅延回路３０を介し
て初段のＡＮＤゲート３２の他方入力ノードに入力され
る。各ＡＮＤゲート３２の出力は、後段のＡＮＤゲート
３２の他方入力ノードに入力される。信号ＣＬＫＤは、
遅延回路３０およびＡＮＤゲート３２列によって予め定
められた時間Ｔｄだけ遅延される。遅延時間Ｔｄは、遅
延回路２６の遅延時間よりも長くなっている。最終段の
ＡＮＤゲート３２の出力は、フリップフロップ３３のセ
ット信号ＳＥＴとなる。
回路３０および直列接続された複数（図では４つ）のＡ
ＮＤゲート３２を備え、遅延回路３０は、直列接続され
た複数（図では４つ）のバッファ３１を含む。信号ＣＬ
ＫＤは、インバータ２９を介して各ＡＮＤゲート３２の
一方ノードに入力されるとともに、遅延回路３０を介し
て初段のＡＮＤゲート３２の他方入力ノードに入力され
る。各ＡＮＤゲート３２の出力は、後段のＡＮＤゲート
３２の他方入力ノードに入力される。信号ＣＬＫＤは、
遅延回路３０およびＡＮＤゲート３２列によって予め定
められた時間Ｔｄだけ遅延される。遅延時間Ｔｄは、遅
延回路２６の遅延時間よりも長くなっている。最終段の
ＡＮＤゲート３２の出力は、フリップフロップ３３のセ
ット信号ＳＥＴとなる。
【００５４】外部クロック信号ＣＬＫの周期が遅延時間
Ｔｄよりも短く、信号ＣＬＫＤのあるパルスがＡＮＤゲ
ート３２列を伝達している途中で信号ＣＬＫＤの次のパ
ルスを発生すると、そのパルスはインバータ２９で反転
されて各ＡＮＤゲート３２の一方入力ノードに入力さ
れ、上記あるパルスが消去される。また、外部クロック
信号ＣＬＫの周期が遅延時間Ｔｄよりも長く、信号ＣＬ
ＫＤのあるパルスがＡＮＤゲート３２列を伝達している
途中で信号ＣＬＫＤの次のパルスが発生しない場合は、
上記あるパルスはＡＮＤゲート３２列を通過する。
Ｔｄよりも短く、信号ＣＬＫＤのあるパルスがＡＮＤゲ
ート３２列を伝達している途中で信号ＣＬＫＤの次のパ
ルスを発生すると、そのパルスはインバータ２９で反転
されて各ＡＮＤゲート３２の一方入力ノードに入力さ
れ、上記あるパルスが消去される。また、外部クロック
信号ＣＬＫの周期が遅延時間Ｔｄよりも長く、信号ＣＬ
ＫＤのあるパルスがＡＮＤゲート３２列を伝達している
途中で信号ＣＬＫＤの次のパルスが発生しない場合は、
上記あるパルスはＡＮＤゲート３２列を通過する。
【００５５】フリップフロップ３３は、ＮＯＲゲート３
４，３５を含み、セット信号ＳＥＴがパルス的に「Ｈ」
レベルになったことに応じてセットされ、リセット信号
ＲＳＴがパルス的に「Ｈ」レベルになったことに応じて
リセットされる。フリップフロップ３３の出力信号φ３
３は、フリップフロップ３３がセットされている期間だ
け「Ｈ」レベルとなる。
４，３５を含み、セット信号ＳＥＴがパルス的に「Ｈ」
レベルになったことに応じてセットされ、リセット信号
ＲＳＴがパルス的に「Ｈ」レベルになったことに応じて
リセットされる。フリップフロップ３３の出力信号φ３
３は、フリップフロップ３３がセットされている期間だ
け「Ｈ」レベルとなる。
【００５６】ラッチ回路ＬＡは、上述したラッチ回路Ｌ
Ａ１と同様、クロックトインバータ９１，９２およびイ
ンバータ９３，９４で構成される。フリップフロップ３
３の出力信号φ３３がクロックトインバータ９１の入力
ノードに入力され、パルス発生回路２１の出力信号ＣＬ
ＫＤがクロックトインバータ９１の制御ノードに直接入
力されるとともに、インバータ９４を介してクロックト
インバータ９２の制御ノードに入力され、インバータ９
３の出力信号すなわちラッチ回路ＬＡの出力信号が信号
ＬＮＧとなる。信号ＣＬＫＤが「Ｈ」レベルの期間はラ
ッチ回路ＬＡは入力信号φ３３の取込・伝達を行ない、
信号ＣＬＫＤが「Ｌ」レベルの期間はラッチ回路ＬＡは
取込んだ信号φ３３をラッチする。
Ａ１と同様、クロックトインバータ９１，９２およびイ
ンバータ９３，９４で構成される。フリップフロップ３
３の出力信号φ３３がクロックトインバータ９１の入力
ノードに入力され、パルス発生回路２１の出力信号ＣＬ
ＫＤがクロックトインバータ９１の制御ノードに直接入
力されるとともに、インバータ９４を介してクロックト
インバータ９２の制御ノードに入力され、インバータ９
３の出力信号すなわちラッチ回路ＬＡの出力信号が信号
ＬＮＧとなる。信号ＣＬＫＤが「Ｈ」レベルの期間はラ
ッチ回路ＬＡは入力信号φ３３の取込・伝達を行ない、
信号ＣＬＫＤが「Ｌ」レベルの期間はラッチ回路ＬＡは
取込んだ信号φ３３をラッチする。
【００５７】次に、図６に示したクロック周期検出回路
２０の動作について説明する。図７は、外部クロック信
号ＣＬＫの周期が予め定められた時間Ｔｄよりも長い場
合のクロック周期検出回路２０の動作を示すタイムチャ
ートである。
２０の動作について説明する。図７は、外部クロック信
号ＣＬＫの周期が予め定められた時間Ｔｄよりも長い場
合のクロック周期検出回路２０の動作を示すタイムチャ
ートである。
【００５８】外部クロック信号ＣＬＫが与えられると、
パルス発生回路２１によって外部クロック信号ＣＬＫの
立上がりに応答して立上がり遅延回路２２の遅延時間経
過後に立下がる信号ＣＬＫＤが生成される。信号ＣＬＫ
Ｄが遅延回路２６で遅延されてリセット信号ＲＳＴとな
る。リセット信号ＲＳＴがパルス的に「Ｈ」レベルにな
ると、フリップフロップ３３がリセットされて信号φ３
３は「Ｌ」レベルとなる。
パルス発生回路２１によって外部クロック信号ＣＬＫの
立上がりに応答して立上がり遅延回路２２の遅延時間経
過後に立下がる信号ＣＬＫＤが生成される。信号ＣＬＫ
Ｄが遅延回路２６で遅延されてリセット信号ＲＳＴとな
る。リセット信号ＲＳＴがパルス的に「Ｈ」レベルにな
ると、フリップフロップ３３がリセットされて信号φ３
３は「Ｌ」レベルとなる。
【００５９】また信号ＣＬＫＤは、ゲート回路２８に入
力される。外部クロック信号ＣＬＫＤの周期が予め定め
られた時間Ｔｄよりも長い場合は、信号ＣＬＫＤのある
パルスがＡＮＤゲート３２列を進行している途中で次の
パルスが発生しないので、そのパルスがゲート回路２８
を通過する。このため、図７（ｄ）（ｅ）に示すよう
に、セット信号ＳＥＴがパルス的「Ｈ」レベルとなって
フリップフロップ３３の出力信号φ３３が「Ｈ」レベル
に立上がる。
力される。外部クロック信号ＣＬＫＤの周期が予め定め
られた時間Ｔｄよりも長い場合は、信号ＣＬＫＤのある
パルスがＡＮＤゲート３２列を進行している途中で次の
パルスが発生しないので、そのパルスがゲート回路２８
を通過する。このため、図７（ｄ）（ｅ）に示すよう
に、セット信号ＳＥＴがパルス的「Ｈ」レベルとなって
フリップフロップ３３の出力信号φ３３が「Ｈ」レベル
に立上がる。
【００６０】信号ＣＬＫＤの次のパルスが発生すると、
このパルスに応答して、フリップフロップ３３の出力信
号φ３３がラッチ回路ＬＡに取込まれ、ラッチされる。
したがって、信号ＬＮＧは「Ｈ」レベルとなる。
このパルスに応答して、フリップフロップ３３の出力信
号φ３３がラッチ回路ＬＡに取込まれ、ラッチされる。
したがって、信号ＬＮＧは「Ｈ」レベルとなる。
【００６１】また図８は、外部クロック信号ＣＬＫの周
期が予め定められた時間Ｔｄよりも短い場合のクロック
周期検出回路２０の動作を示すタイムチャートである。
期が予め定められた時間Ｔｄよりも短い場合のクロック
周期検出回路２０の動作を示すタイムチャートである。
【００６２】外部クロック信号ＣＬＫが与えられると、
パルス発生回路２１によって信号ＣＬＫＤが生成され、
信号ＣＬＫＤが遅延回路２６によって遅延されてリセッ
ト信号ＲＳＴとなる。このリセット信号ＲＳＴによって
フリップフロップ３３がリセットされ、信号φ３３が
「Ｌ」レベルとなる。
パルス発生回路２１によって信号ＣＬＫＤが生成され、
信号ＣＬＫＤが遅延回路２６によって遅延されてリセッ
ト信号ＲＳＴとなる。このリセット信号ＲＳＴによって
フリップフロップ３３がリセットされ、信号φ３３が
「Ｌ」レベルとなる。
【００６３】また信号ＣＬＫＤは、ゲート回路２８に入
力される。外部クロック信号ＣＬＫの周期が予め定めら
れた時間Ｔｄよりも短い場合は、信号ＣＬＫＤのあるパ
ルスがＡＮＤゲート３２列を進行している途中で次のパ
ルスが発生するので、そのパルスはゲート回路２８を通
過せずに消去される。このため図８（ｄ）（ｅ）に示す
ように、セット信号ＳＥＴは「Ｌ」レベルのまま変化せ
ず、フリップフロップ３３の出力信号φ３３は「Ｌ」レ
ベルに固定される。したがって信号ＬＮＧは「Ｌ」レベ
ルとなる。
力される。外部クロック信号ＣＬＫの周期が予め定めら
れた時間Ｔｄよりも短い場合は、信号ＣＬＫＤのあるパ
ルスがＡＮＤゲート３２列を進行している途中で次のパ
ルスが発生するので、そのパルスはゲート回路２８を通
過せずに消去される。このため図８（ｄ）（ｅ）に示す
ように、セット信号ＳＥＴは「Ｌ」レベルのまま変化せ
ず、フリップフロップ３３の出力信号φ３３は「Ｌ」レ
ベルに固定される。したがって信号ＬＮＧは「Ｌ」レベ
ルとなる。
【００６４】他の構成および動作は実施の形態１のＳＤ
ＲＡＭと同じであるので、その説明は繰返さない。
ＲＡＭと同じであるので、その説明は繰返さない。
【００６５】この実施の形態でも、実施の形態１と同じ
効果が得られる。なお、ＳＤＲＡＭの読出系の回路に
は、多くのバッファ、インバータなどが含まれているの
で、データ読出時間Ｔｏｕｔと上記遅延時間Ｔｄには相
関関係があり、ＳＤＲＡＭの使用条件などによってＴｏ
ｕｔが増／減するとＴｄも増／減する。したがって、こ
のクロック周期検出回路２０は、クロック周期とデータ
読出時間Ｔｏｕｔの関係をモニタする回路にもなってい
る。
効果が得られる。なお、ＳＤＲＡＭの読出系の回路に
は、多くのバッファ、インバータなどが含まれているの
で、データ読出時間Ｔｏｕｔと上記遅延時間Ｔｄには相
関関係があり、ＳＤＲＡＭの使用条件などによってＴｏ
ｕｔが増／減するとＴｄも増／減する。したがって、こ
のクロック周期検出回路２０は、クロック周期とデータ
読出時間Ｔｏｕｔの関係をモニタする回路にもなってい
る。
【００６６】［実施の形態３］図９は、この発明の実施
の形態３によるＳＤＲＡＭの読出データＤＯの転送およ
び出力に関連する部分の構成を示す回路ブロック図であ
って、図２３と対比される図である。
の形態３によるＳＤＲＡＭの読出データＤＯの転送およ
び出力に関連する部分の構成を示す回路ブロック図であ
って、図２３と対比される図である。
【００６７】図９を参照して、この回路は図２３の回路
と異なる点は、転送制御回路８４が転送制御回路３９で
置換され、プリアンプ活性化信号ＰＡＥが転送制御回路
３９にも入力されている点である。
と異なる点は、転送制御回路８４が転送制御回路３９で
置換され、プリアンプ活性化信号ＰＡＥが転送制御回路
３９にも入力されている点である。
【００６８】転送制御回路３９は、図１０の信号発生回
路４０を含む。信号発生回路４０は、パルス発生回路４
１、ゲート回路４２およびフリップフロップ４５を含
む。パルス発生回路４１は、図６のパルス発生回路２１
と同様に遅延回路２２およびＡＮＤゲート２５を含み、
内部クロック信号ＣＬＫ′の立上がりエッジに応答して
立上がり、遅延回路２２の遅延時間だけ経過した後に立
下がる信号を生成する。この信号は、フリップフロップ
４５用のセット信号ＳＥＴとなる。
路４０を含む。信号発生回路４０は、パルス発生回路４
１、ゲート回路４２およびフリップフロップ４５を含
む。パルス発生回路４１は、図６のパルス発生回路２１
と同様に遅延回路２２およびＡＮＤゲート２５を含み、
内部クロック信号ＣＬＫ′の立上がりエッジに応答して
立上がり、遅延回路２２の遅延時間だけ経過した後に立
下がる信号を生成する。この信号は、フリップフロップ
４５用のセット信号ＳＥＴとなる。
【００６９】ゲート回路４２は、インバータ４３および
直列接続された複数（図では４つ）のＡＮＤゲート４４
を含む。セット信号ＳＥＴは、インバータ４３を介して
各ＡＮＤゲート４４の一方入力ノードに入力される。信
号ＰＡＥは、初段のＡＮＤゲート４４の他方入力ノード
に入力される。各ＡＮＤゲート４４の出力信号は後段の
ＡＮＤゲート４４の他方入力ノードに入力される。最終
段のＡＮＤゲート４４の出力信号は、フリップフロップ
４５のリセット信号ＲＳＴとなる。
直列接続された複数（図では４つ）のＡＮＤゲート４４
を含む。セット信号ＳＥＴは、インバータ４３を介して
各ＡＮＤゲート４４の一方入力ノードに入力される。信
号ＰＡＥは、初段のＡＮＤゲート４４の他方入力ノード
に入力される。各ＡＮＤゲート４４の出力信号は後段の
ＡＮＤゲート４４の他方入力ノードに入力される。最終
段のＡＮＤゲート４４の出力信号は、フリップフロップ
４５のリセット信号ＲＳＴとなる。
【００７０】クロック周期が予め定められた周期よりも
長く、信号ＰＡＥがＡＮＤゲート４４列内を進行してい
る途中でセット信号ＳＥＴの正パルスが発生しない場合
は、信号ＰＡＥはＡＮＤゲート４４列を通過する。クロ
ック周期が予め定められた周期よりも短く、信号ＰＡＥ
がＡＮＤゲート４４列内を進行している途中でセット信
号ＳＥＴの正パルスが発生する場合は、その正パルスが
インバータ４４で反転されてＡＮＤゲート４４の一方入
力ノードに入力され、信号ＰＡＥが消去される。
長く、信号ＰＡＥがＡＮＤゲート４４列内を進行してい
る途中でセット信号ＳＥＴの正パルスが発生しない場合
は、信号ＰＡＥはＡＮＤゲート４４列を通過する。クロ
ック周期が予め定められた周期よりも短く、信号ＰＡＥ
がＡＮＤゲート４４列内を進行している途中でセット信
号ＳＥＴの正パルスが発生する場合は、その正パルスが
インバータ４４で反転されてＡＮＤゲート４４の一方入
力ノードに入力され、信号ＰＡＥが消去される。
【００７１】フリップフロップ４５は、ＮＯＲゲート４
６，４７を含み、セット信号ＳＥＴがパルス的に「Ｈ」
レベルになったことに応じてセットされ、リセット信号
ＲＳＴがパルス的に「Ｈ」レベルになったことに応じて
リセットされる。フリップフロップ４５の出力信号は、
フリップフロップ４５がセットされている期間だけ
「Ｈ」レベルとなる。フリップフロップ４５の出力信号
が信号φ１となる。信号φ２，φ３は、従来と同様に生
成される。
６，４７を含み、セット信号ＳＥＴがパルス的に「Ｈ」
レベルになったことに応じてセットされ、リセット信号
ＲＳＴがパルス的に「Ｈ」レベルになったことに応じて
リセットされる。フリップフロップ４５の出力信号は、
フリップフロップ４５がセットされている期間だけ
「Ｈ」レベルとなる。フリップフロップ４５の出力信号
が信号φ１となる。信号φ２，φ３は、従来と同様に生
成される。
【００７２】次に、図９および図１０で示したＳＤＲＡ
Ｍの動作について説明する。図１１は、クロック周期が
予め定められた周期よりも長い場合のＳＤＲＡＭの動作
を示すタイムチャートである。
Ｍの動作について説明する。図１１は、クロック周期が
予め定められた周期よりも長い場合のＳＤＲＡＭの動作
を示すタイムチャートである。
【００７３】外部クロック信号ＣＬＫが与えられると、
ＤＬＬ回路８２によって、外部クロック信号ＣＬＫと同
じ周波数で予め定められた時間だけ立上がり／立下がり
タイミングを早めた内部クロック信号ＣＬＫ′が生成さ
れる。外部クロック信号ＣＬＫのあるサイクル０の立上
がりエッジに応答して、信号ＰＡＥがパルス的に「Ｈ」
レベルに立上がり、データバスＤＢ１に読出データＤＯ
１が出力される。
ＤＬＬ回路８２によって、外部クロック信号ＣＬＫと同
じ周波数で予め定められた時間だけ立上がり／立下がり
タイミングを早めた内部クロック信号ＣＬＫ′が生成さ
れる。外部クロック信号ＣＬＫのあるサイクル０の立上
がりエッジに応答して、信号ＰＡＥがパルス的に「Ｈ」
レベルに立上がり、データバスＤＢ１に読出データＤＯ
１が出力される。
【００７４】また、内部クロック信号ＣＬＫ′が生成さ
れると、パルス発生回路４１によって、内部クロック信
号ＣＬＫ′の立上がりエッジに応答して立上がり遅延回
路２２の遅延時間経過後に立下がる信号ＳＥＴが生成さ
れる。
れると、パルス発生回路４１によって、内部クロック信
号ＣＬＫ′の立上がりエッジに応答して立上がり遅延回
路２２の遅延時間経過後に立下がる信号ＳＥＴが生成さ
れる。
【００７５】クロック周期が予め定められた周期よりも
長い場合は、信号ＰＡＥの正パルスがＡＮＤゲート４４
列を進行している途中でセット信号ＳＥＴが「Ｈ」レベ
ルに立上がることはないので、その正パルスがＡＮＤゲ
ート４４列を通過する。このため図１１（ｅ）（ｇ）に
示すように、リセット信号ＲＳＴがパルス的に「Ｈ」レ
ベルになってフリップフロップ４５の出力信号φ１が
「Ｌ」レベルとなる。
長い場合は、信号ＰＡＥの正パルスがＡＮＤゲート４４
列を進行している途中でセット信号ＳＥＴが「Ｈ」レベ
ルに立上がることはないので、その正パルスがＡＮＤゲ
ート４４列を通過する。このため図１１（ｅ）（ｇ）に
示すように、リセット信号ＲＳＴがパルス的に「Ｈ」レ
ベルになってフリップフロップ４５の出力信号φ１が
「Ｌ」レベルとなる。
【００７６】外部クロック信号ＣＬＫのサイクル１の立
上がりエッジに対応する内部クロック信号ＣＬＫ′のサ
イクル１′の立上がりエッジに応答して、セット信号Ｓ
ＥＴがパルス的に「Ｈ」レベルに立上がると、このパル
スに応答してフリップフロップ４５がセットされ、信号
φ１が「Ｈ」レベルに立上がる。これにより、ラッチ回
路ＬＡ１のクロックトインバータ９１が活性化されクロ
ックトインバータ９２が非活性化されてデータバスＤＢ
１のデータＤＯがデータバスＤＢ２に伝達される。
上がりエッジに対応する内部クロック信号ＣＬＫ′のサ
イクル１′の立上がりエッジに応答して、セット信号Ｓ
ＥＴがパルス的に「Ｈ」レベルに立上がると、このパル
スに応答してフリップフロップ４５がセットされ、信号
φ１が「Ｈ」レベルに立上がる。これにより、ラッチ回
路ＬＡ１のクロックトインバータ９１が活性化されクロ
ックトインバータ９２が非活性化されてデータバスＤＢ
１のデータＤＯがデータバスＤＢ２に伝達される。
【００７７】また、内部クロック信号ＣＬＫ′のサイク
ル２′，３′の立上がりエッジに応答して信号φ２，φ
３がそれぞれパルス的に「Ｈ」レベルとなり、内部クロ
ック信号ＣＬＫ′のサイクル３′の立上がりエッジから
所定時間経過後に読出データＤＯがデータ入出力ピンＰ
ＱＰに出力される。
ル２′，３′の立上がりエッジに応答して信号φ２，φ
３がそれぞれパルス的に「Ｈ」レベルとなり、内部クロ
ック信号ＣＬＫ′のサイクル３′の立上がりエッジから
所定時間経過後に読出データＤＯがデータ入出力ピンＰ
ＱＰに出力される。
【００７８】また、図１２は、クロック周期が予め定め
られた周期よりも短い場合のＳＤＲＡＭの動作を示すタ
イムチャートである。
られた周期よりも短い場合のＳＤＲＡＭの動作を示すタ
イムチャートである。
【００７９】外部クロック信号ＣＬＫが与えられると、
内部クロック信号ＣＬＫ′が生成されるとともに、外部
クロック信号ＣＬＫのあるサイクル０の立上がりエッジ
に応答して信号ＰＡＥがパルス的に「Ｈ」レベルに立上
がり、データバスＤＢ１に読出データＤＯ１が出力され
る。また、内部クロック信号ＣＬＫ′に同期してセット
信号ＳＥＴが生成される。
内部クロック信号ＣＬＫ′が生成されるとともに、外部
クロック信号ＣＬＫのあるサイクル０の立上がりエッジ
に応答して信号ＰＡＥがパルス的に「Ｈ」レベルに立上
がり、データバスＤＢ１に読出データＤＯ１が出力され
る。また、内部クロック信号ＣＬＫ′に同期してセット
信号ＳＥＴが生成される。
【００８０】クロック周期が予め定められた周期よりも
短い場合は、信号ＰＡＥの正パルスがＡＮＤゲート４４
列内を進行している途中でセット信号ＳＥＴが「Ｈ」レ
ベルに立上がるので、その正パルスがＡＮＤゲート４４
列を通過せずに消滅する。このため、図１２（ｅ）
（ｇ）に示すように、リセット信号ＲＳＴは「Ｌ」レベ
ルのまま変化せず、フリップフロップ４６の出力信号φ
１は「Ｈ」レベルに固定される。これにより、ラッチ回
路ＬＡ１のクロックトインバータ９１が活性化されると
ともに、クロックトインバータ９２が非活性化され、デ
ータバスＤＢ１とＤＢ２が結合される。
短い場合は、信号ＰＡＥの正パルスがＡＮＤゲート４４
列内を進行している途中でセット信号ＳＥＴが「Ｈ」レ
ベルに立上がるので、その正パルスがＡＮＤゲート４４
列を通過せずに消滅する。このため、図１２（ｅ）
（ｇ）に示すように、リセット信号ＲＳＴは「Ｌ」レベ
ルのまま変化せず、フリップフロップ４６の出力信号φ
１は「Ｈ」レベルに固定される。これにより、ラッチ回
路ＬＡ１のクロックトインバータ９１が活性化されると
ともに、クロックトインバータ９２が非活性化され、デ
ータバスＤＢ１とＤＢ２が結合される。
【００８１】したがって、この実施の形態では、クロッ
ク周期が予め定められた周期よりも短くなった場合で
も、データバスＤＢ１に出力されたデータＤＯ１がその
ままデータバスＤＢ２に伝達されるので、データバスＤ
Ｂ２にデータＤＯ１が伝達された後に信号φ２が「Ｈ」
レベルになる限り、誤動作が生じることはない。したが
って、動作周波数の許容範囲が拡張される。
ク周期が予め定められた周期よりも短くなった場合で
も、データバスＤＢ１に出力されたデータＤＯ１がその
ままデータバスＤＢ２に伝達されるので、データバスＤ
Ｂ２にデータＤＯ１が伝達された後に信号φ２が「Ｈ」
レベルになる限り、誤動作が生じることはない。したが
って、動作周波数の許容範囲が拡張される。
【００８２】［実施の形態４］図１３は、この発明の実
施の形態４によるＳＤＲＡＭの読出データＤＯの転送お
よび出力に関連する部分の構成を示す回路ブロック図で
あって、図２３と対比される図である。
施の形態４によるＳＤＲＡＭの読出データＤＯの転送お
よび出力に関連する部分の構成を示す回路ブロック図で
あって、図２３と対比される図である。
【００８３】図１３を参照して、この回路が図２３の回
路と異なる点は、転送制御回路８４が転送制御回路４９
で置換され、信号ＰＡＥ，ＬＮＧが転送制御回路４９に
入力されている点である。信号ＬＮＧは、クロック周期
が予め定められた周期よりも長い場合に「Ｈ」レベルと
なり、短い場合に「Ｌ」レベルとなる信号であり、図１
または図６の回路で生成される。
路と異なる点は、転送制御回路８４が転送制御回路４９
で置換され、信号ＰＡＥ，ＬＮＧが転送制御回路４９に
入力されている点である。信号ＬＮＧは、クロック周期
が予め定められた周期よりも長い場合に「Ｈ」レベルと
なり、短い場合に「Ｌ」レベルとなる信号であり、図１
または図６の回路で生成される。
【００８４】転送制御回路４９は、図１４の信号発生回
路５０を備える。信号発生回路５０は、パルス発生回路
５１、遅延回路５２およびセレクタ５４を含む。パルス
発生回路５１は、図６のパルス発生回路２１と同様に遅
延回路２２およびＡＮＤゲート２５を含み、内部クロッ
ク信号ＣＬＫ′の立上がりエッジに応答して立上がり遅
延回路２２の遅延時間だけ経過した後に立下がる信号Ｃ
ＬＫＤ′を生成する。
路５０を備える。信号発生回路５０は、パルス発生回路
５１、遅延回路５２およびセレクタ５４を含む。パルス
発生回路５１は、図６のパルス発生回路２１と同様に遅
延回路２２およびＡＮＤゲート２５を含み、内部クロッ
ク信号ＣＬＫ′の立上がりエッジに応答して立上がり遅
延回路２２の遅延時間だけ経過した後に立下がる信号Ｃ
ＬＫＤ′を生成する。
【００８５】遅延回路５２は、直列接続された複数（図
では３つ）のバッファ５３を含み、プリアンプ活性化信
号ＰＡＥを遅延させて信号ＰＡＥＤを生成する。たとえ
ば図１１で示したように、読出データＤＯ１は、信号Ｐ
ＡＥがパルス的に「Ｈ」レベルになってから所定時間経
過後にデータバスＤＢ１に出力される。遅延回路５２
は、その所定時間に等しい遅延時間を有する。したがっ
て、信号ＰＡＥＤは、データバスＤＢ１に読出データＤ
Ｏ１が出力されるのと同じタイミングでパルス的に
「Ｈ」レベルに立上がる。
では３つ）のバッファ５３を含み、プリアンプ活性化信
号ＰＡＥを遅延させて信号ＰＡＥＤを生成する。たとえ
ば図１１で示したように、読出データＤＯ１は、信号Ｐ
ＡＥがパルス的に「Ｈ」レベルになってから所定時間経
過後にデータバスＤＢ１に出力される。遅延回路５２
は、その所定時間に等しい遅延時間を有する。したがっ
て、信号ＰＡＥＤは、データバスＤＢ１に読出データＤ
Ｏ１が出力されるのと同じタイミングでパルス的に
「Ｈ」レベルに立上がる。
【００８６】セレクタ５４は、インバータ５５、ＡＮＤ
ゲート５６，５７およびＯＲゲート５８を含む。信号Ｃ
ＬＫＤ′はＡＮＤゲート５６の一方入力ノードに入力さ
れる。信号ＬＮＧは、ＡＮＤゲート５６の他方入力ノー
ドに直接入力されるとともに、インバータ５５を介して
ＡＮＤゲート５７の一方入力ノードに入力される。信号
ＰＡＥＤは、ＡＮＤゲート５７の他方入力ノードに入力
される。ＯＲゲート５８は、ＡＮＤゲート５６，５７の
出力信号を受ける。ＯＲゲート５８の出力信号すなわち
セレクタ５４の出力信号が信号φ１となる。信号ＬＮＧ
が「Ｌ」レベルの場合は信号ＰＡＥＤが信号φ１とな
り、信号ＬＮＧが「Ｈ」レベルの場合は信号ＣＬＫＤ′
が信号φ１となる。
ゲート５６，５７およびＯＲゲート５８を含む。信号Ｃ
ＬＫＤ′はＡＮＤゲート５６の一方入力ノードに入力さ
れる。信号ＬＮＧは、ＡＮＤゲート５６の他方入力ノー
ドに直接入力されるとともに、インバータ５５を介して
ＡＮＤゲート５７の一方入力ノードに入力される。信号
ＰＡＥＤは、ＡＮＤゲート５７の他方入力ノードに入力
される。ＯＲゲート５８は、ＡＮＤゲート５６，５７の
出力信号を受ける。ＯＲゲート５８の出力信号すなわち
セレクタ５４の出力信号が信号φ１となる。信号ＬＮＧ
が「Ｌ」レベルの場合は信号ＰＡＥＤが信号φ１とな
り、信号ＬＮＧが「Ｈ」レベルの場合は信号ＣＬＫＤ′
が信号φ１となる。
【００８７】次に、図１３および図１４に示したＳＤＲ
ＡＭの動作について簡単に説明する。クロック周期が予
め定められた周期よりも長く、信号ＬＮＧが「Ｈ」レベ
ルの場合は、信号ＣＬＫＤ′がセレクタ５４によって選
択されて信号φ１となる。この場合は、図１５に示すよ
うに、内部クロック信号ＣＬＫ′の立上がりエッジに応
答して、信号φ１がパルス的に「Ｈ」レベルに立上が
り、図１３の回路は図２３の回路と同様に動作する。
ＡＭの動作について簡単に説明する。クロック周期が予
め定められた周期よりも長く、信号ＬＮＧが「Ｈ」レベ
ルの場合は、信号ＣＬＫＤ′がセレクタ５４によって選
択されて信号φ１となる。この場合は、図１５に示すよ
うに、内部クロック信号ＣＬＫ′の立上がりエッジに応
答して、信号φ１がパルス的に「Ｈ」レベルに立上が
り、図１３の回路は図２３の回路と同様に動作する。
【００８８】また、クロック周期が予め定められた周期
よりも短く、信号ＬＮＧが「Ｌ」レベルの場合は、信号
ＰＡＤＥがセレクタ５４によって選択され、図１６に示
すように、信号ＰＡＤＥに応答してφ１がパルス的に
「Ｈ」レベルになる。したがって、図１３において、読
出データＤＯがデータバスＤＢ１に出力されたことに応
じて信号φ１がパルス的に「Ｈ」レベルになるので、従
来のように読出データＤＯがデータバスＤＢ１に出力さ
れる前に信号φ１がパルス的に「Ｈ」レベルになって誤
動作が生じることはない。
よりも短く、信号ＬＮＧが「Ｌ」レベルの場合は、信号
ＰＡＤＥがセレクタ５４によって選択され、図１６に示
すように、信号ＰＡＤＥに応答してφ１がパルス的に
「Ｈ」レベルになる。したがって、図１３において、読
出データＤＯがデータバスＤＢ１に出力されたことに応
じて信号φ１がパルス的に「Ｈ」レベルになるので、従
来のように読出データＤＯがデータバスＤＢ１に出力さ
れる前に信号φ１がパルス的に「Ｈ」レベルになって誤
動作が生じることはない。
【００８９】［実施の形態５］図１７は、この発明の実
施の形態５によるＳＤＲＡＭのクロック周期検出回路６
０の構成を示す回路図である。
施の形態５によるＳＤＲＡＭのクロック周期検出回路６
０の構成を示す回路図である。
【００９０】図１７を参照して、このクロック周期検出
回路６０が図６のクロック周期検出回路１７と異なる点
は、パルス発生回路２１′、フリップフロップ３３′お
よびラッチ回路ＬＡ′が新たに設けられ、ゲート回路２
８がゲート回路２８′で置換され、内部クロックＣＬ
Ｋ′に応答して信号ＬＮＧ，ＬＮＧ′が出力される点で
ある。
回路６０が図６のクロック周期検出回路１７と異なる点
は、パルス発生回路２１′、フリップフロップ３３′お
よびラッチ回路ＬＡ′が新たに設けられ、ゲート回路２
８がゲート回路２８′で置換され、内部クロックＣＬ
Ｋ′に応答して信号ＬＮＧ，ＬＮＧ′が出力される点で
ある。
【００９１】ゲート回路２８′は、ゲート回路２８から
遅延回路３０および１つのＡＮＤゲート３２を除去した
ものである。パルス発生回路２１の出力信号ＣＬＫＤ
は、初段のＡＮＤゲート３２の他方入力ノードに直接入
力される。
遅延回路３０および１つのＡＮＤゲート３２を除去した
ものである。パルス発生回路２１の出力信号ＣＬＫＤ
は、初段のＡＮＤゲート３２の他方入力ノードに直接入
力される。
【００９２】パルス発生回路２１′には、内部クロック
信号ＣＬＫ′が入力される。パルス発生回路２１′の出
力信号ＣＬＫＤ′は、ラッチ回路ＬＡ，ＬＡ′のクロッ
クトインバータ９１の制御ノードに入力されるととも
に、インバータ９４を介してクロックトインバータ９２
の制御ノードに入力される。フリップフロップ３３′に
は、セット信号ＳＥＴ′およびリセット信号ＲＳＴが与
えられる。セット信号ＳＥＴ′は、ＡＮＤゲート３２列
のうちの最終段以外の所定段目（図では初段）のＡＮＤ
ゲート３２の出力信号である。リセット信号ＲＳＴは、
遅延回路２６の出力信号であって、フリップフロップ３
３にも入力されている。フリップフロップ３３′の出力
信号φ３３′は、ラッチ回路ＬＡ′のクロックトインバ
ータ９１に入力される。ラッチ回路ＬＡ，ＬＡ′の出力
信号は、それぞれ信号ＬＮＧ，ＬＮＧ′となる。
信号ＣＬＫ′が入力される。パルス発生回路２１′の出
力信号ＣＬＫＤ′は、ラッチ回路ＬＡ，ＬＡ′のクロッ
クトインバータ９１の制御ノードに入力されるととも
に、インバータ９４を介してクロックトインバータ９２
の制御ノードに入力される。フリップフロップ３３′に
は、セット信号ＳＥＴ′およびリセット信号ＲＳＴが与
えられる。セット信号ＳＥＴ′は、ＡＮＤゲート３２列
のうちの最終段以外の所定段目（図では初段）のＡＮＤ
ゲート３２の出力信号である。リセット信号ＲＳＴは、
遅延回路２６の出力信号であって、フリップフロップ３
３にも入力されている。フリップフロップ３３′の出力
信号φ３３′は、ラッチ回路ＬＡ′のクロックトインバ
ータ９１に入力される。ラッチ回路ＬＡ，ＬＡ′の出力
信号は、それぞれ信号ＬＮＧ，ＬＮＧ′となる。
【００９３】信号ＣＬＫＤ′は、１段のＡＮＤゲート３
２によって予め定められた時間Ｔｄ１だけ遅延され、３
段のＡＮＤゲート３２によって予め定められた時間Ｔｄ
２（Ｔｄ２＞Ｔｄ１）だけ遅延される。外部クロック信
号ＣＬＫの立上がりから内部クロック信号ＣＬＫ′の立
上がりまでの時間がＴｄ２よりも長い場合は、信号ＣＬ
ＫＤの正パルスが３段のＡＮＤゲート３２を通過してフ
リップフロップ３３，３３′をセットするので、信号Ｌ
ＮＧ，ＬＮＧ′はともに「Ｈ」レベルとなる。
２によって予め定められた時間Ｔｄ１だけ遅延され、３
段のＡＮＤゲート３２によって予め定められた時間Ｔｄ
２（Ｔｄ２＞Ｔｄ１）だけ遅延される。外部クロック信
号ＣＬＫの立上がりから内部クロック信号ＣＬＫ′の立
上がりまでの時間がＴｄ２よりも長い場合は、信号ＣＬ
ＫＤの正パルスが３段のＡＮＤゲート３２を通過してフ
リップフロップ３３，３３′をセットするので、信号Ｌ
ＮＧ，ＬＮＧ′はともに「Ｈ」レベルとなる。
【００９４】外部クロック信号ＣＬＫの立上がりから内
部クロック信号ＣＬＫ′の立上がりまでの時間がＴｄ１
よりも長くＴｄ２よりも短い場合は、信号ＣＬＫＤの正
パルスが１段のＡＮＤゲート３２を通過してフリップフ
ロップ３３′のみをセットするので、信号ＬＮＧ，ＬＮ
Ｇ′はそれぞれ「Ｌ」レベルおよび「Ｈ」レベルとな
る。外部クロック信号ＣＬＫの立上がりから内部クロッ
ク信号ＣＬＫ′の立上がりまでの時間がＴｄ１よりも短
い場合は、信号ＣＬＫＤの正パルスがＡＮＤゲート３２
列内で消去され、フリップフロップ３３，３３′がセッ
トされないので、信号ＬＮＧ，ＬＮＧ′はともに「Ｌ」
レベルとなる。
部クロック信号ＣＬＫ′の立上がりまでの時間がＴｄ１
よりも長くＴｄ２よりも短い場合は、信号ＣＬＫＤの正
パルスが１段のＡＮＤゲート３２を通過してフリップフ
ロップ３３′のみをセットするので、信号ＬＮＧ，ＬＮ
Ｇ′はそれぞれ「Ｌ」レベルおよび「Ｈ」レベルとな
る。外部クロック信号ＣＬＫの立上がりから内部クロッ
ク信号ＣＬＫ′の立上がりまでの時間がＴｄ１よりも短
い場合は、信号ＣＬＫＤの正パルスがＡＮＤゲート３２
列内で消去され、フリップフロップ３３，３３′がセッ
トされないので、信号ＬＮＧ，ＬＮＧ′はともに「Ｌ」
レベルとなる。
【００９５】図１８は、このＳＤＲＡＭの読出データＤ
Ｏのデータ転送および出力に関連する部分を示す回路ブ
ロック図であって、図４と対比される図である。
Ｏのデータ転送および出力に関連する部分を示す回路ブ
ロック図であって、図４と対比される図である。
【００９６】図１８を参照して、この回路が図４の回路
と異なる点は、転送制御回路８４とラッチ回路ＬＡ２と
の間にゲート回路６１が新たに設けられている点であ
る。ゲート回路６１は、ゲート回路１０と同様、インバ
ータ１１およびＮＡＮＤゲート１２を含む。転送制御信
号φ２は、インバータ１１を介してＮＡＮＤゲート１２
の一方入力ノードに入力される。図１７のクロック周期
検出回路６０で生成された信号ＬＮＧ′は、ＮＡＮＤゲ
ート１２の他方入力ノードに入力される。ＮＡＮＤゲー
ト１２の出力信号φ２′が転送制御信号としてラッチ回
路ＬＡ２に入力される。
と異なる点は、転送制御回路８４とラッチ回路ＬＡ２と
の間にゲート回路６１が新たに設けられている点であ
る。ゲート回路６１は、ゲート回路１０と同様、インバ
ータ１１およびＮＡＮＤゲート１２を含む。転送制御信
号φ２は、インバータ１１を介してＮＡＮＤゲート１２
の一方入力ノードに入力される。図１７のクロック周期
検出回路６０で生成された信号ＬＮＧ′は、ＮＡＮＤゲ
ート１２の他方入力ノードに入力される。ＮＡＮＤゲー
ト１２の出力信号φ２′が転送制御信号としてラッチ回
路ＬＡ２に入力される。
【００９７】外部クロック信号ＣＬＫの立上がりから内
部クロック信号ＣＬＫ′の立上がりまでの時間がＴｄ２
よりも長いため信号ＬＮＧ，ＬＮＧ′がともに「Ｈ」レ
ベルの場合は、信号φ１，φ２は、そのままゲート回路
１０，６１を通過して信号φ１′，φ２′となる。この
場合は、図１８の回路は図２３の回路と同様に動作す
る。
部クロック信号ＣＬＫ′の立上がりまでの時間がＴｄ２
よりも長いため信号ＬＮＧ，ＬＮＧ′がともに「Ｈ」レ
ベルの場合は、信号φ１，φ２は、そのままゲート回路
１０，６１を通過して信号φ１′，φ２′となる。この
場合は、図１８の回路は図２３の回路と同様に動作す
る。
【００９８】外部クロック信号ＣＬＫの立上がりから内
部クロック信号ＣＬＫ′の立上がりまでの時間がＴｄ１
よりも長くＴｄ２よりも短いため信号ＬＮＧ，ＬＮＧ′
がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、
信号φ１′は「Ｈ」レベルに固定され、信号φ２は信号
φ２′となる。この場合は、データバスＤＢ１とＤＢ２
は常時結合され、プリアンプ８５からデータバスＤＢ１
に出力されたデータＤＯはラッチ回路ＬＡ１でタイミン
グ調整されずにデータバスＤＢに伝達される。
部クロック信号ＣＬＫ′の立上がりまでの時間がＴｄ１
よりも長くＴｄ２よりも短いため信号ＬＮＧ，ＬＮＧ′
がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、
信号φ１′は「Ｈ」レベルに固定され、信号φ２は信号
φ２′となる。この場合は、データバスＤＢ１とＤＢ２
は常時結合され、プリアンプ８５からデータバスＤＢ１
に出力されたデータＤＯはラッチ回路ＬＡ１でタイミン
グ調整されずにデータバスＤＢに伝達される。
【００９９】外部クロック信号ＣＬＫの立上がりから内
部クロック信号ＣＬＫ′の立上がりまでの時間がＴｄ１
よりも短いため信号ＬＮＧ，ＬＮＧ′がともに「Ｌ」レ
ベルの場合は、信号φ１′，φ２′は「Ｈ」レベルに固
定される。この場合は、データバスＤＢ１とＤＢ２とＤ
Ｂ３は常時結合され、プリアンプ８５からデータバスＤ
Ｂに出力されたデータＤＯはラッチ回路ＬＡ１，ＬＡ２
でタイミング調整されずにデータバスＤＢ２，ＤＢ３に
伝達される。
部クロック信号ＣＬＫ′の立上がりまでの時間がＴｄ１
よりも短いため信号ＬＮＧ，ＬＮＧ′がともに「Ｌ」レ
ベルの場合は、信号φ１′，φ２′は「Ｈ」レベルに固
定される。この場合は、データバスＤＢ１とＤＢ２とＤ
Ｂ３は常時結合され、プリアンプ８５からデータバスＤ
Ｂに出力されたデータＤＯはラッチ回路ＬＡ１，ＬＡ２
でタイミング調整されずにデータバスＤＢ２，ＤＢ３に
伝達される。
【０１００】次に、図１７および図１８で示したＳＤＲ
ＡＭの動作について説明する。ＳＤＲＡＭの読出系回路
およびＤＬＬ回路の各々には複数のバッファやインバー
タが含まれているので、データ読出時間Ｔｏｕｔおよび
内部クロック信号ＣＬＫ′の外部クロック信号ＣＬＫに
対する進み時間Ｔｆは図１７の遅延時間Ｔｄ２，Ｔｄ１
と相関関係にあり、ＳＤＲＡＭの使用条件などによって
Ｔｏｕｔ，Ｔｆが増／減するとＴｄ２，Ｔｄ１も増／減
する。したがって、クロック周期が一定の場合でも、Ｓ
ＤＲＡＭの使用条件などによってＴｏｕｔ，Ｔｆが変化
したときは、その変化に応じてラッチ回路ＬＡ１，ＬＡ
２が制御される。
ＡＭの動作について説明する。ＳＤＲＡＭの読出系回路
およびＤＬＬ回路の各々には複数のバッファやインバー
タが含まれているので、データ読出時間Ｔｏｕｔおよび
内部クロック信号ＣＬＫ′の外部クロック信号ＣＬＫに
対する進み時間Ｔｆは図１７の遅延時間Ｔｄ２，Ｔｄ１
と相関関係にあり、ＳＤＲＡＭの使用条件などによって
Ｔｏｕｔ，Ｔｆが増／減するとＴｄ２，Ｔｄ１も増／減
する。したがって、クロック周期が一定の場合でも、Ｓ
ＤＲＡＭの使用条件などによってＴｏｕｔ，Ｔｆが変化
したときは、その変化に応じてラッチ回路ＬＡ１，ＬＡ
２が制御される。
【０１０１】すなわち、Ｔｏｕｔ，Ｔｆが短く、Ｔｄ
１，Ｔｄ２が外部クロック信号ＣＬＫの立上がりから内
部クロック信号ＣＬＫ′の立上がりまでの時間よりも短
い場合は、信号ＬＮＧ，ＬＮＧ′がともに「Ｈ」レベル
となり、図１９に示すように、内部クロック信号ＣＬ
Ｋ′のサイクル１′〜３′の立上がりエッジに同期して
信号φ１′，φ２′，φ３がそれぞれパルス的に「Ｈ」
レベルに立上がる。外部クロック信号ＣＬＫのサイクル
０の立上がりエッジに同期してデータバスＤＢ１に読出
されたデータＤＯは、信号φ１′，φ２′，φ３に同期
してデータバスＤＢ１→データバスＤＢ２→データバス
ＤＢ３→出力バッファ８６と伝達され、外部クロック信
号ＣＬＫのサイクル３の立上がりエッジに同期してデー
タ入出力ピンＤＱＰに出力される。
１，Ｔｄ２が外部クロック信号ＣＬＫの立上がりから内
部クロック信号ＣＬＫ′の立上がりまでの時間よりも短
い場合は、信号ＬＮＧ，ＬＮＧ′がともに「Ｈ」レベル
となり、図１９に示すように、内部クロック信号ＣＬ
Ｋ′のサイクル１′〜３′の立上がりエッジに同期して
信号φ１′，φ２′，φ３がそれぞれパルス的に「Ｈ」
レベルに立上がる。外部クロック信号ＣＬＫのサイクル
０の立上がりエッジに同期してデータバスＤＢ１に読出
されたデータＤＯは、信号φ１′，φ２′，φ３に同期
してデータバスＤＢ１→データバスＤＢ２→データバス
ＤＢ３→出力バッファ８６と伝達され、外部クロック信
号ＣＬＫのサイクル３の立上がりエッジに同期してデー
タ入出力ピンＤＱＰに出力される。
【０１０２】また、Ｔｏｕｔが許容値よりも長くＴｆが
許容値よりも短く、外部クロック信号ＣＬＫの立上がり
から内部クロック信号ＣＬＫ′の立上がりまでの時間が
Ｔｄ１とＴｄ２の間にある場合は、信号ＬＮＧ，ＬＮ
Ｇ′がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルとな
り、図２０に示すように、信号φ１′が「Ｈ」レベルに
固定され、内部クロック信号ＣＬＫ′のサイクル２′，
３′の立上がりエッジに同期して信号φ２′，φ３がそ
れぞれパルス的に「Ｈ」レベルになる。外部クロック信
号ＣＬＫのサイクル０の立上がりエッジに応答して、デ
ータバスＤＢ１に読出されたデータＤＯは、ラッチ回路
ＬＡ１でタイミング調整されることなくデータバスＤＢ
２に伝達され、さらに信号φ２′，φ３′に同期してデ
ータバスＤＢ３および出力バッファ８６に伝達される。
出力バッファ８６は、外部クロック信号ＣＬＫのサイク
ル３が立上がりエッジに同期してデータＤＯをデータ入
出力ピンＤＱＰに出力する。
許容値よりも短く、外部クロック信号ＣＬＫの立上がり
から内部クロック信号ＣＬＫ′の立上がりまでの時間が
Ｔｄ１とＴｄ２の間にある場合は、信号ＬＮＧ，ＬＮ
Ｇ′がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルとな
り、図２０に示すように、信号φ１′が「Ｈ」レベルに
固定され、内部クロック信号ＣＬＫ′のサイクル２′，
３′の立上がりエッジに同期して信号φ２′，φ３がそ
れぞれパルス的に「Ｈ」レベルになる。外部クロック信
号ＣＬＫのサイクル０の立上がりエッジに応答して、デ
ータバスＤＢ１に読出されたデータＤＯは、ラッチ回路
ＬＡ１でタイミング調整されることなくデータバスＤＢ
２に伝達され、さらに信号φ２′，φ３′に同期してデ
ータバスＤＢ３および出力バッファ８６に伝達される。
出力バッファ８６は、外部クロック信号ＣＬＫのサイク
ル３が立上がりエッジに同期してデータＤＯをデータ入
出力ピンＤＱＰに出力する。
【０１０３】また、Ｔｏｕｔ，Ｔｆが許容値よりも十分
に長く、外部クロック信号ＣＬＫの立上がりから内部ク
ロック信号ＣＬＫ′の立上がりまでの時間がＴｄ１より
も短い場合は、信号ＬＮＧ，ＬＮＧ′がともに「Ｌ」レ
ベルとなり、図２１に示すように、信号φ１′，φ２′
がともに「Ｈ」レベルに固定され、信号φ３が内部クロ
ック信号ＣＬＫ′のサイクル３′の立上がりエッジに同
期してパルス的に「Ｈ」レベルに立上がる。外部クロッ
ク信号ＣＬＫのサイクル０の立上がりエッジに応答し
て、データバスＤＢ１に読出されたデータＤＯは、ラッ
チ回路ＬＡ１，ＬＡ２でタイミング調整されることなく
データバスＤＢ２，Ｄ３に伝達され、さらに信号φ３に
同期して出力バッファ８６に伝達される。出力バッファ
８６は、外部クロック信号ＣＬＫのサイクル３が立上が
りエッジに同期してデータＤＯをデータ入出力ピンＤＱ
Ｐに出力する。
に長く、外部クロック信号ＣＬＫの立上がりから内部ク
ロック信号ＣＬＫ′の立上がりまでの時間がＴｄ１より
も短い場合は、信号ＬＮＧ，ＬＮＧ′がともに「Ｌ」レ
ベルとなり、図２１に示すように、信号φ１′，φ２′
がともに「Ｈ」レベルに固定され、信号φ３が内部クロ
ック信号ＣＬＫ′のサイクル３′の立上がりエッジに同
期してパルス的に「Ｈ」レベルに立上がる。外部クロッ
ク信号ＣＬＫのサイクル０の立上がりエッジに応答し
て、データバスＤＢ１に読出されたデータＤＯは、ラッ
チ回路ＬＡ１，ＬＡ２でタイミング調整されることなく
データバスＤＢ２，Ｄ３に伝達され、さらに信号φ３に
同期して出力バッファ８６に伝達される。出力バッファ
８６は、外部クロック信号ＣＬＫのサイクル３が立上が
りエッジに同期してデータＤＯをデータ入出力ピンＤＱ
Ｐに出力する。
【０１０４】なお、この実施の形態でも、図５に示した
ように、ラッチ回路ＬＡ１，ＬＡ２の各々にトランスフ
ァーゲートを並列接続し、２つのトランスファーゲート
をそれぞれ信号ＬＮＧ，ＬＮＧ′が「Ｈ」レベルの期間
に導通させてもよい。
ように、ラッチ回路ＬＡ１，ＬＡ２の各々にトランスフ
ァーゲートを並列接続し、２つのトランスファーゲート
をそれぞれ信号ＬＮＧ，ＬＮＧ′が「Ｈ」レベルの期間
に導通させてもよい。
【０１０５】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【０１０６】
【発明の効果】以上のように、請求項１に係る発明で
は、クロック周期検出手段が、クロック周期が予め定め
られた周期よりも短いか否かを検出し、短い場合は内部
クロック信号に関係なく転送手段を活性化させる。した
がって、クロック周期が予め定められた周期よりも短い
場合でも、従来のようにデータが読出されていない期間
に転送手段が活性化されて誤動作が生じることがない。
よって、動作周波数範囲が広くなる。
は、クロック周期検出手段が、クロック周期が予め定め
られた周期よりも短いか否かを検出し、短い場合は内部
クロック信号に関係なく転送手段を活性化させる。した
がって、クロック周期が予め定められた周期よりも短い
場合でも、従来のようにデータが読出されていない期間
に転送手段が活性化されて誤動作が生じることがない。
よって、動作周波数範囲が広くなる。
【０１０７】請求項２に係る発明では、請求項１に係る
発明のクロック周期検出手段は、クロック信号とその遅
延信号の論理和信号を生成し、その論理和信号の電位を
平滑化する。平滑化された電位は、クロック周期が短い
ほど高くなるので、その電位が予め定められた電位を超
えたことに応じて、転送手段を活性化させる。この場合
は、クロック周期検出手段を容易に構成できる。
発明のクロック周期検出手段は、クロック信号とその遅
延信号の論理和信号を生成し、その論理和信号の電位を
平滑化する。平滑化された電位は、クロック周期が短い
ほど高くなるので、その電位が予め定められた電位を超
えたことに応じて、転送手段を活性化させる。この場合
は、クロック周期検出手段を容易に構成できる。
【０１０８】請求項３に係る発明では、請求項１に係る
発明のクロック周期検出手段は、クロック信号の周期と
遅延回路の遅延時間とを比較し、クロック信号の周期が
遅延回路の遅延時間よりも短い場合に転送手段を活性化
させる。遅延回路の遅延時間はデータ読出時間と相関関
係にあるので、クロック周期が一定でデータ読出時間が
長くなった場合の誤動作を防止できる。
発明のクロック周期検出手段は、クロック信号の周期と
遅延回路の遅延時間とを比較し、クロック信号の周期が
遅延回路の遅延時間よりも短い場合に転送手段を活性化
させる。遅延回路の遅延時間はデータ読出時間と相関関
係にあるので、クロック周期が一定でデータ読出時間が
長くなった場合の誤動作を防止できる。
【０１０９】請求項４に係る発明では、請求項１から３
のいずれかに係る発明に、転送手段に並列接続されたス
イッチ手段がさらに設けられ、クロック周期が予め定め
られた周期よりも短い場合はスイッチ手段が導通する。
この場合は、読出データが読出手段からスイッチ手段を
介して出力手段に転送されるので、転送時間の短縮化が
図られる。
のいずれかに係る発明に、転送手段に並列接続されたス
イッチ手段がさらに設けられ、クロック周期が予め定め
られた周期よりも短い場合はスイッチ手段が導通する。
この場合は、読出データが読出手段からスイッチ手段を
介して出力手段に転送されるので、転送時間の短縮化が
図られる。
【０１１０】請求項５に係る発明では、請求項１に係る
発明のクロック周期検出手段は、外部クロック信号に同
期して生成された読出手段用の活性化信号を遅延させる
遅延回路と、内部クロック信号に同期して生成されたパ
ルス信号に応答して遅延回路内を進行中の活性化信号を
消去する消去回路と、パルス信号によってセットされて
転送手段を活性化させ、遅延回路の出力信号によってリ
セットされて転送手段を非活性化させるフリップフロッ
プとを含む。パルス信号の周期が短くなると、活性化信
号が遅延回路を通過せず、転送手段は非活性化されなく
なる。遅延回路の遅延時間はデータ読出時間と相関関係
にあるので、クロック周期が一定で読出時間が長くなっ
た場合の誤動作を防止できる。
発明のクロック周期検出手段は、外部クロック信号に同
期して生成された読出手段用の活性化信号を遅延させる
遅延回路と、内部クロック信号に同期して生成されたパ
ルス信号に応答して遅延回路内を進行中の活性化信号を
消去する消去回路と、パルス信号によってセットされて
転送手段を活性化させ、遅延回路の出力信号によってリ
セットされて転送手段を非活性化させるフリップフロッ
プとを含む。パルス信号の周期が短くなると、活性化信
号が遅延回路を通過せず、転送手段は非活性化されなく
なる。遅延回路の遅延時間はデータ読出時間と相関関係
にあるので、クロック周期が一定で読出時間が長くなっ
た場合の誤動作を防止できる。
【０１１１】請求項６に係る発明では、読出手段と出力
手段の間に第１〜第Ｎの転送手段が直列接続され、クロ
ック周期検出手段は、クロック周期が予め定められた第
１〜第Ｎの周期の各々よりも短いか否かを検出し、第ｎ
の周期よりも短い場合は第１〜第Ｎ−ｎ＋１の転送手段
を内部クロック信号に関係なく活性化させる。したがっ
て、クロック周期が予め定められた第ｎの周期よりも短
い場合でも、従来のようにデータが読出されていない期
間に第１〜第Ｎ−ｎ＋１の転送手段が活性化されて誤動
作が生じることはない。このため、動作周波数範囲が広
くなる。
手段の間に第１〜第Ｎの転送手段が直列接続され、クロ
ック周期検出手段は、クロック周期が予め定められた第
１〜第Ｎの周期の各々よりも短いか否かを検出し、第ｎ
の周期よりも短い場合は第１〜第Ｎ−ｎ＋１の転送手段
を内部クロック信号に関係なく活性化させる。したがっ
て、クロック周期が予め定められた第ｎの周期よりも短
い場合でも、従来のようにデータが読出されていない期
間に第１〜第Ｎ−ｎ＋１の転送手段が活性化されて誤動
作が生じることはない。このため、動作周波数範囲が広
くなる。
【０１１２】請求項７に係る発明では、クロック信号の
周期と直列接続された第１〜第Ｎの遅延回路の遅延時間
とを比較し、クロック周期が第１〜第ｎの遅延回路の遅
延時間よりも短い場合は第１〜第Ｎ−ｎ＋１の転送手段
を活性化させる。遅延回路の遅延時間はデータ読出時間
と相関関係にあるので、クロック周期が一定でデータ読
出時間が長くなった場合の誤動作を防止できる。
周期と直列接続された第１〜第Ｎの遅延回路の遅延時間
とを比較し、クロック周期が第１〜第ｎの遅延回路の遅
延時間よりも短い場合は第１〜第Ｎ−ｎ＋１の転送手段
を活性化させる。遅延回路の遅延時間はデータ読出時間
と相関関係にあるので、クロック周期が一定でデータ読
出時間が長くなった場合の誤動作を防止できる。
【０１１３】請求項８に係る発明では、請求項６または
７に係る発明に、それぞれ第１〜第Ｎの転送手段に並列
接続された第１〜第Ｎのスイッチ手段がさらに設けら
れ、クロック周期が第ｎの周期よりも短い場合は第１〜
第Ｎ−ｎ＋１のスイッチ手段が導通する。この場合は、
読出データがスイッチ手段を介して転送されるので、転
送時間の短縮化が図られる。
７に係る発明に、それぞれ第１〜第Ｎの転送手段に並列
接続された第１〜第Ｎのスイッチ手段がさらに設けら
れ、クロック周期が第ｎの周期よりも短い場合は第１〜
第Ｎ−ｎ＋１のスイッチ手段が導通する。この場合は、
読出データがスイッチ手段を介して転送されるので、転
送時間の短縮化が図られる。
【０１１４】請求項９に係る発明では、外部クロック信
号に同期して読出手段用の第１の活性化信号を生成する
第１の信号発生手段と、内部クロック信号に同期して第
２の活性化信号を生成する第２の信号発生手段と、クロ
ック周期が予め定められた周期よりも短いか否かを検出
するクロック周期検出手段と、クロック周期が予め定め
られた周期よりも短い場合は第１の活性化信号によって
活性化され、長い場合は第２の活性化信号によって活性
化される転送手段とが設けられる。この場合も、クロッ
ク周期が予め定められた周期よりも短い場合でも、従来
のようにデータが読出されていない期間に転送手段が活
性化されて誤動作が生じることはない。したがって、動
作周波数範囲が広くなる。
号に同期して読出手段用の第１の活性化信号を生成する
第１の信号発生手段と、内部クロック信号に同期して第
２の活性化信号を生成する第２の信号発生手段と、クロ
ック周期が予め定められた周期よりも短いか否かを検出
するクロック周期検出手段と、クロック周期が予め定め
られた周期よりも短い場合は第１の活性化信号によって
活性化され、長い場合は第２の活性化信号によって活性
化される転送手段とが設けられる。この場合も、クロッ
ク周期が予め定められた周期よりも短い場合でも、従来
のようにデータが読出されていない期間に転送手段が活
性化されて誤動作が生じることはない。したがって、動
作周波数範囲が広くなる。
【０１１５】請求項１０に係る発明では、請求項９に係
る発明のクロック周期検出手段は、クロック信号とその
遅延信号の論理和信号を生成し、その論理和信号の電位
を平滑化する。平滑化された電位は、クロック周期が短
いほど高くなるので、その電位が予め定められた電位を
超えたことに応じて、転送手段を活性化させる。この場
合は、クロック周期検出手段を容易に構成できる。
る発明のクロック周期検出手段は、クロック信号とその
遅延信号の論理和信号を生成し、その論理和信号の電位
を平滑化する。平滑化された電位は、クロック周期が短
いほど高くなるので、その電位が予め定められた電位を
超えたことに応じて、転送手段を活性化させる。この場
合は、クロック周期検出手段を容易に構成できる。
【０１１６】請求項１１に係る発明では、請求項９に係
る発明のクロック周期検出手段は、クロック信号の周期
と遅延回路の遅延時間とを比較し、クロック信号の周期
が遅延回路の遅延時間よりも短い場合に転送手段を活性
化させる。遅延回路の遅延時間はデータ読出時間と相関
関係にあるので、クロック周期が一定でデータ読出時間
が長くなった場合の誤動作を防止できる。
る発明のクロック周期検出手段は、クロック信号の周期
と遅延回路の遅延時間とを比較し、クロック信号の周期
が遅延回路の遅延時間よりも短い場合に転送手段を活性
化させる。遅延回路の遅延時間はデータ読出時間と相関
関係にあるので、クロック周期が一定でデータ読出時間
が長くなった場合の誤動作を防止できる。
【図１】 この発明の実施の形態１によるＳＤＲＡＭの
クロック周波数検出回路の構成を示す回路ブロック図で
ある。
クロック周波数検出回路の構成を示す回路ブロック図で
ある。
【図２】 図１に示したクロック周波数検出回路の動作
を説明するためのタイムチャートである。
を説明するためのタイムチャートである。
【図３】 図１に示したクロック周波数検出回路の動作
を説明するための他のタイムチャートである。
を説明するための他のタイムチャートである。
【図４】 図１で説明したＳＤＲＡＭの読出データの転
送および出力に関連する部分の構成を示す回路ブロック
図である。
送および出力に関連する部分の構成を示す回路ブロック
図である。
【図５】 実施の形態１の変更例を示す回路図である。
【図６】 この発明の実施の形態２によるＳＤＲＡＭの
クロック周期検出回路の構成を示す回路図である。
クロック周期検出回路の構成を示す回路図である。
【図７】 図６に示したクロック周期検出回路の動作を
示すタイムチャートである。
示すタイムチャートである。
【図８】 図６に示したクロック周期検出回路の動作を
示す他のタイムチャートである。
示す他のタイムチャートである。
【図９】 この発明の実施の形態３によるＳＤＲＡＭの
読出データの転送および出力に関連する部分の構成を示
す回路ブロック図である。
読出データの転送および出力に関連する部分の構成を示
す回路ブロック図である。
【図１０】 図９に示した転送制御回路に含まれる信号
発生回路の構成を示す回路図である。
発生回路の構成を示す回路図である。
【図１１】 図９および図１０で説明したＳＤＲＡＭの
動作を示すタイムチャートである。
動作を示すタイムチャートである。
【図１２】 図９および図１０で説明したＳＤＲＡＭの
動作を示す他のタイムチャートである。
動作を示す他のタイムチャートである。
【図１３】 この発明の実施の形態４によるＳＤＲＡＭ
の読出データの転送および出力に関連する部分の構成を
示す回路ブロック図である。
の読出データの転送および出力に関連する部分の構成を
示す回路ブロック図である。
【図１４】 図１３に示した転送制御回路に含まれる信
号発生回路の構成を示す回路図である。
号発生回路の構成を示す回路図である。
【図１５】 図１３および図１４で説明したＳＤＲＡＭ
の動作を示すタイムチャートである。
の動作を示すタイムチャートである。
【図１６】 図１３および図１４で説明したＳＤＲＡＭ
の動作を示す他のタイムチャートである。
の動作を示す他のタイムチャートである。
【図１７】 この発明の実施の形態５によるＳＤＲＡＭ
のクロック周期検出回路の構成を示す回路図である。
のクロック周期検出回路の構成を示す回路図である。
【図１８】 図１７で説明したＳＤＲＡＭの読出データ
の転送および出力に関連する部分の構成を示す回路ブロ
ック図である。
の転送および出力に関連する部分の構成を示す回路ブロ
ック図である。
【図１９】 図１７および図１８で説明したＳＤＲＡＭ
の動作を示すタイムチャートである。
の動作を示すタイムチャートである。
【図２０】 図１７および図１８で説明したＳＤＲＡＭ
の動作を示す他のタイムチャートである。
の動作を示す他のタイムチャートである。
【図２１】 図１７および図１８で説明したＳＤＲＡＭ
の動作を示すさらに他のタイムチャートである。
の動作を示すさらに他のタイムチャートである。
【図２２】 従来のＳＤＲＡＭの全体構成を示すブロッ
ク図である。
ク図である。
【図２３】 図２２に示したＳＤＲＡＭの読出データの
転送および出力に関連する部分の構成を示す回路ブロッ
ク図である。
転送および出力に関連する部分の構成を示す回路ブロッ
ク図である。
【図２４】 図２３に示したクロックトインバータの構
成を示す回路図である。
成を示す回路図である。
【図２５】 図２２に示したＳＤＲＡＭの動作を示すタ
イムチャートである。
イムチャートである。
【図２６】 図２２に示したＳＤＲＡＭの動作を示す他
のタイムチャートである。
のタイムチャートである。
１ クロック周波数検出回路、２，２２，２６，３０，
５２ 遅延回路、３，５８ ＯＲゲート、４ キャパシ
タ、５〜７ 抵抗素子、８ コンパレータ、１０，２
８，４２，６１ ゲート回路、１１，１４，２４，２
９，４３，５５，９３，９４，９９ インバータ、１２
ＮＡＮＤゲート、１３ トランスファーゲート、２
０，６０ クロック周期検出回路、２１，４１，５１
パルス発生回路、２３，２７，３１，５３ バッファ、
２５，３２，４４，５６，５７ ＡＮＤゲート、３３，
４５ フリップフロップ、３４，３５，４６，４７ Ｎ
ＯＲゲート、ＬＡ ラッチ回路、３９，４９，８４ 転
送制御回路、４０，５０ 信号発生回路、５４ セレク
タ、７０ ＳＤＲＡＭ、７１ クロックバッファ、７２
制御信号入力回路、７３ アドレス入力回路、７４ モ
ードレジスタ、７５ 制御回路、７６ａ，７６ｂ メモ
リアレイ、７７ａ，７７ｂ 行デコーダ、７８ａ，７８
ｂ 列デコーダ、７９ａ，７９ｂ センスアンプ＋入出
力制御回路、８０データ転送回路、８１ データ入出力
回路、８２ ＤＬＬ回路、８３ メモリ制御回路、８５
プリアンプ、８６ 出力バッファ、９１，９２ クロ
ックトインバータ、９５，９６ ＰチャネルＭＯＳトラ
ンジスタ、９７，９８ ＮチャネルＭＯＳトランジス
タ。
５２ 遅延回路、３，５８ ＯＲゲート、４ キャパシ
タ、５〜７ 抵抗素子、８ コンパレータ、１０，２
８，４２，６１ ゲート回路、１１，１４，２４，２
９，４３，５５，９３，９４，９９ インバータ、１２
ＮＡＮＤゲート、１３ トランスファーゲート、２
０，６０ クロック周期検出回路、２１，４１，５１
パルス発生回路、２３，２７，３１，５３ バッファ、
２５，３２，４４，５６，５７ ＡＮＤゲート、３３，
４５ フリップフロップ、３４，３５，４６，４７ Ｎ
ＯＲゲート、ＬＡ ラッチ回路、３９，４９，８４ 転
送制御回路、４０，５０ 信号発生回路、５４ セレク
タ、７０ ＳＤＲＡＭ、７１ クロックバッファ、７２
制御信号入力回路、７３ アドレス入力回路、７４ モ
ードレジスタ、７５ 制御回路、７６ａ，７６ｂ メモ
リアレイ、７７ａ，７７ｂ 行デコーダ、７８ａ，７８
ｂ 列デコーダ、７９ａ，７９ｂ センスアンプ＋入出
力制御回路、８０データ転送回路、８１ データ入出力
回路、８２ ＤＬＬ回路、８３ メモリ制御回路、８５
プリアンプ、８６ 出力バッファ、９１，９２ クロ
ックトインバータ、９５，９６ ＰチャネルＭＯＳトラ
ンジスタ、９７，９８ ＮチャネルＭＯＳトランジス
タ。
Claims (11)
- 【請求項１】 外部クロック信号に同期して動作する同
期型半導体記憶装置であって、 行列状に配列された複数のメモリセルを含むメモリアレ
イ、 アドレス信号に従って、前記メモリアレイのうちのいず
れかのメモリセルを選択する選択手段、 前記外部クロック信号に同期して、前記選択手段によっ
て選択されたメモリセルのデータを読出す読出手段、 前記外部クロック信号に同期して内部クロック信号を生
成する内部クロック発生手段、 前記内部クロック信号に同期して活性化され、前記読出
手段によって読出されたデータを取込んで転送する転送
手段、 前記転送手段によって転送されたデータを外部に出力す
る出力手段、および前記外部クロック信号または前記内
部クロック信号の周期が予め定められた周期よりも短い
か否かを検出し、短い場合は前記転送手段を前記内部ク
ロック信号に関係なく活性化させるクロック周期検出手
段を備える、同期型半導体記憶装置。 - 【請求項２】 前記クロック周期検出手段は、 前記外部クロック信号または前記内部クロック信号を予
め定められた時間だけ遅延させる遅延回路、 前記外部クロック信号または前記内部クロック信号と前
記遅延回路の出力信号との論理和信号を生成する論理回
路、 前記論理回路の出力信号の電位を平滑化する平滑回路、
および前記平滑回路の出力電位が予め定められた電位よ
りも高いか低いかを検出し、高い場合は第１のレベルの
信号を出力し、低い場合は第２のレベルの信号を出力す
る電位検出回路を含み、 前記転送手段は、前記電位検出回路から前記第１のレベ
ルの信号が出力されている期間は前記内部クロック信号
に関係なく活性化され、前記第２のレベルの信号が出力
されている期間は前記内部クロック信号に同期して活性
化される、請求項１に記載の同期型半導体記憶装置。 - 【請求項３】 前記クロック周期検出手段は、 前記外部クロック信号または前記内部クロック信号に同
期して予め定められたパルス幅のパルス信号を生成する
パルス発生回路、 前記パルス発生回路で生成されたパルス信号を予め定め
られた第１の時間だけ遅延させる第１の遅延回路、 前記パルス発生回路で生成されたパルス信号を前記予め
定められた第１の時間よりも長い予め定められた第２の
時間だけ遅延させる第２の遅延回路、 前記パルス発生回路で生成されたパルス信号に応答し
て、前記第２の遅延回路内を進行しているパルス信号を
消去する消去回路、 前記第１の遅延回路の出力パルス信号によってリセット
されて第１のレベルの信号を出力し、前記第２の遅延回
路の出力パルス信号によってセットされて第２のレベル
の信号を出力するフリップフロップ、および前記パルス
発生回路で生成されたパルス信号に応答して前記フリッ
プフロップの出力信号をラッチするラッチ回路を含み、 前記転送手段は、前記ラッチ回路に前記第１のレベルの
信号がラッチされている期間は前記内部クロック信号に
関係なく活性化され、前記第２のレベルの信号がラッチ
されている期間は前記内部クロック信号に同期して活性
化される、請求項１に記載の同期型半導体記憶装置。 - 【請求項４】 さらに、前記転送手段に並列接続された
スイッチ手段を備え、 前記クロック周期検出手段は、前記外部クロック信号ま
たは前記内部クロック信号の周期が前記予め定められた
周期よりも短い場合は、前記スイッチ手段を導通させ
る、請求項１から請求項３のいずれかに記載の同期型半
導体記憶装置。 - 【請求項５】 さらに、前記外部クロック信号よりも予
め定められた第１の時間だけ遅延し、予め定められた第
１のパルス幅を有する活性化信号を生成する信号発生手
段を備え、 前記読出手段は、前記外部クロック信号に同期して読出
したデータを前記信号発生手段で生成された活性化信号
に応答して出力し、 前記クロック周期検出手段は、 前記内部クロック信号に同期して予め定められた第２の
パルス幅のパルス信号を生成するパルス発生回路、 前記信号発生手段で生成された活性化信号を予め定めら
れた第２の時間だけ遅延させる遅延回路、 前記パルス発生回路で生成されたパルス信号に応答し
て、前記遅延回路内を進行している活性化信号を消去す
る消去回路、および前記パルス発生回路で生成されたパ
ルス信号によってセットされて第１のレベルの信号を出
力し、前記遅延回路から出力された活性化信号によって
リセットされて第２のレベルの信号を出力するフリップ
フロップを含み、 前記転送手段は、前記フリップフロップからの前記第１
のレベルの信号によって活性化され、前記第２のレベル
の信号によって非活性化される、請求項１に記載の同期
型半導体記憶装置。 - 【請求項６】 外部クロック信号に同期して動作する同
期型半導体記憶装置であって、 行列状に配列された複数のメモリセルを含むメモリアレ
イ、 アドレス信号に従って、前記メモリアレイのうちのいず
れかのメモリセルを選択する選択手段、 前記外部クロック信号に同期して、前記選択手段によっ
て選択されたメモリセルのデータを読出す読出手段、 前記外部クロック信号に同期して内部クロック信号を生
成する内部クロック発生手段、 前記内部クロック信号に同期して順次活性化され、初段
が前記読出手段によって読出されたデータを受け、それ
ぞれが前段の出力データを取込んで後段に転送する直列
接続された第１〜第Ｎ（ただし、Ｎは２以上の整数であ
る）の転送手段、 前記第Ｎの転送手段から転送されたデータを外部に出力
する出力手段、および前記外部クロック信号または前記
内部クロック信号の周期が予め定められた第１〜第Ｎの
周期の各々よりも短いか否かを検出し、予め定められた
第ｎの周期（ただし、ｎは１〜Ｎの整数であり、第ｎの
周期は第ｎ＋１の周期よりも短い）よりも短い場合は第
１〜第Ｎ−ｎ＋１の転送手段を前記内部クロック信号に
関係なく活性化させるクロック周期検出手段を備える、
同期型半導体記憶装置。 - 【請求項７】 前記クロック周期検出手段は、 前記外部クロック信号または前記内部クロック信号に同
期して予め定められたパルス幅のパルス信号を生成する
パルス発生回路、 初段が前記パルス発生回路で生成されたパルス信号を受
け、それぞれが前段の出力信号を少なくとも予め定めら
れた第１の時間だけ遅延させて後段に出力する直列接続
された第１〜第Ｎの遅延回路、 前記パルス発生回路で生成されたパルス信号を前記予め
定められた第１の時間よりも短い予め定められた第２の
時間だけ遅延させる第Ｎ＋１の遅延回路、 前記パルス発生回路で生成されたパルス信号に応答し
て、前記第１〜第Ｎの遅延回路内を進行しているパルス
信号を消去する消去回路、 それぞれが、前記第Ｎ＋１の遅延回路の出力パルス信号
によってリセットされて第１のレベルの信号を出力し、
第Ｎ〜第１の遅延回路の出力パルス信号によってセット
されて第２のレベルの信号を出力する第１〜第Ｎのフリ
ップフロップ、およびそれぞれが前記パルス発生回路で
生成されたパルス信号に応答して前記第１〜第Ｎのフリ
ップフロップの出力信号をラッチする第１〜第Ｎのラッ
チ回路を含み、 前記第１〜第Ｎの転送手段は、それぞれ、前記第１〜第
Ｎのラッチ回路に前記第１のレベルの信号がラッチされ
ている期間は前記内部クロック信号に関係なく活性化さ
れ、前記第２のレベルの信号がラッチされている期間は
前記内部クロック信号に同期して活性化される、請求項
６に記載の同期型半導体記憶装置。 - 【請求項８】 さらに、それぞれが前記第１〜第Ｎの転
送手段に並列接続された第１〜第Ｎのスイッチ手段を備
え、 前記クロック周期検出手段は、前記外部クロック信号ま
たは前記内部クロック信号の周期が予め定められた第ｎ
の周期よりも短い場合は、第１〜第Ｎ−ｎ＋１のスイッ
チ手段を導通させる、請求項６または請求項７に記載の
同期型半導体記憶装置。 - 【請求項９】 外部クロック信号に同期して動作する同
期型半導体記憶装置であって、 行列状に配列された複数のメモリセルを含むメモリアレ
イ、 アドレス信号に従って、前記メモリアレイのうちのいず
れかのメモリセルを選択するメモリセル選択手段、 前記外部クロック信号よりも予め定められた時間だけ遅
延し、予め定められた第１のパルス幅の第１の活性化信
号を生成する第１の信号発生手段、 前記外部クロック信号に同期して前記メモリセル選択手
段によって選択されたメモリセルのデータを読出し、前
記第１の活性化信号に応答してそのデータを出力する読
出手段、 前記外部クロック信号に同期して内部クロック信号を生
成する内部クロック発生手段、 前記内部クロック信号に同期して予め定められた第２の
パルス幅の第２の活性化信号を生成する第２の信号発生
手段、 前記外部クロック信号または前記内部クロック信号の周
期が予め定められた周期よりも短いか長いかを検出し、
短い場合は第１のレベルの信号を出力し、長い場合は第
２のレベルの信号を出力するクロック周期検出手段、 前記第１のレベルの信号に応答して前記第１の活性化信
号を選択し、前記第２のレベルの信号に応答して前記第
２の活性化信号を選択する信号選択手段、 前記信号選択手段によって選択された第１または第２の
活性化信号によって活性化され、前記読出手段によって
読出されたデータを取込んで転送する転送手段、および
前記転送手段から転送されたデータを外部に出力する出
力手段を備える、同期型半導体記憶装置。 - 【請求項１０】 前記クロック周期検出手段は、 前記外部クロック信号または前記内部クロック信号を予
め定められた時間だけ遅延させる遅延回路、 前記外部クロック信号または前記内部クロック信号と前
記遅延回路の出力信号との論理和信号を生成する論理回
路、 前記論理回路の出力信号の電位を平滑化する平滑回路、
および前記平滑回路の出力電位が予め定められた電位よ
りも高いか低いかを検出し、高い場合は第１のレベルの
信号を出力し、低い場合は前記第２のレベルの信号を出
力する電位検出回路を含む、請求項９に記載の同期型半
導体記憶装置。 - 【請求項１１】 前記クロック周期検出手段は、 前記外部クロック信号または前記内部クロック信号に同
期して予め定められたパルス幅のパルス信号を生成する
パルス発生回路、 前記パルス発生回路で生成されたパルス信号を予め定め
られた第１の時間だけ遅延させる第１の遅延回路、 前記パルス発生回路で生成されたパルス信号を前記予め
定められた第１の時間よりも長い予め定められた第２の
時間だけ遅延させる第２の遅延回路、 前記パルス発生回路で生成されたパルス信号に応答し
て、前記第２の遅延回路内を進行しているパルス信号を
消去する消去回路、 前記第１の遅延回路の出力パルス信号によってリセット
されて前記第１のレベルの信号を出力し、前記第２の遅
延回路の出力パルス信号によってセットされて前記第２
のレベルの信号を出力するフリップフロップ、および前
記パルス発生回路で生成されたパルス信号に応答して前
記フリップフロップの出力信号をラッチし、ラッチした
信号を出力するラッチ回路を含む、請求項９に記載の同
期型半導体記憶装置。
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