KR100594278B1 - 클럭 신호의 주파수를 검출하는 회로와 방법 및 이를구비하는 반도체 메모리 장치의 레이턴시 신호 발생 회로 - Google Patents

클럭 신호의 주파수를 검출하는 회로와 방법 및 이를구비하는 반도체 메모리 장치의 레이턴시 신호 발생 회로 Download PDF

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Abstract

클럭 신호의 주파수를 검출하는 회로와 방법 및 이를 구비하는 반도체 메모리 장치의 레이턴시 신호 발생 회로가 개시된다. 본 발명에 따른 주파수 검출 회로는 주파수 검출부와 출력 제어부를 구비하는 것을 특징으로 한다. 주파수 검출부는 클럭 신호를 설정된 배수로 분주하고, 분주된 신호, 분주된 신호의 반전 신호, 및 클럭 신호에 기초하여 클럭 신호의 주파수를 검출하고, 제1 검출 신호를 출력한다. 출력 제어부는 제1 검출 신호에 응답하여 클럭 신호의 주파수가 설정된 값 보다 큰 지의 여부를 판단하고, 그 판단 결과로서 제2 검출 신호를 출력한다. 본 발명에 따른 주파수 검출 회로와 주파수 검출 방법은 클럭 신호의 주파수를 검출할 수 있고, 주파수 검출 회로를 구비하는 반도체 메모리 장치의 레이턴시 신호 발생 회로는 외부 클럭 신호의 주파수가 높을 때 정확하게 동작할 수 있고, 외부 클럭 신호의 주파수가 낮을 때 소모 전류를 감소시킬 수 있다.

Description

클럭 신호의 주파수를 검출하는 회로와 방법 및 이를 구비하는 반도체 메모리 장치의 레이턴시 신호 발생 회로{Circuit and method for detecting frequency of a clock signal and latency signal generation circuit of semiconductor memory device with the circuit}
도 1은 종래의 반도체 메모리 장치의 데이터 출력 회로를 나타내는 도면이다.
도 2는 도 1에 도시된 종래의 레이턴시 신호 발생 회로를 상세히 나타내는 도면이다.
도 3은 도 2에 도시된 레이턴시 신호 발생 회로의 입출력 신호들의 타이밍도이다.
도 4는 본 발명에 따른 주파수 검출 회로를 나타내는 도면이다.
도 5a 및 도 5b는 도 4에 도시된 주파수 검출 회로의 입출력 신호들의 타이밍도이다.
도 6은 도 4에 도시된 주파수 검출부를 상세히 나타내는 도면이다.
도 7a 및 도 7b는 도 6에 도시된 주파수 검출부의 입출력 신호들의 타이밍도이다.
도 8은 본 발명에 따른 레이턴시 신호 발생 회로를 나타내는 도면이다.
도 9는 도 8에 도시된 클럭 신호 선택부를 상세히 나타내는 도면이다.
도 10은 도 8에 도시된 레이턴시 신호 발생 회로의 입출력 신호들의 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 클럭 신호의 주파수를 검출하는 주파수 검출 회로와 이를 구비하는 레이턴시 신호 발생 회로에 관한 것이다.
일반적으로 동기식 반도체 메모리 장치(synchronous dynamic random access memory, 이하, SDRAM이라 함)는 외부 클럭 신호에 동기하여 수신되는 외부의 독출 명령 또는 기입 명령에 응답하여 해당 메모리 셀로부터 데이터를 독출하거나 또는 해당 메모리 셀에 데이터를 기입한다. 예를 들어, 상기 SDRAM과 메모리 컨트롤러 사이에서 데이터가 전송될 때와 같이, 데이터가 클럭 신호에 동기된 후 전송되는 입출력(I/O) 인터페이스 방식에서는, 전송 주파수가 증가함에 따라 데이터가 클럭 신호에 정확하게 동기되는 것이 매우 중요하다. 데이터와 클럭 신호의 정확한 동기를 위해, 일반적으로 SDRAM은 내부 클럭 신호를 발생하여 내부의 각 구성요소들에 제공하는 내부 클럭 신호 발생기를 포함한다. 이와 관련하여, 종래의 SDRAM이 미국 특허 제6,055,210호에 기재되어 있다.
한편, SDRAM은 독출 명령을 수신한 후, 설정된 수의 클럭 사이클 후에 해당 메모리 셀로부터 독출된 데이터를 외부에 출력한다. 여기에서, 상기 설정된 수의 클럭 사이클은 레이턴시 수(latency number)로서 알려져 있다. 상기 레이턴시 수는 SDRAM의 동작 주파수에 따라 결정될 수 있다. 예를 들어, 높은 동작 주파수를 가지는 SDRAM의 레이턴시 수가 상대적으로 더 낮은 동작 주파수를 가지는 SDRAM의 레이턴시 수 보다 더 큰 값으로 설정된다. 또, SDRAM은 레이턴시 신호를 발생하는 레이턴시 신호 발생 회로를 포함한다. 상기 레이턴시 신호는 설정된 레이턴시 수와 외부에 출력할 데이터의 길이(즉, 버스트 길이(burst length))에 따라 그 인에이블 기간이 결정되고, 상기 레이턴시 신호에 의해 데이터 출력 회로의 동작이 제어된다. 즉, 상기 레이턴시 신호의 인에이블 기간 동안 상기 데이터 출력 회로가 데이터를 외부에 출력하게 된다.
도 1은 종래의 반도체 메모리 장치의 데이터 출력 회로(10)를 나타내는 도면이다. 도 1을 참고하면, 상기 데이터 출력 회로(10)는 레이턴시 신호 발생회로(20), 출력 제어부(30), 및 출력 버퍼 회로(40)를 포함한다. 또, 상기 출력 버퍼 회로(40)는 인버터(41), NAND 게이트(42), NOR 게이트(43), PMOS 트랜지스터(44), 및 NMOS 트랜지스터(45)를 포함한다.
상기 레이턴시 신호 발생 회로(20)는 CAS(column address strobe) 레이턴시 제어 신호들(CL1, CL3, CL4), 독출 제어 신호(COS), 기입 제어 신호(PWR), 제1 내부 클럭 신호(DCLK), 및 제2 내부 클럭 신호(PCLK)를 수신하고, 레이턴시 신호(LAT)를 발생한다. 상기 출력 제어부(30)는 상기 레이턴시 신호(LAT)와 상기 제1 내부 클럭 신호(DCLK)에 응답하여 출력 제어 신호(PTRST)를 출력한다. 상기 출 력 버퍼 회로(40)는 상기 출력 제어 신호(PTRST)에 응답하여 내부 데이터 신호(DI)를 수신하여 출력 데이터 신호(DQ)로서 출력한다.
도 2는 도 1에 도시된 종래의 레이턴시 신호 발생 회로(20)를 상세히 나타내는 도면이다. 도 2를 참고하면, 상기 레이턴시 신호 발생 회로(20)는 입력 논리 회로(21), 입력 래치 회로(22), 제1 스위칭 회로(23), 제2 스위칭 회로(24), 제1 지연 래치 회로(25), 제2 지연 래치 회로(26), 및 출력 논리 회로(27)를 포함한다. 상기 제1 및 제2 스위칭 회로들(23, 24)은 상기 CAS 레이턴시 제어 신호들(CL4, CL3)에 응답하여 각각 턴 온되거나 또는 턴 오프된다. 상기 입력 래치 회로(22)는 상기 제2 내부 클럭 신호(PCLK)에 응답하여 동작하고, 상기 제1 및 제2 지연 래치 회로들(25, 26)은 상기 제1 내부 클럭 신호(DCLK)에 응답하여 동작한다. 즉, 상기 입력 래치 회로(22)는 상기 제2 내부 클럭 신호(PCLK)를 수신할 때만 동작하고, 상기 제1 및 제2 지연 래치 회로들(25, 26) 역시 상기 제1 내부 클럭 신호(DCLK)를 수신할 때만 동작한다.
한편, 상기 제1 내부 클럭 신호(DCLK)와 상기 제2 내부 클럭 신호(PCLK)는 도시되지 않은 제1 및 제2 내부 클럭 신호 발생기들에 의해 각각 발생된다. 상기 제1 내부 클럭 신호 발생기는 반도체 메모리 장치가 인에이블 상태인 동안 외부 클럭 신호(EXCLK)에 동기하여 상기 제1 내부 클럭 신호(DCLK)를 연속적으로 발생한다. 반면에, 상기 제2 내부 클럭 신호 발생기는 상기 반도체 메모리 장치가 외부로부터 독출 명령(READ)을 수신할 때에만 상기 외부 클럭 신호(EXCLK)에 동기하여 상기 제2 내부 클럭 신호(PCLK)를 발생한다. 따라서 상기 반도체 메모리 장치에 상기 독출 명령(READ)이 수신되지 않을 경우, 상기 제2 내부 클럭 신호(PCLK)가 발생되지 않으므로, 상기 입력 래치 회로(22)가 동작을 정지하게 된다. 이 때, 상기 제1 및 제2 지연 래치 회로들(25, 26)은 상기 제1 내부 클럭 신호(DCLK)를 수신하더라도, 상기 제1 및 제2 스위칭 회로들(23, 24)이 턴 오프 되어, 어떠한 신호도 수신되지 않기 때문에 동작하지 않게 된다. 결국, 상기 독출 명령(READ)이 수신되지 않는 동안 상기 레이턴시 신호 발생 회로(20)가 동작을 정지하게 되므로, 상기 레이턴시 신호 발생 회로(20)에 의한 소모 전류가 감소될 수 있다. 이처럼 상기 입력 래치 회로(22)가 상기 제2 내부 클럭 신호(PCLK)에 응답하여 동작하도록 구현된 상기 레이턴시 신호 발생 회로(20)는 상기 외부 클럭 신호(EXCLK)의 주파수가 감소할 수록 더욱 바람직하게 동작한다. 그러나 상기 외부 클럭 신호(EXCLK)의 주파수가 증가할 수록 상기 레이턴시 신호 발생 회로(20)가 오동작 할 가능성이 증가한다. 이를 좀 더 상세히 설명하면, 상기 외부 클럭 신호(EXCLK)의 주파수가 증가함에 따라 상기 레이턴시 신호 발생 회로(20)가 상기 외부 클럭 신호(EXCLK)의 주파수에 비례하여 더욱 신속하게 동작해야 한다. 그러나 상기 독출 명령(READ)이 수신된 이 후에 상기 제2 내부 클럭 신호(PCLK)가 발생되므로, 상기 입력 래치 회로(22)가 상기 독출 명령(READ)이 수신된 시점에 즉시 동작하지 못하게 되고, 그 결과 상기 레이턴시 신호 발생 회로(20)가 잘못된 상기 레이턴시 신호(LAT)를 발생하게 된다.
이러한 현상을 도 3을 참고하여 상세히 설명하면 다음과 같다. 도 3은 도 2에 도시된 레이턴시 신호 발생 회로(20)의 입출력 신호들의 타이밍도이다. 도 3에서는 상기 CAS 레이턴시 제어 신호(CL4)가 인에이블되어, 상기 제1 스위칭 회로(23)가 턴 온되는 경우를 예를 들어 설명한다. 상기 입력 래치 회로(22)는 상기 제2 내부 클럭 신호(PCLK)의 로우 레벨 구간에서 초기 입력 신호(LAT0)를 래치하고, 상기 제2 내부 클럭 신호(PCLK)의 라이징 에지(rising edge)에 동기하여 래치된 상기 초기 입력 신호(LAT0)를 래치 신호(LAT3)로서 출력한다. 이와 유사하게, 상기 제1 지연 래치 회로(25)는 상기 제1 내부 클럭 신호(DCLK)의 로우 레벨 구간에서 상기 래치 신호(LAT3)를 래치하고, 상기 제1 내부 클럭 신호(DCLK)의 라이징 에지에 동기하여 래치된 신호를 래치 신호(LAT4)로서 출력한다. 또, 상기 제2 지연 래치 회로(26)는 상기 제1 내부 클럭 신호(DCLK)의 로우 레벨 구간에서 상기 래치 신호(LAT4)를 래치하고, 상기 제1 내부 클럭 신호(DCLK)의 라이징 에지에 동기하여 래치된 신호를 래치 신호(LATB)로서 출력한다. 그러나 상기 독출 명령(READ)이 발생된 후 상기 제2 내부 클럭 신호(PCLK)가 발생되므로, 상기 제1 지연 래치 회로(25)가 상기 래치 신호(LAT3)를 래치한 후 상기 래치 신호(LAT4)를 출력할 때까지의 시간 마진(margin)(E)이 감소된다. 그 결과 상기 제1 지연 래치 회로(25)가 잘못된 신호를 래치할 가능성이 있다. 도 3을 참고하면, 상기 입력 래치 회로(22)와 상기 제2 지연 래치 회로(26) 각각의 래치 동작을 위한 시간 마진(D, F)에 비하여 상기 제1 지연 래치 회로(25)의 래치 동작을 위한 상기 시간 마진(E)이 현저하게 작은 것을 알 수 있다. 이러한 현상은 상기 외부 클럭 신호(EXCLK)의 주파수가 증가할 수록 더욱 심각해진다.
한편, 상술한 문제점을 해결하기 위하여 상기 입력 래치 회로(22)와 상기 제1 및 제2 지연 래치 회로들(25, 26)이 모두 상기 제1 내부 클럭 신호(DCLK)에 응 답하여 동작하도록 상기 레이턴시 발생 회로(20)를 구현할 수도 있다. 그러나 이 경우 상기 입력 래치 회로(22)가 상기 독출 명령(READ)의 발생과 무관하게 상기 반도체 메모리 장치가 인에이블 상태인 동안 연속적으로 동작하게 되므로 상기 입력 래치 회로(22)에 의한 소모 전류가 증가하게 된다. 또, 상기 외부 클럭 신호(EXCLK)의 주파수가 낮을 경우 상기 제1 내부 클럭 신호(DCLK)에만 응답하여 동작하도록 구현된 상기 레이턴시 발생 회로(20)는 불필요하게 소모 전류가 증가하게 되므로, 비효율적인 것이다. 따라서 상기 외부 클럭 신호(EXCLK)의 주파수를 미리 검출하고 그에 대응하여 상기 레이턴시 신호 발생 회로가 레이턴시 신호를 발생하도록 하는 방안이 요구된다.
본 발명이 이루고자하는 기술적 과제는, 클럭 신호의 주파수를 검출하는 주파수 검출 회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 클럭 신호의 주파수를 검출하는 주파수 검출 회로를 구비하는 반도체 메모리 장치의 레이턴시 신호 발생 회로를 제공하는데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는, 클럭 신호의 주파수를 검출하는 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 주파수 검출 회로는 주파수 검출부와 출력 제어부를 구비하는 것을 특징으로 한다. 주파수 검출부는 클럭 신호를 설정된 배수로 분주하고, 분주된 신호, 분주된 신호의 반전 신호, 및 클럭 신호에 기초하여 클럭 신호의 주파수를 검출하고, 제1 검출 신호를 출력한다. 출력 제어부는 제1 검출 신호에 응답하여 클럭 신호의 주파수가 설정된 값 보다 큰 지의 여부를 판단하고, 그 판단 결과로서 제2 검출 신호를 출력한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 주파수 검출 회로를 구비하는 반도체 메모리 장치의 레이턴시 신호 발생 회로는, 반도체 메모리 장치에서 독출 동작시 데이터 출력 회로의 인에이블 구간을 제어하는 레이턴시 신호를 발생하는 레이턴시 발생 회로에 있어서, 레이턴시 신호 발생부, 클럭 신호 선택부, 및 주파수 검출 회로를 구비하는 것을 특징으로 한다. 레이턴시 신호 발생부는 복수의 제어 신호들, 입력 클럭 신호 및 제1 내부 클럭 신호에 응답하여 레이턴시 신호를 발생한다. 클럭 신호 선택부는 선택 제어 신호에 응답하여 제1 내부 클럭 신호와 제2 내부 클럭 신호 중 어느 하나를 선택하여, 입력 클럭 신호로서 출력한다. 주파수 검출 회로는 외부 클럭 신호의 주파수를 검출하고 그 검출 결과에 따라 선택 제어 신호를 출력한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 주파수 검출 방법은, 클럭 신호의 주파수를 검출하는 방법에 있어서, (a) 상기 클럭 신호를 설정된 배수로 분주하여 분주된 신호를 출력하는 단계; (b) 상기 분주된 신호, 분주된 신호의 반전 신호, 및 상기 클럭 신호에 기초하여 상기 클럭 신호의 주파수를 검출하고, 제1 검출 신호를 출력하는 단계; 및 (c) 상기 제1 검출 신호에 응답하여 상기 클럭 신호의 주파수가 설정된 값 보다 큰 지의 여부를 판단하고, 그 판단 결과 로서 제2 검출 신호를 출력하는 단계를 포함하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명에 따른 주파수 검출 회로(100)를 나타내는 도면이다. 도 4를 참고하면, 상기 주파수 검출 회로(100)는 주파수 검출부(110)와 출력 제어부(120)를 포함한다. 상기 주파수 검출부(110)는 제1 검출 제어 신호(PDCNT)에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 클럭 신호(EXCLK)의 주파수를 검출하고, 제1 검출 신호(OUT)를 출력한다. 좀 더 상세하게는, 상기 제1 검출 제어 신호(PDCNT)가 인에이블될 때 상기 주파수 검출부(110)가 인에이블되어, 상기 클럭 신호(EXCLK)를 설정된 배수로 분주하고, 분주된 신호와 분주된 신호의 반전 신호 및 상기 클럭 신호(EXCLK)에 응답하여 상기 제1 검출 신호(OUT)를 출력한다. 또, 상기 제1 검출 제어 신호(PDCNT)가 디세이블될 때 상기 주파수 검출부(110)가 디세이블된다. 상기 주파수 검출부(110)는 도 6을 참고하여 좀 더 상세히 후술된다.
상기 출력 제어부(120)는 래치 회로들(130, 150), 스위칭 회로(140), 프리 디스차지(pre-discharge) 회로(160), 및 출력 회로(170)를 포함한다. 상기 래치 회로(130)는 인버터(131)와 래치(132)를 포함하고, 상기 래치(132)는 상호 출력 단자 에 입력 단자가 연결되는 인버터들(133, 134)을 포함한다. 상기 래치 회로(130)는 내부 신호(INT)를 래치하고, 래치된 상기 내부 신호(INT)를 제1 초기 제어 신호(INT1)로서 출력한다. 바람직하게, 상기 제1 초기 제어 신호(INT1), 즉, 상기 내부 신호(INT)는 내부 전압(VDD) 레벨을 갖는다.
상기 스위칭 회로(140)는 NAND 게이트(141), 인버터(142), 및 전송 게이트(143)를 포함한다. 상기 NAND 게이트(141)는 상기 제1 검출 신호(OUT)와 제2 검출 제어 신호(PDCNTS)에 응답하여 스위칭 제어 신호(SCTL)를 출력한다. 좀 더 상세하게는, 상기 제1 검출 신호(OUT)와 상기 제2 검출 제어 신호(PDCNTS)가 모두 인에이블될 때, 상기 NAND 게이트(141)가 상기 스위칭 제어 신호(SCTL)를 인에이블시킨다. 여기에서, 상기 제1 검출 제어 신호(PDCNT)는 예를 들어, DLL(delay locked loop)과 같은 클럭 신호 발생기가 락킹 동작을 수행하는 동안 인에이블되는 락킹 제어 신호가 될 수 있다. 상기 제2 검출 제어 신호(PDCNTS)는 상기 제1 검출 제어 신호(PDCNT)에 응답하여 인에이블되는 신호로서, 상기 제2 검출 제어 신호(PDCNTS)의 인에이블 구간은 상기 제1 검출 제어 신호(PDCNT)의 인에이블 구간내에 포함된다.
상기 인버터(142)는 상기 스위칭 제어 신호(SCTL)를 반전시켜, 반전된 스위칭 제어 신호(SCTLB)를 출력한다. 상기 스위칭 제어 신호(SCTL)는 상기 전송 게이트(143)의 PMOS 트랜지스터의 게이트에 입력되고, 상기 반전된 스위칭 제어 신호(SCTLB)는 상기 전송 게이트(143)의 NMOS 트랜지스터의 게이트에 입력된다. 상기 전송 게이트(143)는 상기 스위칭 제어 신호(SCTL)와 상기 반전된 스위칭 제어 신호(SCTLB)에 응답하여 턴 온되거나 또는 턴 오프된다. 상기 스위칭 제어 신호(SCTL)가 디세이블될 때 상기 전송 게이트(143)가 턴 온되어 상기 제1 초기 제어 신호(INT1)를 제어 노드(N)에 출력한다.
상기 래치 회로(150)는 상호 출력 단자에 입력 단자가 연결되는 인버터들(133, 134)을 포함하고, 상기 제1 초기 제어 신호(INT1)와 제2 초기 제어 신호(INT2) 중 상기 제어 노드(N)로부터 수신되는 어느 하나를 래치하고, 래치된 신호(IDET)를 출력한다.
상기 프리 디스차지 회로(160)는 리셋 신호(RST)에 응답하여 턴 온되거나 또는 턴 오프되고, 턴 온될 때 상기 제어 노드(N)를 그라운드 전압(VSS) 레벨로 프리 디스차지하여 상기 제어 노드(N)에 상기 제2 초기 제어 신호(INT2)를 발생한다. 상기 프리 디스차지 회로(160)는 NMOS 트랜지스터로 구현될 수 있다.
상기 출력 회로(170)는 인버터들(171, 173)과 NAND 게이트(172)를 포함한다. 상기 인버터(171)는 상기 제1 검출 제어 신호(PDCNT)를 반전시켜 출력한다. 상기 NAND 게이트(172)는 상기 인버터(171)의 출력 신호와 상기 래치 회로(150)의 출력 신호에 응답하여 논리 신호(LOG)를 출력하고, 상기 인버터(173)는 상기 논리 신호(LOG)를 반전시키고, 그 반전된 신호를 제2 검출 신호(DET)로서 출력한다.
다음으로, 상기와 같이 구성된 주파수 검출 회로(100)의 동작을 도 5a와 도 5b를 참고하여 설명하면 다음과 같다. 먼저, 도 5a는 클럭 신호(EXCLK)의 주파수가 설정된 값 보다 낮을 때 주파수 검출 회로(100)의 입출력 신호들의 타이밍도이다. 도 5a를 참고하면, 제1 검출 제어 신호(PDCNT)가 설정된 시간 동안 인에이블 된다. 상기 제1 검출 제어 신호(PDCNT)가 인에이블되면, 상기 주파수 검출부(110)가 상기 클럭 신호(EXCLK)의 주파수를 검출한다. 상기 주파수 검출부(110)는 상기 클럭 신호(EXCLK)의 주파수가 설정된 값 보다 낮을 경우 상기 제1 검출 제어 신호(PDCNT)의 인에이블 구간 동안 펄스 형태의 상기 제1 검출 신호(OUT)를 출력하게 된다. 한편, 상기 제1 검출 제어 신호(PDCNT)가 인에이블될 때, 리셋 신호(RST)가 소정 시간 인에이블된 후 디세이블된다. 상기 리셋 신호(RST)의 인에이블 구간 동안, 상기 출력 제어부(120)의 상기 프리 디스차지 회로(160)가 상기 제어 노드(N)를 그라운드 전압(VSS) 레벨로 프리 디스차지하여, 상기 제어 노드(N)에 상기 제2 초기 제어 신호(INT2)를 발생한다. 상기 래치 회로(150)는 로우 레벨의 상기 제2 초기 제어 신호(INT2)를 래치하고, 하이 레벨의 래치된 신호(IDET)를 출력한다. 상기 출력 회로(170)의 인버터(171)는 하이 레벨의 상기 제1 검출 제어 신호(PDCNT)를 반전시켜, 로우 레벨의 반전된 제1 검출 제어 신호(PDCNTB)를 출력한다. 상기 NAND 게이트(172)는 상기 반전된 제1 검출 제어 신호(PDCNTB)와 상기 래치 회로(150)의 출력 신호에 응답하여 하이 레벨의 논리 신호(LOG)를 출력한다. 상기 인버터(173)는 상기 논리 신호(LOG)를 반전시켜, 로우 레벨의 반전된 신호를 상기 제2 검출 신호(DET)로서 출력한다.
이 후, 상기 제1 검출 신호(OUT)가 인에이블될 때, 상기 출력 제어부(120)의 상기 스위칭 회로(140)가 턴 온되어, 상기 래치 회로(130)로부터 수신되는 상기 제1 초기 제어 신호(INT1)를 제어 노드(N)에 출력한다. 상기 래치 회로(150)는 하이 레벨의 상기 제1 초기 제어 신호(INT1)를 래치하고, 로우 레벨의 래치된 신호(IDET)를 출력한다. 이 때, 상기 반전된 제1 검출 제어 신호(PDCNTB)가 로우 레벨이므로, 상기 NAND 게이트(172)는 상기 논리 신호(LOG)를 계속 하이 레벨로 출력한다. 이 후, 상기 제1 검출 신호(OUT)가 다시 디세이블되면, 상기 스위칭 회로(140)가 턴 오프되고, 상기 래치 회로(150)에는 이전에 래치된 상기 제1 초기 제어 신호(INT1)의 값이 유지된다. 따라서 상기 제2 검출 신호(DET)는 로우 레벨로 계속 유지되고, 이것은 상기 클럭 신호(EXCLK)의 주파수가 설정된 값 보다 낮은 것을 나타낸다.
다음으로, 도 5b는 상기 클럭 신호(EXCLK)의 주파수가 설정된 값 보다 높을 때 주파수 검출 회로(100)의 입출력 신호들을 나타낸다. 도 5b를 참고하면, 제1 검출 제어 신호(PDCNT)가 설정된 시간 동안 인에이블 된다. 상기 제1 검출 제어 신호(PDCNT)가 인에이블되면, 상기 주파수 검출부(110)가 상기 클럭 신호(EXCLK)의 주파수를 검출한다. 상기 주파수 검출부(110)는 상기 클럭 신호(EXCLK)의 주파수가 설정된 값 보다 높을 경우 상기 제1 검출 제어 신호(PDCNT)의 인에이블 구간 동안 상기 제1 검출 신호(OUT)를 로우 레벨로 출력하게 된다. 한편, 상기 제1 검출 제어 신호(PDCNT)가 인에이블될 때, 리셋 신호(RST)가 소정 시간 인에이블된 후 디세이블된다. 상기 리셋 신호(RST)의 인에이블 구간 동안, 상기 출력 제어부(120)의 상기 프리 디스차지 회로(160)가 상기 제어 노드(N)를 그라운드 전압(VSS) 레벨로 프리 디스차지하여, 상기 제어 노드(N)에 상기 제2 초기 제어 신호(INT2)를 발생한다. 상기 래치 회로(150)는 로우 레벨의 상기 제2 초기 제어 신호(INT2)를 래치하고, 하이 레벨의 래치된 신호(IDET)를 출력한다. 이 때, 상기 제1 검출 신호(OUT) 가 로우 레벨이므로, 상기 스위칭 회로(140)는 턴 오프 상태로 계속 유지되고, 상기 래치 회로(150)에는 상기 제2 초기 제어 신호(INT2)가 래치된 상태로 유지된다.
상기 출력 회로(170)의 인버터(171)는 하이 레벨의 상기 제1 검출 제어 신호(PDCNT)를 반전시켜, 로우 레벨의 반전된 제1 검출 제어 신호(PDCNTB)를 출력한다. 상기 NAND 게이트(172)는 상기 반전된 제1 검출 제어 신호(PDCNTB)와 상기 래치 회로(150)의 출력 신호에 응답하여 하이 레벨의 논리 신호(LOG)를 출력한다. 상기 인버터(173)는 상기 논리 신호(LOG)를 반전시켜, 로우 레벨의 반전된 신호를 상기 제2 검출 신호(DET)로서 출력한다.
이 후, 상기 제1 검출 제어 신호(PDCNT)가 로우 레벨로 디세이블되면, 상기 인버터(171)는 이를 반전시켜 하이 레벨의 반전된 제1 검출 제어 신호(PDCNT)를 출력한다. 상기 NAND 게이트(172)는 하이 레벨의 상기 반전된 제1 검출 제어 신호(PDCNT)와 하이 레벨의 상기 래치 회로(150)의 출력 신호에 응답하여 상기 논리 신호(LOG)를 로우 레벨로 출력한다. 상기 인버터(173)는 로우 레벨의 상기 논리 신호(LOG)를 반전시켜, 하이 레벨의 반전된 신호를 상기 제2 검출 신호(DET)로서 출력한다. 이 후, 상기 제2 검출 신호(DET)는 하이 레벨로 계속 유지되고, 이것은 상기 클럭 신호(EXCLK)의 주파수가 설정된 값 보다 높은 것을 나타낸다.
도 6은 도 4에 도시된 주파수 검출부(110)를 상세히 나타내는 도면이다. 도 6을 참고하면, 상기 주파수 검출부(110)는 분주 회로(180)와 논리 회로(190)를 포함한다. 상기 분주 회로(180)는 인버터들(181, 183, 184), NOR 게이트(182), 전송 게이트들(TG1, TG2), 래치 회로들(L1, L2), 및 NMOS 트랜지스터(NM)를 포함한다. 상기 분주 회로(180)는 상기 제1 검출 제어 신호(PDCNT)에 응답하여 인에이블되거나 또는 디세이블된다. 좀 더 상세하게는, 상기 제1 검출 제어 신호(PDCNT)가 인에이블될 때, 상기 분주 회로(180)가 인에이블되고, 상기 제1 검출 제어 신호(PDCNT)가 디세이블될 때, 상기 분주 회로(180)가 디세이블된다.
상기 분주 회로(180)는 인에이블될 때 상기 클럭 신호(EXCLK)를 설정된 배수로 분주하여 분주된 신호(DICLK)를 출력한다. 도 6에서는 상기 클럭 신호(EXCLK)를 2배수로 분주하는 상기 분주 회로(180)가 일례로서 도시된다. 이와 같은 상기 분주 회로(180)의 동작은 본 발명의 기술분야에서 통상의 지식을 가진 자라면 이해할 수 있으므로 상기 분주 회로(180)의 상세한 동작 설명은 생략된다.
상기 논리 회로(190)는 제1 내지 제3 논리 회로들(191∼193)과 인버터(194)를 포함한다. 상기 제1 논리 회로(191)는 NAND 게이트들(71, 76)과 인버터들(72∼75)을 포함한다. 상기 인버터(194)는 상기 분주된 신호(DICLK)를 반전시켜 반전된 분주 신호(DICLKB)를 출력한다. 상기 NAND 게이트(71)는 상기 분주된 신호(DICLK)와 상기 클럭 신호(EXCLK)에 응답하여 제1 논리 신호(LOG1)를 출력한다. 상기 인버터들(72∼75)은 직렬 연결되어, 상기 제1 논리 신호(LOG1)를 설정된 시간 동안 지연시켜 출력한다. 상기 NAND 게이트(76)는 상기 제1 논리 신호(LOG1)와 상기 인버터(75)의 출력 신호에 응답하여 제1 지연 펄스 신호(OUT1)를 출력한다.
상기 제2 논리 회로(192)는 NAND 게이트들(81, 86)과 인버터들(82∼85)을 포함한다. 상기 NAND 게이트(81)는 상기 반전된 분주 신호(DICLKB)와 상기 클럭 신호(EXCLK)에 응답하여 제2 논리 신호(LOG2)를 출력한다. 상기 인버터들(82∼85)은 직렬 연결되어, 상기 제2 논리 신호(LOG2)를 상기 설정된 시간 동안 지연시켜 출력한다. 상기 NAND 게이트(86)는 상기 제2 논리 신호(LOG2)와 상기 인버터(85)의 출력 신호에 응답하여 제2 지연 펄스 신호(OUT2)를 출력한다.
상기 제3 논리 회로(193)는 NOR 게이트(91)와 인버터(92)를 포함한다. 상기 NOR 게이트(91)는 상기 제1 지연 펄스 신호(OUT1)와 상기 제2 지연 펄스 신호(OUT2)에 응답하여 상기 제1 검출 신호(OUT)를 출력한다.
다음으로, 상기와 같이 구성된 주파수 검출부(110)의 동작을 도 7a와 도 7b를 참고하여 설명하면 다음과 같다. 먼저, 도 7a는 상기 클럭 신호(EXCLK)의 주파수가 설정된 값 보다 낮을 경우 상기 주파수 검출부(110)의 입출력 신호들의 타이밍도이다. 도 7a를 참고하면, 상기 제1 검출 제어 신호(PDCNT)가 인에이블되면, 상기 분주 회로(180)는 상기 클럭 신호(EXCLK)를 2배수로 분주하여, 상기 분주된 신호(DICLK)를 출력한다. 상기 분주 회로(180)는 상기 제1 검출 제어 신호(PDCNT)가 인에이블 상태인 동안 연속적으로 상기 분주된 신호(DICLK)를 출력한다. 여기에서, 상기 분주된 신호(DICLK)의 1주기는 상기 클럭 신호(EXCLK)의 2주기에 대응한다.
상기 제1 논리 회로(191)의 NAND 게이트(71)는 상기 클럭 신호(EXCLK)와 상기 분주된 신호(DICLK)가 모두 인에이블될 때 상기 제1 논리 신호(LOG1)를 로우 레벨로 출력한다. 상기 인버터들(72∼75)은 상기 제1 논리 신호(LOG1)를 설정된 시간(d1) 동안 지연시켜 출력한다. 여기에서, 상기 제1 논리 회로(191)에 포함되는 인버터들의 수에 따라 상기 설정된 시간(d1)이 정해진다. 따라서 필요에 따라 상기 제1 논리 회로(191)에 포함되는 인버터들의 수가 변경될 때, 상기 설정된 시간(d1)이 변경될 수 있다.
상기 NAND 게이트(76)는 상기 NAND 게이트(71)로부터 수신되는 상기 제1 논리 신호(LOG1)와 상기 인버터(75)의 출력 신호에 응답하여, 상기 제1 지연 펄스 신호(OUT1)를 하이 레벨로 출력한다. 이 후, 상기 클럭 신호(EXCLK)가 디세이블되고 상기 분주된 신호(DICLK)가 인에이블 상태로 유지될 때, 상기 NAND 게이트(71)는 상기 제1 논리 신호(LOG1)를 하이 레벨로 출력한다. 이 때, 하이 레벨의 상기 제1 논리 신호(LOG1)는 상기 인버터들(72∼75)에 의해 상기 설정된 시간(d1) 동안 지연된 후에 상기 NAND 게이트(76)에 입력된다. 그 결과 상기 NAND 게이트(76)는 도 7a에 도시된 것과 같이 상기 설정된 시간(d1) 이 후 상기 제1 지연 펄스 신호(OUT1)를 로우 레벨로 출력한다. 상기 제1 논리 회로(191)는 상기 제1 검출 제어 신호(PDCNT)가 인에이블 상태인 동안 상술한 동작을 반복한다.
상기 제2 논리 회로(192)는 상기 제1 논리 회로(191)의 동작과 유사하다. 즉, 상기 제2 논리 회로(192)는 상기 반전된 분주 신호(DICLKB)와 상기 클럭 신호(EXCLK)가 모두 인에이블될 때 상기 제2 지연 펄스 신호(OUT2)를 하이 레벨로 출력한다. 이 후, 상기 클럭 신호(EXCLK)가 디세이블되고 상기 분주된 신호(DICLK)가 인에이블 상태로 유지될 때, 상기 제2 논리 회로(192)는 상기 인버터들(72∼75)에 의해 설정된 시간(d2)이 지연된 후에 상기 제2 지연 펄스 신호(OUT2)를 로우 레벨로 출력한다. 상기 제2 논리 회로(192)는 상기 제1 검출 제어 신호(PDCNT)가 인에이블 상태인 동안 상술한 동작을 반복한다. 여기에서, 상기 제2 논리 회로(192) 에 포함되는 인버터들의 수에 따라 상기 설정된 시간(d2)이 정해진다. 따라서 필요에 따라 상기 제2 논리 회로(192)에 포함되는 인버터들의 수가 변경될 때, 상기 설정된 시간(d2)이 변경될 수 있다. 또한, 상기 설정된 시간들(d1, d2)은 실질적으로 동일하게 설정되고, 상기 설정된 시간들(d1, d2)에 따라 상기 주파수 검출부(110)에 의한 상기 클럭 신호(EXCLK)의 주파수의 검출 범위가 결정된다. 이를 좀 더 상세히 설명하면, 예를 들어, 상기 설정된 시간들(d1, d2)이 제1 설정 값일 때 상기 주파수 검출부(110)가 상기 클럭 신호(EXCLK)의 주파수가 제2 설정 값 보다 큰 지의 여부를 판단하는 것으로 가정하자. 이 경우, 상기 설정된 시간들(d1, d2)이 상기 제1 설정 값 보다 더 크게 설정되면, 상기 주파수 검출부(110)는 상기 클럭 신호(EXCLK)의 주파수가 제3 설정 값 보다 큰 지의 여부를 판단하게 된다. 이 때 상기 제3 설정 값은 상기 제2 설정 값 보다 더 크다.
한편, 상기 클럭 신호(EXCLK)의 주파수가 설정된 값 보다 낮을 때, 도 7a에 도시된 것과 같이, 상기 제1 지연 펄스 신호(OUT1)의 폴링 에지와 상기 제2 지연 펄스 신호(OUT2)의 라이징 에지 또는 상기 제2 지연 펄스 신호(OUT2)의 폴링 에지와 상기 제1 지연 펄스 신호(OUT1)의 라이징 에지 사이에 간격이 존재한다. 이 경우, 상기 제3 논리 회로(193)는 상기 제1 및 제2 지연 펄스 신호들(OUT1, OUT2)의 폴링 에지들 중 어느 하나에 동기하여 상기 제1 검출 신호(OUT)를 인에이블시키고, 상기 제1 및 제2 지연 펄스 신호들(OUT1, OUT2)의 라이징 에지들 중 어느 하나에 동기하여 상기 제1 검출 신호(OUT)를 디세이블시킨다.
다음으로, 도 7b는 상기 클럭 신호(EXCLK)의 주파수가 설정된 값 보다 높을 경우 상기 주파수 검출부(110)의 입출력 신호들의 타이밍도이다. 상기 클럭 신호(EXCLK)의 주파수가 설정된 값 보다 높을 경우 상기 주파수 검출부(110)의 동작은 도 7a를 참고하여 상술한 것과 실질적으로 동일하다. 다만, 상기 클럭 신호(EXCLK)의 주파수가 설정된 값 보다 높을 때, 도 7b에 도시된 것과 같이, 상기 제1 지연 펄스 신호(OUT1)의 폴링 에지와 상기 제2 지연 펄스 신호(OUT2)의 라이징 에지 또는 상기 제2 지연 펄스 신호(OUT2)의 폴링 에지와 상기 제1 지연 펄스 신호(OUT1)의 라이징 에지 사이에 간격이 존재하지 않는다. 이 경우, 상기 제3 논리 회로(193)는 상기 제1 검출 신호(OUT)를 디세이블 상태로 유지한다.
도 8은 본 발명에 따른 레이턴시 신호 발생 회로(200)를 나타내는 도면이다. 도 8을 참고하면, 상기 레이턴시 신호 발생 회로(200)는 레이턴시 신호 발생부(300), 클럭 신호 선택부(500), 주파수 검출 회로(400), DLL(delay locked loop)(600), 및 클럭 신호 발생기(700)를 포함한다. 상기 레이턴시 신호 발생부(300)는 입력 논리 회로(310), 입력 래치 회로(320), 제1 및 제2 스위칭 회로들(330, 340), 제1 및 제2 지연 래치 회로들(350, 360), 및 출력 논리 회로(370)를 포함한다. 상기 레이턴시 신호 발생부(300)에 포함되는 스위칭 회로의 수와 지연 래치 회로의 수는 상기 레이턴시 신호 발생부(300)를 포함하는 반도체 메모리 장치에 설정된 레이턴시 수에 따라 변경될 수 있다. 도 8에서는 상기 레이턴시 수가 4인 경우의 레이턴시 신호 발생부(300)가 도시된다.
상기 입력 논리 회로(310)는 NOR 게이트(311)와 인버터들(312, 313)을 포함한다. 상기 NOR 게이트(311)는 독출 제어 신호(COS)와 기입 제어 신호(PWR)에 응답 하여 제1 초기 입력 신호(LAT0)를 출력한다. 좀 더 상세하게는, 상기 독출 제어 신호(COS)와 상기 기입 제어 신호(PWR)가 모두 로우 레벨일 때, 상기 NOR 게이트(311)가 상기 제1 초기 입력 신호(LAT0)를 하이 레벨로 출력한다. 상기 인버터들(312, 313)은 상기 제1 초기 입력 신호(LAT0)를 지연시킨 후, 그 지연된 신호를 제2 초기 입력 신호(LATA)로서 출력한다. 상기 입력 래치 회로(320)는 입력 클럭 신호(TCLK)에 응답하여 상기 제1 초기 입력 신호(LAT0)를 래치하고, 래치된 신호를 제1 래치 신호(LAT3)로서 출력한다.
상기 제1 스위칭 회로(330)는 상기 입력 래치 회로(320)와 상기 제1 지연 래치 회로(350) 사이에 연결되고, 레이턴시 제어 신호(CL4)에 응답하여 턴 온되거나 또는 턴 오프된다. 상기 제1 스위칭 회로(330)는 턴 온될 때, 상기 입력 래치 회로(320)로부터 수신되는 상기 제1 래치 신호(LAT3)를 상기 제1 지연 래치 회로(350)에 출력한다. 상기 제2 스위칭 회로(340)는 상기 입력 래치 회로(320)와 상기 제2 지연 래치 회로(360) 사이에 연결되고, 레이턴시 제어 신호(CL3)에 응답하여 턴 온되거나 또는 턴 오프된다. 상기 제2 스위칭 회로(340)는 턴 온될 때, 상기 입력 래치 회로(320)로부터 수신되는 상기 제1 래치 신호(LAT3)를 상기 제2 지연 래치 회로(360)에 출력한다.
상기 제1 지연 래치 회로(350)와 상기 제2 지연 래치 회로(360)는 직렬 연결되고, 제1 내부 클럭 신호(DCLK)에 응답하여 동작한다. 좀 더 상세하게는, 상기 제1 스위칭 회로(330)가 턴 온될 때, 상기 제1 지연 래치 회로(350)는 상기 제1 내부 클럭 신호(DCLK)에 응답하여 상기 제1 스위칭 회로(330)로부터 수신되는 상기 제1 래치 신호(LAT3)를 래치하고, 그 래치된 신호를 제2 래치 신호(LAT4)로서 출력한다. 또, 상기 제2 스위칭 회로(340)가 턴 온될 때, 상기 제2 지연 래치 회로(360)는 상기 제1 내부 클럭 신호(DCLK)에 응답하여 상기 제2 스위칭 회로(340)로부터 수신되는 상기 제1 래치 신호(LAT3)를 래치하고, 그 래치된 신호를 제3 래치 신호(LATB)로서 출력한다. 상기 제2 스위칭 회로(340)가 턴 오프될 때, 상기 제2 지연 래치 회로(360)는 상기 제1 내부 클럭 신호(DCLK)에 응답하여 상기 제1 지연 래치 회로(350)로부터 수신되는 상기 제2 래치 신호(LAT4)를 래치하고, 그 래치된 신호를 상기 제3 래치 신호(LATB)로서 출력한다. 상기 출력 논리 회로(370)는 레이턴시 제어 신호(CL1)에 응답하여 상기 제2 초기 입력 신호(LATA)와 상기 제3 래치 신호(LATB) 중 하나를 선택하고, 그 선택된 신호를 레이턴시 신호(LAT)로서 출력한다. 여기에서, 설정된 레이턴시 수에 따라 상기 레이턴시 제어 신호들(CL1, CL3, CL4) 중 하나만이 인에이블되므로, 상기 제1 및 제2 스위칭 회로들(330, 340) 중 하나만이 턴 온되거나 또는 모두 턴 오프된다. 상술한 것과 같은 레이턴시 신호 발생부(300)의 동작은 본 발명의 기술분야에서 통상의 지식을 가진 자라면 이해할 수 있으므로 상기 레이턴시 신호 발생부(300)의 상세한 동작 설명은 생략된다.
상기 주파수 검출 회로(400)는 외부 클럭 신호(EXCLK)의 주파수를 검출하고 그 검출 결과에 따라 상기 선택 제어 신호(DET)를 출력한다. 좀 더 상세하게는, 상기 주파수 검출 회로(400)는 제1 및 제2 검출 제어 신호들(PDCNT, PDCNTS)과 리셋 신호(RST)에 응답하여, 상기 외부 클럭 신호(EXCLK)의 주파수가 설정된 값 보다 큰 지의 여부를 판단한다. 상기 제1 검출 제어 신호(PDCNT)는 예를 들어, 상기 DLL(600)이 락킹 동작을 수행하는 동안 인에이블되는 락킹 제어 신호(LOCTL)가 될 수 있다. 상기 락킹 제어 신호(LOCTL)는 상기 레이턴시 신호 발생 회로(200)를 포함하는 반도체 메모리 장치가 인에이블될 때 인에이블되어 설정된 수의 클럭 사이클(예를 들면, 200 클럭 사이클) 이 후 디세이블되는 신호이다. 상기 락킹 제어 신호가 디세이블될 때, 상기 클럭 신호 발생기가 락킹 동작을 종료한다. 상기 제2 검출 제어 신호(PDCNTS)는 상기 제1 검출 제어 신호(PDCNT)에 응답하여 인에이블되는 신호로서, 상기 제2 검출 제어 신호(PDCNTS)의 인에이블 구간은 상기 제1 검출 제어 신호(PDCNT)의 인에이블 구간내에 포함된다. 따라서 상기 제1 검출 제어 신호(PDCNT)가 인에이블된 후 상기 제2 검출 제어 신호(PDCNTS)가 인에이블되고, 상기 제2 검출 제어 신호(PDCNTS)가 디세이블된 후 상기 제1 검출 제어 신호(PDCNT)가 디세이블된다.
상기 주파수 검출 회로(400)는 상기 외부 클럭 신호(EXCLK)의 주파수가 설정된 값 보다 클 경우 상기 선택 제어 신호(DET)를 인에이블시키고, 작을 경우 상기 선택 제어 신호(DET)를 디세이블 시킨다. 여기에서, 상기 주파수 검출 회로(400)의 구성 및 구체적인 동작 설명은 도 4와 도 5를 참고하여 상술한 것과 동일하므로, 설명의 중복을 피하기 위해 생략된다.
상기 클럭 신호 선택부(500)는 상기 선택 제어 신호(DET)에 응답하여 상기 제1 내부 클럭 신호(DCLK)와 제2 내부 클럭 신호(PCLK) 중 하나를 선택하고, 그 선택된 신호를 상기 입력 클럭 신호(TCLK)로서 출력한다. 좀 더 상세하게는, 상기 선 택 제어 신호(DET)가 인에이블될 때 상기 클럭 신호 선택부(500)가 상기 제1 내부 클럭 신호(DCLK)를 상기 입력 클럭 신호(TCLK)로서 출력한다. 반대로, 상기 선택 제어 신호(DET)가 디세이블될 때 상기 클럭 신호 선택부(500)는 상기 제2 내부 클럭 신호(PCLK)를 상기 입력 클럭 신호(TCLK)로서 출력한다.
상기 락킹 제어 신호(LOCTL)가 인에이블될 때, 상기 DLL(600)은 상기 외부 클럭 신호(EXCLK)를 기초로 하여 락킹 동작을 수행한다. 상기 락킹 제어 신호(LOCTL)가 디세이블될 때, 상기 DLL(600)은 상기 락킹 동작을 종료하고 상기 제1 내부 클럭 신호(DCLK)를 발생한다. 상기 클럭 신호 발생기(700)는 상기 반도체 메모리 장치에 독출 명령이 수신될 때에만, 상기 외부 클럭 신호(EXCLK)에 동기하는 상기 제2 내부 클럭 신호(PCLK)를 발생한다. 다시 말하면, 상기 독출 제어 신호(COS)가 디세이블되는 기간 동안 상기 클럭 신호 발생기(700)가 상기 제2 내부 클럭 신호(PCLK)를 발생한다.
다음으로, 상기 레이턴시 신호 발생 회로(200)의 동작을 설명한다. 먼저, 상기 제1 검출 제어 신호(PDCNT)가 인에이블될 때, 상기 주파수 검출 회로(400)가 상기 외부 클럭 신호(EXCLK)의 주파수가 설정된 값 보다 큰 지의 여부를 판단한다. 예를 들어, 상기 외부 클럭 신호(EXCLK)의 주파수가 설정된 값 보다 큰 것으로 판단되면, 상기 주파수 검출 회로(400)는 상기 제1 검출 제어 신호(PDCNT)가 디세이블될 때, 상기 선택 제어 신호(DET)를 인에이블시킨다. 이 때, 상기 주파수 검출 회로(400)는 상기 제1 검출 제어 신호(PDCNT)가 다시 인에이블되지 않는 한, 상기 선택 제어 신호(DET)를 인에이블 상태로 계속 유지한다. 상기 선택 제어 신호(DET) 에 응답하여, 상기 클럭 신호 선택부(500)는 상기 제1 내부 클럭 신호(DCLK)를 상기 입력 클럭 신호(TCLK)로서 출력한다. 이 후, 상기 레이턴시 신호 발생부(300)의 상기 입력 래치 회로(320)는 상기 입력 클럭 신호(TCLK), 즉, 상기 제1 내부 클럭 신호(DCLK)에 응답하여 동작한다.
또, 상기 외부 클럭 신호(EXCLK)의 주파수가 설정된 값 보다 작은 것으로 판단되면, 상기 주파수 검출 회로(400)는 상기 제1 검출 제어 신호(PDCNT)가 디세이블될 때, 상기 선택 제어 신호(DET)를 디세이블 시킨다. 이 때, 상기 주파수 검출 회로(400)는 상기 제1 검출 제어 신호(PDCNT)가 다시 인에이블되지 않는 한, 상기 선택 제어 신호(DET)를 디세이블 상태로 계속 유지한다. 상기 선택 제어 신호(DET)에 응답하여, 상기 클럭 신호 선택부(500)는 상기 제2 내부 클럭 신호(PCLK)를 상기 입력 클럭 신호(TCLK)로서 출력한다. 이 후, 상기 입력 래치 회로(320)는 상기 입력 클럭 신호(TCLK), 즉, 상기 제2 내부 클럭 신호(PCLK)에 응답하여 동작한다.
도 9는 도 8에 도시된 클럭 신호 선택부(500)를 상세히 나타내는 도면이다. 도 9를 참고하면, 상기 클럭 신호 선택부(500)는 제1 내지 제3 논리 회로들(510∼530)을 포함한다. 상기 제1 논리 회로(510)는 인버터들(511, 513)과 NAND 게이트(512)를 포함한다. 상기 제1 논리 회로(510)는 상기 제2 내부 클럭 신호(PCLK)와 상기 선택 제어 신호(DET)에 응답하여 제1 논리 신호(T1)를 출력한다. 좀 더 상세하게는, 상기 선택 제어 신호(DET)가 디세이블될 때, 상기 제1 논리 회로(510)는 상기 제2 내부 클럭 신호(PCLK)를 상기 제1 논리 신호(T1)로서 출력한다. 또, 상기 선택 제어 신호(DET)가 디세이블될 때, 상기 제1 논리 회로(510)는 상기 제1 논리 신호(T1)를 로우 레벨로 유지한다.
상기 제2 논리 회로(520)는 NAND 게이트(521)와 인버터(522)를 포함한다. 상기 제2 논리 회로(520)는 상기 제1 내부 클럭 신호(DCLK)와 상기 선택 제어 신호(DET)에 응답하여 제2 논리 신호(T2)를 출력한다. 좀 더 상세하게는, 상기 선택 제어 신호(DET)가 인에이블될 때, 상기 제2 논리 회로(520)는 상기 제1 내부 클럭 신호(DCLK)를 상기 제2 논리 신호(T2)로서 출력한다. 또, 상기 선택 제어 신호(DET)가 디세이블될 때, 상기 제2 논리 회로(520)는 상기 제2 논리 신호(T2)를 로우 레벨로 유지한다. 상기 제3 논리 회로(530)는 NOR 게이트(531)와 인버터(532)를 포함한다. 상기 제3 논리 회로(530)는 상기 제1 및 제2 논리 신호들(T1, T2)에 응답하여 상기 입력 클럭 신호(TCLK)를 출력한다. 좀 더 상세하게는, 상기 제3 논리 회로(530)가 상기 제1 논리 회로(510)로부터 상기 제1 논리 신호(T1)로서 상기 제2 내부 클럭 신호(PCLK)를 수신하면, 상기 제3 논리 회로(530)는 상기 제2 내부 클럭 신호(PCLK)를 상기 입력 클럭 신호(TCLK)로 출력한다. 또, 상기 제3 논리 회로(530)가 상기 제2 논리 회로(520)로부터 상기 제2 논리 신호(T2)로서 상기 제1 내부 클럭 신호(DCLK)를 수신하면, 상기 제3 논리 회로(530)는 상기 제1 내부 클럭 신호(DCLK)를 상기 입력 클럭 신호(TCLK)로 출력한다.
도 10은 도 8에 도시된 레이턴시 신호 발생 회로의 입출력 신호들의 타이밍도로서, 상기 클럭 신호 선택부(500)가 상기 입력 클럭 신호(TCLK)로서 상기 제1 내부 클럭 신호(DCLK)를 선택한 경우를 나타낸다. 도 10을 참고하면, 상기 레이턴시 신호 발생부(300)의 상기 입력 래치 회로(320)가 상기 제1 내부 클럭 신호(DCLK)에 응답하여 동작하므로, 독출 명령(READ)이 수신될 때 신속하게 제1 래치 신호(LAT3)를 출력할 수 있다. 그 결과 상기 제1 지연 래치 회로(350)가 상기 제1 래치 신호(LAT3)를 래치한 후 상기 제2 래치 신호(LAT4)를 출력할 때까지의 시간 마진(margin)(I)이 상기 입력 래치 회로(320)와 상기 제2 지연 래치 회로(360) 각각의 래치 동작을 위한 시간 마진(H, J)과 거의 동일하게 유지될 수 있다. 따라서 상기 외부 클럭 신호(EXCLK)의 주파수가 높더라도, 상기 레이턴시 신호 발생 회로(200)가 정확하게 동작할 수 있다. 또, 상기 외부 클럭 신호(EXCLK)의 주파수가 낮을 경우, 상기 클럭 신호 선택부(500)가 상기 입력 클럭 신호(TCLK)로서 상기 제2 내부 클럭 신호(PCLK)를 출력하므로, 상기 레이턴시 신호 발생 회로(200)에 의한 소모 전류가 감소될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기한 것과 같이, 본 발명에 따른 주파수 검출 회로와 주파수 검출 방법은 클럭 신호의 주파수를 검출할 수 있는 효과가 있다.
또한, 본 발명에 따른 주파수 검출 회로를 구비하는 반도체 메모리 장치의 레이턴시 신호 발생 회로는 외부 클럭 신호의 주파수가 높을 때 정확하게 동작할 수 있고, 외부 클럭 신호의 주파수가 낮을 때 소모 전류를 감소시킬 수 있는 효과 가 있다.

Claims (44)

  1. 클럭 신호의 주파수를 검출하는 주파수 검출 회로에 있어서,
    클럭 신호를 설정된 배수로 분주하고, 분주된 신호, 분주된 신호의 반전 신호, 및 상기 클럭 신호에 기초하여 상기 클럭 신호의 주파수를 검출하고, 상기 검출된 클럭 신호의 주파수가 설정된 값보다 높을 경우 소정의 로직 레벨로 발생하고 설정된 값보다 낮을 경우 펄스 형태로 발생되는 제1 검출 신호를 출력하는 주파수 검출부; 및
    상기 제1 검출 신호에 응답하여 상기 클럭 신호의 주파수가 설정된 값 보다 큰 지의 여부를 판단하고, 그 판단 결과로서 제2 검출 신호를 출력하는 출력 제어부를 구비하는 것을 특징으로 하는 주파수 검출 회로.
  2. 제1항에 있어서,
    상기 주파수 검출부는 제1 검출 제어 신호에 응답하여 인에이블되거나 또는 디세이블되는 것을 특징으로 하는 주파수 검출 회로.
  3. 제2항에 있어서,
    상기 제1 검출 제어 신호가 인에이블 될 때 상기 주파수 검출부가 인에이블되고, 상기 제1 검출 제어 신호가 디세이블 될 때 상기 주파수 검출부가 디세이블되는 것을 특징으로 하는 주파수 검출 회로.
  4. 제1항에 있어서, 상기 주파수 검출부는,
    제1 검출 제어 신호에 응답하여 상기 클럭 신호를 설정된 배수로 분주하고, 상기 분주된 신호를 출력하는 분주 회로; 및
    상기 분주된 신호, 상기 분주된 신호의 반전 신호, 및 상기 클럭 신호에 응답하여 상기 제1 검출 신호를 출력하는 논리 회로를 구비하는 것을 특징으로 하는 주파수 검출 회로.
  5. 제4항에 있어서, 상기 논리 회로는,
    상기 분주된 신호와 상기 클럭 신호에 응답하여 제1 지연 펄스 신호를 출력하는 제1 논리 회로;
    상기 분주된 신호의 반전 신호와 상기 클럭 신호에 응답하여 제2 지연 펄스 신호를 출력하는 제2 논리 회로; 및
    상기 제1 지연 펄스 신호와 상기 제2 지연 펄스 신호에 응답하여 상기 제1 검출 신호를 출력하는 제3 논리 회로를 구비하는 것을 특징으로 하는 주파수 검출 회로.
  6. 제5항에 있어서,
    상기 제1 논리 회로는 상기 분주된 신호와 상기 클럭 신호가 모두 인에이블될 때 상기 제1 지연 펄스 신호를 인에이블시키고, 상기 클럭 신호가 다시 디세이블 될 때 설정된 시간 동안 상기 제1 지연 펄스 신호의 인에이블 상태를 유지시킨 후 디세이블시키고,
    상기 제2 논리 회로는 상기 분주된 신호의 반전 신호와 상기 클럭 신호가 모두 인에이블될 때 상기 제2 지연 펄스 신호를 인에이블시키고, 상기 클럭 신호가 다시 디세이블 될 때 상기 설정된 시간 동안 상기 제2 지연 펄스 신호의 인에이블 상태를 유지시킨 후 디세이블시키는 것을 특징으로 하는 주파수 검출 회로.
  7. 제5항에 있어서,
    상기 제3 논리 회로는 상기 제1 지연 펄스 신호의 폴링 에지와 상기 제2 지연 펄스 신호의 라이징 에지 또는 상기 제2 지연 펄스 신호의 폴링 에지와 상기 제1 지연 펄스 신호의 라이징 에지 사이에 간격이 존재하는지의 여부에 따라 상기 제1 검출 신호의 논리 레벨을 변경시키는 것을 특징으로 하는 주파수 검출 회로.
  8. 제7항에 있어서,
    상기 제1 지연 펄스 신호와 상기 제2 지연 펄스 신호의 상기 각 에지들 사이에 간격이 존재할 때, 상기 제3 논리 회로는 상기 제1 및 제2 지연 펄스 신호들의 폴링 에지들 중 어느 하나에 동기하여 상기 제1 검출 신호를 인에이블시키고, 상기 제1 및 제2 지연 펄스 신호들의 라이징 에지들 중 어느 하나에 동기하여 상기 제1 검출 신호를 디세이블시키는 것을 특징으로 하는 주파수 검출 회로.
  9. 제7항에 있어서,
    상기 제1 지연 펄스 신호와 상기 제2 지연 펄스 신호의 상기 각 에지들 사이에 간격이 존재하지 않을 때, 상기 제3 논리 회로는 상기 제1 검출 신호를 디세이블 상태로 유지하는 것을 특징으로 하는 주파수 검출 회로.
  10. 제1항에 있어서,
    상기 출력 제어부는 상기 제1 검출 신호가 반복적으로 인에이블된 후 디세이블 될 때 상기 클럭 신호의 주파수가 상기 설정된 값 보다 작은 것으로 판단하고, 상기 제2 검출 신호를 디세이블 상태로 유지하고, 상기 제1 검출 신호가 디세이블 상태로 유지될 때 상기 클럭 신호의 주파수가 상기 설정된 값 보다 큰 것으로 판단하고, 상기 제2 검출 신호를 인에이블시키는 것을 특징으로 하는 주파수 검출 회로.
  11. 제2항에 있어서, 상기 출력 제어부는,
    상기 제1 검출 신호와 제2 검출 제어 신호에 응답하여 턴 온되거나 또는 턴 오프되고, 턴 온될 때 제1 초기 제어 신호를 수신하여 제어 노드에 출력하는 스위칭 회로;
    상기 제1 초기 제어 신호와 제2 초기 제어 신호 중 상기 제어 노드를 통하여 수신되는 어느 하나를 래치하고, 래치된 신호를 출력하는 제1 래치 회로; 및
    상기 제1 검출 제어 신호와 상기 래치된 신호에 응답하여 상기 제2 검출 신호를 출력하는 출력 회로를 구비하는 것을 특징으로 하는 주파수 검출 회로.
  12. 제11항에 있어서, 상기 출력 제어부는,
    내부 신호를 래치하고, 래치된 상기 내부 신호를 상기 제1 초기 제어 신호로서 상기 스위칭 회로에 출력하는 제2 래치 회로; 및
    리셋 신호에 응답하여 상기 제어 노드를 그라운드 전압 레벨로 프리 디스차지하여, 상기 제2 초기 제어 신호를 상기 제1 래치 회로에 출력하는 프리 디스차지 회로를 더 구비하는 것을 특징으로 하는 주파수 검출 회로.
  13. 제11항에 있어서,
    상기 제1 초기 제어 신호는 내부 전압 레벨이고, 상기 제2 초기 제어 신호는 그라운드 전압 레벨인 것을 특징으로 하는 주파수 검출 회로.
  14. 제11항에 있어서,
    상기 스위칭 회로는 상기 제1 검출 신호와 상기 제2 검출 제어 신호가 모두 인에이블될 때에만 턴 온되는 것을 특징으로 하는 주파수 검출 회로.
  15. 제11항에 있어서,
    상기 제1 검출 제어 신호가 디세이블 될 때, 상기 래치된 신호가 상기 제1 초기 제어 신호이면, 상기 출력 회로가 상기 제2 검출 신호를 디세이블 상태로 유지하고, 상기 제1 검출 제어 신호가 디세이블 될 때, 상기 래치된 신호가 상기 제2 초기 제어 신호이면, 상기 출력 회로가 상기 제2 검출 신호를 인에이블시킨 후 그 인에이블 상태를 유지하는 것을 특징으로 하는 주파수 검출 회로.
  16. 제11항에 있어서,
    상기 제2 검출 제어 신호의 인에이블 구간은 상기 제1 검출 제어 신호의 인에이블 구간내에 포함되는 것을 특징으로 하는 주파수 검출 회로.
  17. 클럭 신호의 주파수를 검출하는 방법에 있어서,
    (a) 상기 클럭 신호를 설정된 배수로 분주하여 분주된 신호를 출력하는 단계;
    (b) 상기 분주된 신호, 분주된 신호의 반전 신호, 및 상기 클럭 신호에 기초하여 상기 클럭 신호의 주파수를 검출하고, 상기 검출된 클럭 신호의 주파수가 설정된 값보다 높을 경우 소정의 로직 레벨로 발생하고 설정된 값보다 낮을 경우 펄스 형태로 제1 검출 신호를 출력하는 단계; 및
    (c) 상기 제1 검출 신호에 응답하여 상기 클럭 신호의 주파수가 설정된 값 보다 큰 지의 여부를 판단하고, 그 판단 결과로서 제2 검출 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 주파수 검출 방법.
  18. 제17항에 있어서, 상기 (a) 단계는,
    (a1) 제1 검출 제어 신호에 응답하여 인에이블되는 단계를 더 포함하는 것을 특징으로 하는 주파수 검출 방법.
  19. 제17항에 있어서, 상기 (b) 단계는,
    (b1) 상기 분주된 신호와 상기 클럭 신호에 응답하여 제1 지연 펄스 신호를 출력하는 단계;
    (b2) 상기 분주된 신호의 반전 신호와 상기 클럭 신호에 응답하여 제2 지연 펄스 신호를 출력하는 단계; 및
    (b3) 상기 제1 지연 펄스 신호와 상기 제2 지연 펄스 신호에 응답하여 상기 제1 검출 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 주파수 검출 방법.
  20. 제19항에 있어서, 상기 (b1) 단계는,
    (b11) 상기 분주된 신호와 상기 클럭 신호가 모두 인에이블될 때 상기 제1 지연 펄스 신호를 인에이블시키는 단계; 및
    (b12) 상기 클럭 신호가 디세이블 될 때 설정된 시간 동안 상기 제1 지연 펄스 신호의 인에이블 상태를 유지시킨 후 디세이블시키는 단계를 포함하는 것을 특징으로 하는 주파수 검출 방법.
  21. 제19항에 있어서, 상기 (b2) 단계는,
    (b21) 상기 분주된 신호의 반전 신호와 상기 클럭 신호가 모두 인에이블될 때 상기 제2 지연 펄스 신호를 인에이블시키는 단계; 및
    (b22) 상기 클럭 신호가 디세이블 될 때 상기 설정된 시간 동안 상기 제2 지연 펄스 신호의 인에이블 상태를 유지시킨 후 디세이블시키는 단계를 포함하는 것을 특징으로 하는 주파수 검출 방법.
  22. 제19에 있어서, 상기 (b3) 단계는,
    (b31) 상기 제1 지연 펄스 신호의 폴링 에지와 상기 제2 지연 펄스 신호의 라이징 에지 또는 상기 제2 지연 펄스 신호의 폴링 에지와 상기 제1 지연 펄스 신호의 라이징 에지 사이에 간격이 존재하는지의 여부를 판단하는 단계;
    (b32) 상기 제1 지연 펄스 신호와 상기 제2 지연 펄스 신호의 상기 각 에지들 사이에 간격이 존재할 때, 상기 제1 및 제2 지연 펄스 신호들의 폴링 에지들 중 어느 하나에 동기하여 상기 제1 검출 신호를 인에이블시키고, 상기 제1 및 제2 지연 펄스 신호들의 라이징 에지들 중 어느 하나에 동기하여 상기 제1 검출 신호를 디세이블시키는 단계;
    (b33) 상기 제1 지연 펄스 신호와 상기 제2 지연 펄스 신호의 상기 각 에지들 사이에 간격이 존재하지 않을 때, 상기 제1 검출 신호를 디세이블 상태로 유지하는 단계를 포함하는 것을 특징으로 하는 주파수 검출 방법.
  23. 제17항에 있어서, 상기 (c) 단계는,
    (c1) 상기 제1 검출 신호가 반복적으로 인에이블된 후 디세이블 될 때 상기 클럭 신호의 주파수가 상기 설정된 값 보다 작은 것으로 판단하고, 상기 제2 검출 신호를 디세이블 상태로 유지하는 단계; 및
    (c2) 상기 제1 검출 신호가 디세이블 상태로 유지될 때 상기 클럭 신호의 주파수가 상기 설정된 값 보다 큰 것으로 판단하고, 상기 제2 검출 신호를 인에이블시키는 단계를 포함하는 것을 특징으로 하는 주파수 검출 방법.
  24. 반도체 메모리 장치에서 독출 동작시 데이터 출력 회로의 인에이블 구간을 제어하는 레이턴시 신호를 발생하는 레이턴시 발생 회로에 있어서,
    복수의 제어 신호들, 입력 클럭 신호 및 제1 내부 클럭 신호에 응답하여 레이턴시 신호를 발생하는 레이턴시 신호 발생부;
    선택 제어 신호에 응답하여 상기 제1 내부 클럭 신호와 제2 내부 클럭 신호 중 어느 하나를 선택하여, 상기 입력 클럭 신호로서 출력하는 클럭 신호 선택부; 및
    외부 클럭 신호의 주파수를 검출하고, 상기 검출된 외부 클럭 신호의 주파수가 설정된 값보다 높을 경우 소정의 로직 레벨로 발생되고 설정된 값보다 낮을 경우 펄스 형태로 발생되는 검출 신호에 따라 상기 선택 제어 신호를 출력하는 주파수 검출 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생 회로.
  25. 제24항에 있어서, 상기 복수의 제어 신호들은,
    독출 명령과 버스트 길이에 따라 제1 설정된 시간 동안 인에이블된 후 디세이블 되는 독출 제어 신호;
    기입 명령과 상기 버스트 길이에 따라 제2 설정된 시간 동안 인에이블된 후 디세이블되는 기입 제어 신호;
    상기 반도체 메모리 장치가 상기 독출 명령 또는 상기 기입 명령을 수신할 때, 미리 설정된 레이턴시 수에 따라 어느 하나만 인에이블되는 복수의 레이턴시 제어 신호들을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생 회로.
  26. 제25항에 있어서, 상기 레이턴시 신호 발생부는,
    상기 독출 제어 신호와 상기 기입 제어 신호에 응답하여 제1 및 제2 초기 입력 신호들을 출력하는 입력 논리 회로;
    상기 입력 클럭 신호에 응답하여 상기 제1 초기 입력 신호를 래치하고, 래치된 신호를 제1 래치 신호로서 출력하는 입력 래치 회로;
    상기 입력 래치 회로의 출력 단자에 병렬로 연결되고, 상기 복수의 레이턴시 제어 신호들에 각각 응답하여 턴 온 되거나 또는 턴 오프 되고, 턴 온 될 때 상기 제1 래치 신호를 각각 패스(path)하는 복수의 스위칭 회로들;
    상호 직렬 연결되고, 상기 복수의 스위칭 회로들 각각에 하나씩 연결되는 복수의 지연 래치 회로들; 및
    상기 복수의 레이턴시 제어 신호들 중 하나에 응답하여, 상기 복수의 지연 래치 회로들 중 마지막 지연 래치 회로의 출력 신호와 상기 제2 초기 입력 신호 중 어느 하나를 상기 레이턴시 신호로서 출력하는 출력 논리 회로를 구비하고,
    상기 복수의 지연 래치 회로들 중 첫 번째 지연 래치 회로는 대응하는 스위칭 회로로부터 수신되는 상기 제1 래치 신호를 상기 제1 내부 클럭 신호에 응답하여 래치하고, 그 래치된 신호를 출력하고, 상기 복수의 지연 래치 회로들 중 나머 지 지연 래치 회로들 각각은 상기 제1 내부 클럭 신호에 응답하여 대응하는 스위칭 회로로부터 수신되는 상기 제1 래치 신호와 앞단의 지연 래치 회로의 출력 신호 중 어느 하나를 래치하고, 그 래치된 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생 회로.
  27. 제25항에 있어서, 상기 주파수 검출 회로는,
    상기 외부 클럭 신호를 설정된 배수로 분주하고, 분주된 신호, 분주된 신호의 반전 신호, 및 상기 외부 클럭 신호에 기초하여 상기 외부 클럭 신호의 주파수를 검출하고, 상기 검출 신호를 출력하는 주파수 검출부; 및
    상기 검출 신호에 응답하여 상기 외부 클럭 신호의 주파수가 설정된 값 보다 큰 지의 여부를 판단하고, 그 판단 결과로서 상기 선택 제어 신호를 출력하는 출력 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생 회로.
  28. 제27항에 있어서,
    제1 검출 제어 신호가 인에이블될 때 상기 주파수 검출부가 인에이블되고, 상기 제1 검출 제어 신호가 디세이블 될 때 상기 주파수 검출부가 디세이블되는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생 회로.
  29. 제28항에 있어서,
    락킹 제어 신호에 응답하여, 상기 외부 클럭 신호를 기초로 하여 락킹 동작을 수행하고, 상기 제1 내부 클럭 신호를 발생하는 DLL(Delay locked loop); 및
    상기 독출 제어 신호에 응답하여, 상기 외부 클럭 신호에 동기하는 상기 제2 내부 클럭 신호를 발생하는 클럭 신호 발생기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생 회로.
  30. 제29항에 있어서,
    상기 락킹 제어 신호가 인에이블 될 때 상기 DLL이 상기 락킹 동작을 수행하고, 상기 락킹 제어 신호가 디세이블 될 때 상기 DLL이 상기 락킹 동작을 종료하고 상기 제1 내부 클럭 신호를 출력하고,
    상기 제1 검출 제어 신호는 상기 락킹 제어 신호인 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생 회로.
  31. 제27항에 있어서, 상기 주파수 검출부는,
    제1 검출 제어 신호에 응답하여 상기 외부 클럭 신호를 설정된 배수로 분주하고, 상기 분주된 신호를 출력하는 분주 회로; 및
    상기 분주된 신호, 상기 분주된 신호의 반전 신호, 및 상기 외부 클럭 신호에 응답하여 상기 검출 신호를 출력하는 논리 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생 회로.
  32. 제31항에 있어서, 상기 논리 회로는,
    상기 분주된 신호와 상기 외부 클럭 신호에 응답하여 제1 지연 펄스 신호를 출력하는 제1 논리 회로;
    상기 분주된 신호의 반전 신호와 상기 외부 클럭 신호에 응답하여 제2 지연 펄스 신호를 출력하는 제2 논리 회로; 및
    상기 제1 지연 펄스 신호와 상기 제2 지연 펄스 신호에 응답하여 상기 검출 신호를 출력하는 제3 논리 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생 회로.
  33. 제32항에 있어서,
    상기 제1 논리 회로는 상기 분주된 신호와 상기 외부 클럭 신호가 모두 인에이블 될 때 상기 제1 지연 펄스 신호를 인에이블시키고, 상기 외부 클럭 신호가 다시 디세이블 될 때 설정된 시간 동안 상기 제1 지연 펄스 신호의 인에이블 상태를 유지시킨 후 디세이블시키고,
    상기 제2 논리 회로는 상기 분주된 신호의 반전 신호와 상기 외부 클럭 신호가 모두 인에이블 될 때 상기 제2 지연 펄스 신호를 인에이블시키고, 상기 외부 클럭 신호가 다시 디세이블 될 때 상기 설정된 시간 동안 상기 제2 지연 펄스 신호의 인에이블 상태를 유지시킨 후 디세이블시키는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생 회로.
  34. 제32항에 있어서,
    상기 제3 논리 회로는 상기 제1 지연 펄스 신호의 폴링 에지와 상기 제2 지연 펄스 신호의 라이징 에지 또는 상기 제2 지연 펄스 신호의 폴링 에지와 상기 제1 지연 펄스 신호의 라이징 에지 사이에 간격이 존재하는지의 여부에 따라 상기 검출 신호의 논리 레벨을 변경시키는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생 회로.
  35. 제34항에 있어서,
    상기 제1 지연 펄스 신호와 상기 제2 지연 펄스 신호의 상기 각 에지들 사이에 간격이 존재할 때, 상기 제3 논리 회로는 상기 제1 및 제2 지연 펄스 신호들의 폴링 에지들 중 어느 하나에 동기하여 상기 검출 신호를 인에이블시키고, 상기 제1 및 제2 지연 펄스 신호들의 라이징 에지들 중 어느 하나에 동기하여 상기 검출 신호를 디세이블시키는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생 회로.
  36. 제34항에 있어서,
    상기 제1 지연 펄스 신호와 상기 제2 지연 펄스 신호의 상기 각 에지들 사이에 간격이 존재하지 않을 때, 상기 제3 논리 회로는 상기 검출 신호를 디세이블 상태로 유지하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생 회로.
  37. 제27항에 있어서,
    상기 출력 제어부는 상기 검출 신호가 반복적으로 인에이블된 후 디세이블 될 때 상기 외부 클럭 신호의 주파수가 상기 설정된 값 보다 작은 것으로 판단하고, 상기 선택 제어 신호를 디세이블 상태로 유지하고, 상기 검출 신호가 디세이블 상태로 유지될 때 상기 외부 클럭 신호의 주파수가 상기 설정된 값 보다 큰 것으로 판단하고, 상기 선택 제어 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생 회로.
  38. 제28항에 있어서, 상기 출력 제어부는,
    상기 검출 신호와 제2 검출 제어 신호에 응답하여 턴 온 되거나 또는 턴 오프 되고, 턴 온 될 때 제1 초기 제어 신호를 수신하여 제어 노드에 출력하는 스위칭 회로;
    상기 제1 초기 제어 신호와 제2 초기 제어 신호 중 상기 제어 노드를 통하여 수신되는 어느 하나를 래치하고, 래치된 신호를 출력하는 제1 래치 회로; 및
    상기 제1 검출 제어 신호와 상기 래치된 신호에 응답하여 상기 선택 제어 신호를 출력하는 출력 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생 회로.
  39. 제38항에 있어서, 상기 출력 제어부는,
    내부 신호를 래치하고, 래치된 상기 내부 신호를 상기 제1 초기 제어 신호로서 상기 스위칭 회로에 출력하는 제2 래치 회로; 및
    리셋 신호에 응답하여 상기 제어 노드를 그라운드 전압 레벨로 프리 디스차지하여, 상기 제2 초기 제어 신호를 상기 제1 래치 회로에 출력하는 프리 디스차지 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생 회로.
  40. 제38항에 있어서,
    상기 제1 초기 제어 신호는 내부 전압 레벨이고, 상기 제2 초기 제어 신호는 그라운드 전압 레벨인 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생 회로.
  41. 제38항에 있어서,
    상기 스위칭 회로는 상기 검출 신호와 상기 제2 검출 제어 신호가 모두 인에이블 될 때에만 턴 온 되는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생 회로.
  42. 제38항에 있어서,
    상기 제1 검출 제어 신호가 디세이블 될 때, 상기 래치된 신호가 상기 제1 초기 제어 신호이면, 상기 출력 회로가 상기 선택 제어 신호를 디세이블 상태로 유 지하고, 상기 제1 검출 제어 신호가 디세이블 될 때, 상기 래치된 신호가 상기 제2 초기 제어 신호이면, 상기 출력 회로가 상기 선택 제어 신호를 인에이블시킨 후 그 인에이블 상태를 유지하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생 회로.
  43. 제38항에 있어서,
    상기 제2 검출 제어 신호의 인에이블 구간은 상기 제1 검출 제어 신호의 인에이블 구간내에 포함되는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생 회로.
  44. 제24항에 있어서,
    상기 선택 제어 신호가 인에이블 될 때 상기 클럭 신호 선택부가 상기 제2 내부 클럭 신호를 선택하여 상기 입력 클럭 신호로서 출력하고, 상기 선택 제어 신호가 디세이블 될 때 상기 클럭 신호 선택부가 상기 제1 내부 클럭 신호를 선택하여 상기 입력 클럭 신호로서 출력하는 것을 반도체 메모리 장치의 레이턴시 신호 발생 회로.
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