KR19990039594A - 저 전력 소모형 반도체 메모리 장치 - Google Patents

Abstract

저 전력 소모형 반도체 메모리 장치가 개시된다. 셀 어레이 및 래치들을 갖는 이 장치는, 시스템 클럭 신호과 듀티 사이클이 다른 제1 클럭 신호와 컬럼 어드레스를 입력하여 인에이블 신호를 생성하는 인에이블 신호 발생 수단과, 인에이블 신호를 소정 시간 지연하여 디스에이블 신호로서 출력하는 지연 수단 및 인에이블 신호에 응답하여 프리차지되며 셀 어레이로부터 출력되는 데이타를 증폭하여 래치로 출력하고, 디스에이블 신호에 응답하여 동작을 중지하는 센스 증폭 수단을 구비하는 것을 특징으로 하고, 유효한 데이타가 래치로 출력된 후 센스 증폭부의 동작을 막아 불필요한 전류 소모를 방지할 수 있는 효과가 있다.

Description

저 전력 소모형 반도체 메모리 장치

본 발명은 센스 증폭 장치를 갖는 반도체 메모리 장치에 관한 것으로서, 특히, 센스 증폭부가 유효한 출력을 발생한 이후에는 센스 증폭부의 동작을 중지시키는 저전력 소모형 반도체 메모리 장치에 관한 것이다.

이하, 종래의 반도체 메모리 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.

도 1은 종래의 반도체 메모리 장치의 블럭도로서, 제1 및 제2 지연부들(10 및 12), 믹싱부(14) 및 센스 증폭부(16)으로 구성된다.

도 1에 도시된 제1 지연부(10)는 디코딩된 컬럼 어드레스(ADD)를 입력하여 소정 시간 지연하고, 지연된 신호를 인에이블 신호(EN)로서 센스 증폭부(16)로 출력한다.

도 2는 도 1에 도시된 제1 지연부(10)의 회로도로서, 6개의 인버터들(40, 42, 44, 46, 48 및 50)로 구성된다.

도 2에 도시된 바와 같이, 컬럼 어드레스(ADD)는 소정 시간 지연후에, 인에이블 신호(EN)로서 출력단자 OUT를 통해 센스 증폭부(16)로 출력된다.

한편, 제2 지연부(12)는 시스템 클럭 신호와 듀티 사이클이 다르지만 시스템 클럭 신호와 동기된 제1 클럭 신호(FCK:First CK)를 소정 시간 지연하여 믹싱부(14)로 출력하고, 믹싱부(14)는 입력단자 IN3을 통해 입력되는 인에이블 신호와 제2 지연부(12)에서 지연된 신호를 믹싱하여 래치 인에이블 신호로서 센스 증폭부(16)로 출력한다. 센스 증폭부(16)는 인에이블 신호에 응답하여 프리 차지되며 입력단자 IN1 및 IN2를 통해 셀 어레이(미도시)로부터 출력되는 데이타를 증폭하고, 증폭된 신호를 래치 인에이블 신호에 응답하여 출력단자 OUT를 통해 출력한다.

도 3은 도 1에 도시된 센스 증폭부(16)의 회로도로서, PMOS 트랜지스터들(P1, P2, P3, P4, P5, P6, P7, P8 및 P9), NMOS 트랜지스터들(N1, N2, N3, N4, N5, N6, N7, N8 및 N9) 및 인버터들(60, 62, 64, 66 및 68)로 구성된다.

도 4 (a) ∼ (c)들은 도 3에 도시된 센스 증폭부의 각 부의 파형도들이다.

도 3에 도시된 센스 증폭부(16)의 PMOS 트랜지스터들(P3 및 P4)은 도 4 (a)에 도시된 인에이블 신호에 응답하여 프리차지되고, 입력단자 IN1 및 IN2를 통해 PMOS 트랜지스터들(P1 및 P2)를 거쳐 데이타를 입력하고, 입력한 데이타의 차를 증폭한 다음, 증폭한 도 4 (c)에 도시된 데이타를 믹싱부(14)로부터 출력되는 도 4 (b)에 도시된 래치 인에이블 신호(LEN)에 응답하여 출력단자 OUT를 통해 출력한다.

전술한 종래의 반도체 메모리 장치는 도 4 (a)에 도시된 바와 같이, 센스 증폭부(16)가 유효한 출력을 발생할 때까지 계속 "고"레벨(80)을 유지하므로, 센스 증폭부(16)가 계속적으로 동작하여 불필요하게 전류가 소모되는 문제점이 있었다.

본 발명이 이루고자 하는 기술적 과제는, 센스 증폭부가 유효한 출력을 발생한 후에는 센스 증폭부의 동작을 중지시켜 전력 소모를 줄일 수 있는 저 전력 소모형 반도체 메모리 장치를 제공하는 데 있다.

도 1은 종래의 반도체 메모리 장치의 블럭도이다.

도 2는 도 1에 도시된 제1 지연부의 회로도이다.

도 3은 도 1에 도시된 센스 증폭부의 회로도이다.

도 4 (a) ∼ (c)들은 도 3에 도시된 센스 증폭부의 각 부의 파형도들이다.

도 5는 본 발명에 의한 저 전력 소모형 반도체 메모리 장치의 블럭도이다.

도 6은 도 5에 도시된 인에이블 신호 발생부의 본 발명에 의한 바람직한 일실시예의 회로도이다.

도 7은 도 5에 도시된 센스 증폭부 및 제3 지연부들의 본 발명에 의한 바람직한 일실시예의 회로도이다.

도 8 (a) ∼ (c)들은 도 7에 도시된 센스 증폭부 및 제3 지연부로부터 출력되는 신호의 파형도들이다.

상기 과제를 이루기 위해, 셀 어레이 및 래치들을 갖는 본 발명에 의한 반도체 메모리 장치는, 시스템 클럭 신호과 듀티 사이클이 다른 제1 클럭 신호와 컬럼 어드레스를 입력하여 인에이블 신호를 생성하는 인에이블 신호 발생 수단과, 상기 인에이블 신호를 소정 시간 지연하여 디스에이블 신호로서 출력하는 지연 수단 및 상기 인에이블 신호에 응답하여 프리차지되며 상기 셀 어레이로부터 출력되는 데이타를 증폭하여 상기 래치로 출력하고, 상기 디스에이블 신호에 응답하여 동작을 중지하는 센스 증폭 수단으로 구성되는 것이 바람직하다.

이하, 본 발명에 의한 저 전력 소모형 반도체 메모리 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.

도 5는 본 발명에 의한 저 전력 소모형 반도체 메모리 장치의 블럭도로서, 인에이블 신호 발생부(90), 제3 지연부(92) 및 센스 증폭부(94)로 구성된다.

도 5에 도시된 인에이블 신호 발생부(90)는 먼저 어드레스 디코더(미도시)로부터 출력되는 디코딩된 컬럼 어드레스(ADD)를 입력하여 소정 시간 지연하고, 소정 시간 지연된 컬럼 어드레스와 시스템 클럭 신호와 듀티 사이클이 다르고, 시스템 클럭 신호와 동기된 제1 클럭 신호(FCK)를 반전 논리곱하고, 반전 논리곱한 신호를 반전하여 인에이블 신호(EN)로서 센스 증폭부(94)로 출력한다. 제3 지연부(92)는 인에이블 신호를 소정 시간 지연하고, 지연된 인에이블 신호를 디스에이블 신호로서 센스 증폭부(94)로 출력한다.

센스 증폭부(94)는 인에이블 신호에 응답하여 프리 차지되며, 입력단자 IN1 및 IN2를 통해 셀 어레이(미도시)로부터 입력한 데이타의 차를 증폭하고, 증폭된 차를 출력단자 OUT를 통해 래치(미도시)로 출력한다. 이 때, 센스 증폭부(94)는 제3 지연부(92)로부터 출력되는 디스에이블 신호(DEN)에 응답하여 증폭된 차를 출력단자 OUT를 통해 출력하거나 동작을 중지한다.

도 6은 도 5에 도시된 인에이블 신호 발생부(90)의 본 발명에 의한 바람직한 일실시예의 회로도로서, 인버터들(102, 104, 106, 108 및 112), NAND 게이트(110)로 구성된다.

도 6에 도시된 지연부(100)는 컬럼 어드레스(ADD)를 소정 시간 지연하여 출력하고, 반전 논리곱(110)은 지연부(100)에서 지연된 컬럼 어드레스와 제1 클럭 신호를 반전 논리곱하고, 반전 논리곱한 신호를 인버터(112)로 출력한다. 인버터(112)는 반전 논리곱(110)의 출력을 반전하여 인에이블 신호(EN)로서 센스 증폭부(94) 및 제3 지연부(92)들로 출력한다.

도 7은 도 5에 도시된 센스 증폭부(94) 및 제3 지연부(92)들의 본 발명에 의한 바람직한 일실시예의 회로도로서, PMOS 트랜지스터들(P10, P12, P13, P14, P15, P16, P17 및 P18), NMOS 트랜지스터들(N10, N11, N12, N13, N14, N15, N16, N17 및 N18) 및 인버터들(130, 132, 134, 136 및 138)로 구성되는 센스 증폭부와 인버터들(122, 124, 126 및 128)로 구성되는 제3 지연부(92)로 구성된다.

도 8 (a) ∼ (c)들은 도 7에 도시된 센스 증폭부 및 제3 지연부(92)로부터 출력되는 신호의 파형도들이다.

도 7에 도시된 센스 증폭부(94)는 크게 데이타 변환부(140), 데이타 증폭부(142) 및 출력 구동부(144)로 나뉜다. 먼저, 데이타 변환부(140)의 PMOS 트랜지스터들(P12 및 P13)은 도 8 (a)에 도시된 인에이블 신호(EN)에 응답하여 프리 차지 된후, PMOS 트랜지스터들(P10 및 P11)은 입력단자 IN1 및 IN2를 통해 셀 어레이(미도시)로부터 입력된 데이타들을 전류로 변환하여 데이타 증폭부(142)로 출력한다.

데이타 증폭부(142)는 전류로 변환된 데이타의 차를 증폭하고, 증폭된 데이타를 출력 구동부(144)로 출력한다. 출력 구동부(144)는 증폭된 데이타에 응답하여 도 8 (c)에 도시된 "고" 레벨 또는 "저" 레벨의 유효한 신호를 출력단자 OUT를 통해 래치(미도시)로 출력한다.

이 때, 입력단자 IN1 및 IN2를 통해 입력된 데이타가 데이타 증폭부(142)에서 증폭되어 출력될 때까지의 소정 시간 동안 도 8 (a)에 도시된 인에이블 신호는 제3 지연부(92)에서 지연된후, 도 8 (b)에 도시된 디스에이블 신호로서 B 지점(PB)으로 출력된다. 여기서, 제3 지연부(92)는 센스 증폭부(94)의 동작을 보장하기 위해 신호를 지연한다. 그러므로, 도 8 (a)에 도시된 바와 같이, 인에이블 신호의 동작 구간(162)이 소정 시간 지연된 "고" 레벨의 디스에이블 신호에 응답하여 도 8 (c)에 도시된 증폭된 데이타가 래치로 출력되고, 동작하지 않는 구간(160)이 소정 시간 지연된 "저"레벨의 디스에이블 신호에 응답하여 센스 증폭부가 동작하지 않게 된다.

결국, 유효한 출력이 도 5에 도시된 출력단자 OUT를 통해 래치로 출력된 후, 디스에이블 신호에 의해 센스 증폭부의 동작이 막아지므로, 불필요한 전류 소모량이 감소된다.

이상에서 설명한 바와 같이, 본 발명에 의한 저 전력 소모형 반도체 메모리 장치는 센스 증폭부로부터 유효한 출력이 발생되어 래치된 후, 센스 증폭부의 동작을 중지시키므로, 전력 소모가 현저히 줄어들 수 있는 효과가 있다.

Claims (1)

1. 셀 어레이 및 래치들을 갖는 반도체 메모리 장치에 있어서,

   시스템 클럭 신호과 듀티 사이클이 다른 제1 클럭 신호와 컬럼 어드레스를 입력하여 인에이블 신호를 생성하는 인에이블 신호 발생 수단;

   상기 인에이블 신호를 소정 시간 지연하여 디스에이블 신호로서 출력하는 지연 수단; 및

   상기 인에이블 신호에 응답하여 프리차지되며 상기 셀 어레이로부터 출력되는 데이타를 증폭하여 상기 래치로 출력하고, 상기 디스에이블 신호에 응답하여 동작을 중지하는 센스 증폭 수단을 구비하는 것을 특징으로 하는 저 전력 소모형 반도체 메모리 장치.