KR0180265B1 - 반도체 장치 - Google Patents

Abstract

반도체 장치의 내부에서 입력신호에 글리치 노이즈를 발생시켜서 노이즈 시험을 행할 수가 있는 반도체 장치를 제공한다. 입력회로 1은 외부에서 공급되는 신호를 입력한다. 내부회로 2는 입력회로 1이 입력한 신호에 의해서 동작한다. 노이즈 발생회로 3은 반도체 데스터를 사용한 노이즈 시험에 있어서, 반도체 데스터에서 입력회로 1에 공급된 입력신호에 글리치 노이즈를 발생시킨다.

Description

반도체 장치

제1도는 본 발명의 원리설명도.

제2도는 본 발명을 반도체 기억장치에 구체화한 일실시예를 표시하는 프로그램도.

제3도는 제2도의 노이즈 발생회로의 상세를 표시하는 회로도.

제4도는 제3도의 노이즈 발생회로의 작용을 표시하는 타임챠트.

제5도는 제2도의 테스트모드엔트리(test mode entry) 회로를 표시하는 회로도.

제6도는 반도체 데스터에 의한 글리치(glitch)의 생성을 표시한 설명도.

본 발명은 반도체 장치에 관계되고, 상세히는 테스트모드에 있어서 반도체 장치의 내부에 있어서 입력신호에 대하여 글리치를 발생시키는 기능에 관한 것이다.

반도체 장치(이하, LSI라 한다)의 제품출하전에 행해지는 테스트의 하나로서 노이즈 시험이 있다. 오늘날의 LSI의 고속화에 수반하여 노이즈의 시간폭을 짧게 설정할 필요가 있다.

종래, 반도체 기억장치의 노이즈 시험은 반도체 테스트에서 글리치 노이지를 포함하는 어드레스 신호를 공급함으로써 행해진다. 반도체 테스터에 있어서 글리치 노이즈를 포함하는 어드레스 신호를 생성하는데는 제6(a)도에 표시하는 바와 같이 어드레스 신호 ADO를 변화시키는 시간폭 tw를 노이즈 시험의 프로그램을 작성할 때에 설정한다. 제6(b)도에 표시하는 바와 같이 어드레스 신호 ADO의 변화의 시간폭을 tw0에까지 짧게 함으로써 어드레스 신호 ADO에 글리치 노이즈 GN을 발생시킨다.

이 글리치 노이즈 GN을 포함하는 어드레스 신호 ADO를 반도체 기억장치에 입력하여 어드레스 디코더에 의해서 선택신호로 디코드시켜, 이 선택신호에 의해서 선택된 메모리셀에 0' 또는 1'의 데이터를 테스트패턴에 따라 써 넣는다. 이후, 반도체 데스터에서 글리치 노이즈를 포함하지 않는 어드레스 신호를 반도체 기억장치에 입력하여 메모리 셀에서 데이터를 읽어낸다. 그리하여 반도체 데스터는 써넣기 데이터와 읽어낸 데이터와 일치하는지 아닌지를 판정한다.

그러나, 현재의 반도체 데스터에서는 시간폭 tw0를 지나치게 짧게 설정하면 제6(b)도에 표시하는 바와 같은 글리치 노이즈 파형을 출력할 수가 없다. 그 때문에, 현재의 반도체 데스터에서 노이즈 시험은 반도체 데이터의 능력을 넘지않도록 하는 제약하에서 행해지고 있고, 반도체 데스터의 기종, 성능에 의해서는 글리치 노이즈를 포함하는 신호를 생성할 수 없는 일도 있을 수 있다.

또, 반도체 데스터에서의 프로그램 작성에 수고와 시간이 걸리고, 시험비용이 높아진다.

본 발명은 상기 문제점을 해결하기 위해서 된 것으로서, 그 목적은 반도체 장치의 내부에서 입력신호에 글리치 노이즈를 발생시켜서 노이즈 시험을 행할 수가 있는 반도체 장치를 제공하는 것이다.

제1도는 본 발명의 원리설명도이다.

입력회로 1은 외부에서 공급되는 신호를 입력한다. 내부회로 2는 입력회로 1이 입력한 신호에 의하여 동작한다.

노이즈 발생회로 3은 반도체 데스터를 사용한 노이즈 시험시에 있어서 반도체 데스터에서 입력회로 1에 공급된 입력신호에 글리치 노이즈를 발생시킨다.

청구항 2의 발명은 반도체 데스터로 부터의 제어신호에 의해서 노이즈 발생회로를 동작시키기 위한 엔트리신호를 출력하는 데스트모드엔트리회로를 설치한다.

청구항3의 발명에서는 노이즈 발생회로는 데스트모드엔트리회로의 엔트리신호에 의해서 입력신호를 통과시키기 위한 게이트회로를 갖춘다.

청구항4의 발명에서는 노이즈 발생회로는 게이트회로를 통과한 입력신호의 변화에 의해서 원쇼트펄스(one-shot)를 발생하기 위한 펄스발생회로와 입력회로에서 내부회로에 입력신호를 공급하기 위한 신호선과 전원과의 사이에 설치되고, 또한 원쇼트펄스의 출력시에 신호선을 전원에 접속함으로써 입력신호에 글리치 노이즈를 발생시키기 위한 스위치를 갖춘다.

청구항5의 발명에서는 노이즈 발생회로는 게이트 회로와 펄스발생회로와의 사이에 설치되고, 입력신호를 지연시켜서 펄스발생회로에 공급하기 위한 지연회로를 갖춘다.

청구항6의 발명에서는 노이즈발생회로는 입력신호와 원쇼트펄스를 입력하고, 입력신호가 원쇼트펄스를 출력시키기 위한 레벨에 보지되어 있을 때, 스위치를 온 시키기 위한 제어회로를 갖춘다.

청구항7의 발명에서는 입력신호는 어드레스신호이다. 입력회로는 어드레스 신호를 입력하는 어드레스버퍼이다. 내부회로는 복수의 워드선 및 복수의 비트선 사이에 접속된 복수의 메모리셀을 갖춘 메모리셀 어레이와 어드레스버퍼에서 출력되는 어드레스신호를 선택신호에 디코드하여 메모리셀어레이의 소정의 메모리셀을 선택하기 위한 어드레스 디코더와 어드레스 디코더에 의해서 선택된 메모리셀의 데이터를 증폭하기 위한 센스앰프와, 어드레스신호의 변화에 의해서 센스앰프를 활성화하기 위한 어드레스 변화검출회로를 갖춘다.

청구항1의 발명에 의하면, 반도체 데이터를 사용한 노이즈 시험에 있어서, 반도체테스터에서 글리치 노이즈를 포함하지 않은 신호를 공급하면 노이즈 발생회로 3에 의해서 입력신호에 글리치 노이즈가 발생한다. 그 신호에 의해서 내부회로 2가 동작하고, 노이즈 시험이 행해진다.

청구항2의 발명에 의하면 노이즈 발생회로의 동작이 테스트모드엔트리회로에서 출력되는 엔트리신호에 의해서 제어된다.

청구항3의 발명에 의하면, 테스트모드엔트리회로의 엔트리신호에 의해서 입력신호가 게이트회로를 통과하여 노이즈 발생회로에 집어 넣진다.

청구항4의 발명에 의하면 원쇼트펄스에 의해서 스위치에 의해서 신호선이 전원에 접속되고, 입력신호에 글리치노이즈가 용이하게 발생한다.

청구항5의 발명에 의하면, 입력신호가 지연되어서 펄스 발생회로에 공급되기 때문에, 입력신호의 글리치노이즈는 입력신호의 변화시점에서 소정의 시간이 경과할 때 발생한다.

청구항6의 발명에 의하면 입력신호가 변화하여 그 레벨에 보지되어 있는 경우에만 입력신호에 글리치 노이즈가 발생한다.

청구항7에 발명에 의하면 어드레스 신호에 글리치 노이즈가 발생하고, 그 어드레스 신호에 의해서 동작하는 어드레스 디코더 및 어드레스 변화검출회로의 노이즈 시험이 가능케 된다.

이하, 본 발명을 구체화한 일실시예를 제2~제4도에 따라 설명한다.

제2도는 반도체 장치의 하나인 반도체 기억장치로서의 다이나믹랜덤액세스 메모리(이하, DRAM)에 구체화한 일실시예를 표시하는 블록도이다.

DRAM칩 10은 어드레스 버퍼 11, 로우디코더 12, 칼럼디코더13, 메모리 셀 어레이 14, 센스 앰프(S/A) 15, 칼럼디코더 16, 어드레스 변화검출회로(ATD) 17, 테스트모드앤트리회로 18 및 노이즈 발생회로 19를 갖추고 있다. 본 실시예에서는 로우디코더 12, 컬림디코더 13, 메모리 셀 어레이 14, 센스앰프 15, 칼럼게이트 16 및 어드레스 변화 검출회로 17에 의해 내부회로가 구성되어 있다.

또, 칩 10은 그 주연에 외부신호로서의 어드레스 신호 AD1~ADn을 입력하기 위한 n개의 어드레스 단자 20과, 제어신호를 입력하기 위한 제어단자 21~23을 갖춘다. 제어단자 21에는 제어신호로서의 로우어드레스트로브 신호가 입력되고, 제어단자 22에는 칼럼어드레스스트로브 신호가 입력되고, 그 위에 제어단자 23에는 써넣기 신호가 입력된다.

어드래스 버퍼 11은 n개의 어드레스 단자 20에 접속되고, 어드레스 단자 20를 거쳐서 어드레스 신호 AD1~ADn을 입력한다. 어드레스 버퍼 11은 어드레스 신호 AD1~ADn의 상보신호를 각각 생성하고, 그 생성한 상보신호를 로우디코더 12, 칼럼디코더 13 및 어드레스 변화검출회로 17에 출력한다.

메모리셀어레이 14에는 센스앰프(S/A) 15가접속되고, 센트엠프 15는 칼럼게이트 16을 거쳐서 데이터버스선 DB,에 접속되어 있다.

즉, 제3도에 표시하는 바와 같이, 메모리셀어레이 14에는 좌우방향으로 뻗는 복수의 워드선 WL과 상하방향으로 뻗는 비트선이 복수설치되어 있다. 더구나 제3도에서는 2개의 워드선 WL과, 1쌍의 비트선 BL,만이 표시되어 있다. 각 워드선 사이 및 각 비트선 사이에는 메모리 셀 25가 접속되어 있다.

그리하여, 비트선쌍 BL,사이에 센스앰프 15가 접속되고, 센스앰프 15에는 어드레스 변화검출회로 17의 활성화 신호 ø1이 입력되어 있다. 센스앰프 15는 활성화신호 ø1에 의해서 활성화(증폭가능케 되는 것)하고 비트선쌍 BL,이 데이터를 증폭한다.

비트선 쌍 BL,은 NMOS트랜지스터 칼럼게이트 16을 거쳐서 데이터버스선 DB,에 접속되어 있다. 칼럼게이트 16에는 칼럼데이터 13로부터의 칼럼 선택신호가 입력되어 있다. 칼럼 선택신호가 H레벨로 되면, 칼럼게이트 16이 온하고, 비트선쌍 BL,이 데이터는 버스선상 DB,에 전송된다.

로우디코더 12는 입력한 어드레스 신호를 디코드하고, 메모리셀어레이 14의 소정의 워드선을 선택한다. 칼럼디코더 13은 입력한 어드레스 신호를 칼럼선택신호로 디코드하여, 그 선택신호를 칼럼게이트 16에 출력한다.

어드레스 변화검출회로 17을 입력하여 있는 어드레스 신호에 변화가 있었을 때, 활성화 신호 ø1을 센스앰프 15에 출력하여 센트앰프 15를 활성화시킨다.

테스트모드엔트리회로 18은 반도체 테스터 5를 사용한 노이즈 시험시에 있어서, 반도체 테스터 5로부터의 로우어드레스 스트로브신호, 칼럼어드레스 스트로브신호및 써넣기 신호에 의해서 노이즈 발생회로 19를 동작시키기 위한 엔트리신호 ENT를 출력한다.

제5도에 표시한 바와 같이 테스트모드엔트리회로 18은 인버터 31, 32, 2입력 AND회로 33, 34 및 레치회로 35를 갖춘다. AND회로 33은 인버터 31을 거쳐서 칼럼 어드레스 스트로브신호를 반전한 신호를 입력함과 동시에 써넣기 신호를 입력하여 있다. AND회로 34는 인버터 32를 거쳐서 로우어드레스 스트로브신호를 반전한 신호를 입력함과 동시에 AND회로 33의 출력신호를 입력하여 있다.

따라서, 제4도에 표시하는 바와 같이, 로우어드레스 스트로브신호및 칼럼어드레스 스트로브신호레벨로 써넣기 신호가 H레벨이면, ADN회로 33, 34의 출력신호는 H레벨로 된다. 래치회로 35는 AND회로 34의 H레벨의 출력을 래치하고, 앤트리신호 ENT로서 노이즈 발생회로 19에 출력한다.

노이즈 발생회로 19는 노이즈 시험시에 있어서, 반도체 테스터 5에서 어드레스 버퍼 11에 공급된 어드레스 신호 AD1~ADn의 상보신호에 글리치 노이즈를 발생시킨다.

다음에, 노이즈 발생회로 19를 제3도에 따라 보다 상세히 설명한다. 또한 제3도에서는 어드레스 버퍼 11에 입력되는 어드레스 신호는 AD1만을 표시하고, 어드레스 버퍼 11에서는 어드레스신호 AD1의 상보신호 SO,이 출력된다. 상보신호 SO,는 각각 신호선 46, 47을 거쳐서 칼럼디코더 13, 어드레스 변화검출회로 17등의 내부회로에 공급된다.

노이즈 발생회로 19는 어드레스 신호 AD1의 상보신호 SO,중, +논리의 입력신호 SO용의 제1회로 50와, -논리의 입력신호용의 제2회로 51을 갖춘다.

제1회로 50은 게이트회로로서의 NMOS트랜지스터 36, 지연회로 37, 펄스 발생회로 38, 제어회로로서 NOR회로 45 및 스위치로서의 NMOS트랜지스터 43을 갖춘다.

NMOS트랜지스터 36은 어드레스 버퍼 11에서의 입력신호 SO를 제1회로 50로 통과시키기 위한 것이고, 게이트 단자에는 상기 테스트모드엔트리회로 18로 부터의 엔트리신호 ENT가 입력되어 있다. 엔트리 신호 ENT가 H레벨이면, 트랜지스터 36은 온하여 입력신호 SO을 통과시킨다.

지연회로 37은 2개의 인버터로서 되고, 트랜지스터 36을 통과한 입력신호 SO을 지연시켜 신호 S1로서 펄스발생회로 38에 공급한다.

펄스발생회로 38은 신호 S1이 변화에 의해서 원쇼트펄스를 발생시키는 회로이다. 펄스 발생회로 38은 기수개(본 실시예에서는 3개)의 인버터 39, 40, 41과 2입력 NAND회로 42로 갖춘다. NAND회로 42의 한쪽의 입력단자에는 신호 S1가 인버터 39~41을 거쳐서 입력되고, 다른쪽의 입력단자에는 신호 S1이 입력되어 있다.

신호 S1가 레벨의 상태에서는 각 인버터 39, 40, 41의 출력신호 S2, S3, S4는 H, L, H레벨이므로, NAND회로 42의 출력신호 S5는 H레벨이다. 신호 S1이 L레벨에서 H레벨에 변화했을 때, NAND회로 42의 출력신호 S5는 L레벨로 된다. 신호 S1이 H레벨에 변화하면 각 인버터 39, 40, 41과 신호 S2, S3, S4는 그 지연시간만큼 늦어져서 L, H, L로 된다. 인버터 41의 신호 S4가 L레벨로 되면, NAND회로 42의 출력신호 S5는 H레벨로 된다. 즉, 신호 S1이 L레벨에서 H레벨에 변화하여 출력신호 S4가 L레벨로 될 때까지의 기간, NAND회로 42에서 L레벨의 원쇼트펄스가 출력된다.

NOR회로 45는 NAND회로 42의 출력신호 S5를 입력함과 동시에, 인버터 44를 거쳐서 입력신호 50를 반전한 신호를 입력하고, 양신호에 의한 신호 S6을 출력한다. NOR회로 45는 입력신호 SO가 H레벨이고, 출력신호 S5가 L레벨(원쇼트펄스)이면, H레벨의 신호 S6을 NMOS트랜지스터 43의 게이트에 출력한다.

NMOS트랜지스터 43은 상기 신호선 46과 전원으로서의 접지 GND와의 사이에 접속되어 있다. NMOS트랜지스터 43은 게이트 단자에 신호 S6을 입력하여 있다. 트랜지스터 43은 H레벨의 신호 S6에 의하여 온하고, 신호선 46을 그랜드 GND에 접속함으로써, 입력신호 S0에 글리치 노이즈를 발생시킨다.

제2회로 51은 게이트회로로서의 NMOS트랜지스터 52, 지연회로 52 펄스 발생회로 54, 제어회로로서 NAND회로 61 및 스위치로서의 PMOS트랜지스터 59를 갖춘다.

NLMOS트랜지스터 52는 어드레스 버퍼 11에서의 입력신호을 제2회로 51로 통과시키기 위한 것이고, 게이트 단자에는 상기 엔트리 신호 ENT가 입력되어 있다. 엔트리신호 ENT가 H레벨이면, 트렌지스터 52는 온하여 입력신호을 통과시킨다.

지연회로 53은 2개의 인버터로서 되고, 트랜지스터 52을 통과한 입력신호을 지연시켜, 신호 S7로서 펄스발생회로 54에 공급한다.

펄스 발생회로 54는 신호 S7의 변화에 의하여 원쇼트펄스의 발생시키는 회로이다. 펄스 발생회로로 54는 기수개(본 실시예에서는 3개)의 인버터 55, 56, 57과 2입력 NOR회로 58을 갖춘다. NOR회로 58의 한쪽의 입력단자에는 신호 S7이 인버터 55~57를 거쳐서 입력되고, 다른쪽의 입력단자에는 신호 S7이 입력되어 있다.

신호 S7이 H레벨의 상태에서는 각 인버터 55, 56, 57의 출력신호 S8, S9, S10은 L, H, L레벨이므로 NOR회로 58의 출력신호 S11은 H레벨이다. 신호 S7이 H레벨에서 L레벨에 변화했을 때, NOR회로 58의 출력신호 S11은 H레벨로 된다. 신호 S7이 L레벨에 변화하면 각 인버터 55, 56, 57의 신호 S8, S9, S10은 그 지연시간만큼 늦어져서 H, L, H로 된다. 인버터 57의 신호 S10이 H레벨로 되면, NOR회로 58의 출력신호 S11은 L레벨로 된다 즉, 신호 S7이 H레벨에서 L레벨에 변화하여 출력신호 S10이 H레벨에 될 때까지의 기간, NOR회로 58에서 H레벨의 원쇼트펄스가 출력된다.

NAND회로 61은 NOR회로 58의 출력신호 S11을 입력함과 동시에, 인버터 60을 거쳐서 입력신호 바SO을 반전한 신호를 입력하고, 양신호에 의한 신호 S12를 출력한다. NAND회로 61은 입력신호이 L레벨이고, 출력신호 S11이 H레벨(원쇼트펄스)이면, L레벨의 신호 S12를 PMOS트랜지스터 59의 게이트에 출력한다.

PMOS트랜지스터 59는 상기 신호선 47과 전원 VCC와의 사이에 접속되어 있다. PMOS트랜지스터 59는 게이트 단자에 신호 S12를 입력하여 있다. 트랜지스터 59는 Lm레벨의 신호 S12에 의해서 온하고, 신호선 47을 전원 VCC에 접속함으로써 입력신호에 글리치 노이즈를 발생시킨다.

상기와 같이, 구성된 DRAM칩 10의 노이즈 시험의 작용을 제4도에 따라 설명한다. 노이즈 시험을 하는데는 제2도에 표시한 바와 같이, 칩10을 반도체 테스터 5에 접속한다. 그리하여, 메모리셀 어레이 14에 데이터를 써 넣은 후, 메모리 셀 14에서 데이터를 읽어내고, 써 넣기 데이타가 읽어내기 데이터를 비교한다.

먼저, 반도체테스터 5에서 로우어드레스 스트로브신호, 칼럼어드레스 스트로브신호및 써넣기 신호를 출력함과 동시에 어드레스 신호 AD1~ADn을 출력한다.

제4도에 표시한 바와 같이, 로우 어드레스 스트로브신호및 칼럼 어드레스 스트로브신호가 L레벨이고, 써넣기 신호가 H레벨이면, AND회로 34의 출력은 H레벨로 되고, 그가 칩회로 35에 칩되어서 H레벨의 엔트리신호 ENT가 출력된다.

어드레스 신호 AD1~ADn은 어드레스 버퍼 11에 입력하고, 어드레스 버퍼 11에 의해서 어드레스 신호 AD1~ADn의 상보신호가 각각 생성된다. 생성된 상보신호는 로워디코더 12, 칼럼디코더 13 및 어드레스 변화검출회로 17에 출력된다. 상보의 어드레스 신호는 로우디코더 12에 의해서 디코드되고, 메모리 셀 어레이 14의 어느 한 개의 워드선이 선택된다. 상보의 어드레스 신호는 칼럼디코더 13에 의해서 칼럼선택신호로 디코드 되어서 칼럼게이트 16에 출력되고, 어느 1쌍의 비트선쌍이 선택된다. 선택된 워드선과 비트선쌍에 접속되어 있는 메모리 셀 25에 대하여 도시하지 않는 기록앰프에 의해서 디코더를 써 넣는다.

어드레스 버퍼 11에 입력된 어드레스 신호 AD1~ ADn중, 어드레스 신호 AD1의 상보의 신호 SO,는 신호선 46, 47을 거쳐서 칼럼디코더 13 및 어드레스 변화검출회로 17애 공급된다. 어드레스 신호 AD1은 L레벨에서 H레벨에 변화하는 것으로 한다. 따라서, 신호 SO는 어드레스 신호 AD1과 마찬가지로 L레벨에서 H레벨로 변화하고, 신호는 어드레스 신호 AD1과는 역으로 H레벨에서 L레벨로 변화한다.

제1회로 5O에 있어서, H레벨의 엔트리신호 ENT에 의해서 NMOS트랜지스터 36이 온하고, 입력신호 SO가 통과한다. 입력신호 SO은 지연회로 37에 의해서 지연되어 신호 S1로서 펄스발생회로 38에 출력된다. 그러면 펄스발생회로 38의 출력신호 S5에는 신호 S1의 L레벨에서 H레벨 변화에 의하여 L레벨로 되는 원쇼트펄스가 출력된다.

신호 B5에 L레벨의 원쇼트펄스가 출력되면, 이때 입력신호 SO가 H레벨이므로, NOR회로 45의 출력신호 S6은 신호 S5의 L레벨의 펄스에 응답하여 H레벨로 되고, 그 H레벨의 신호 S6에 의해서 NMOS트랜지스터 43이 온하여 신호선 46이 접지 GND에 접속된다. 그 결과, 압력신호 SO의 레벨을 저하시키는 방향의 글리치 노이즈가 입력신호 내에 발생한다.

또, 제2회로 51에 있어서, H레벨의 엔트리 신호 ENT에 의해서 NMOS트랜지스터 52가 온하고, 입력신호가 통과한다. 입력신호는 지연회로 53에 의해서 지연되어서 신호 S7로서 펄스발생회로 54에 출력된다. 그러면 펄스발생회로 54의 출력신호 S11에는 신호 S7 의 H레벨에서 L레벨에의 변화에 의해서 H레벨로 되는 원쇼트펄스가 출력된다.

신호 S11에 H레벨의 원쇼트펄스가 출력되면, 이때, 입력신호 바SO가 L레벨이므로, NAND회로 61의 출력신호 S12는 신호 S11의 H레벨의 펄스에 응답하여 L레벨로 되고, 그 L레벨의 신호 S12에 의해서 PMOS트랜지스터 59가 온하여 신호선 47의 전원 VCC에 접속된다. 그 결과, 입력신호의 레벨을 상승시키는 방향의 글리치 노이즈가 입력신호에 발생한다.

이때, 입력신호 SO,에 발생한 글리치 노이즈에 의해서 칼럼데이타 13의 디코드 결과, 즉 선택되는 비트선이 변화하는 일이 있게 되면 데이터를 써 넣어야 할 메모리 셀에 확실히 데이터를 써넣을 수가 없게 된다.

다음에 반도체 테스터5의 로우어드레스 스트로브신호및 칼럼 어드레스 스트로브신호및 써넣기 신호를 변화시켜서 메모리 신호 ENT를 L레벨로 하고, 상기 데이터의 써넣기시와 같은 어드레스 신호 AD1~ADn을 칩 10에 공급한다.

엔트리신호 ENT가 L레벨이므로 NMOS트랜지스터 36, 52는 오프하고, 입력신호 SO,는 제1 및 제2회로 50, 51에 입력되지 않는다. 그 때문에, 입력신호 SO,에는 글리치 노이즈가 발생하지 않는다.

어드레스 버퍼 11에 의해서 어드레스 신호 AD1~ADn에서 생성된 상보신호는 로우디코더 12 및 칼럼디코더 13에 의해서 디코드되고, 메모리셀 어레이 14의 메모리셀 25가 선택되고, 그 셀의 데이터가 비트선 BL,에 읽어내어진다. 이때, 입력된 어드레스 신호의 변화에 의해서 어드레스 변화검출 회로 17에서 활성화 신호 ø1이 출력되고, 센스엠프 15가 활성화된다. 센스앰프 15에 의해서 비트선 BL,의 데이터가 증가되고, 칼럼게이트 16을 개재하여 데이터버스선 DB,에 출력된다.

반도체 테스터 5는 써넣기 데이터와 읽어내기 데이터를 비교함으로써, 어드레스 신호에 의해서 메모리 셀을 선택하하는 로우디코더 12 및 칼럼디코더 13의 노이즈시험의 결과를 용이하게 얻을 수가 있다.

또, 센스앰프 15를 활성화시키기 위한 어드레스 변화검출회로 17의 노이즈 시험을 하는데는 먼저, 테스트 모드 엔트리회로 18의 앤트리신호 ENT가 L레벨로 되도록 로우 어드레스 스트로브신호및 칼럼어드레스 스트로브 신호및 써넣기 신호를 반도체 테스터 5에서 출력함과 동시에 어드레스 신호 AD1~ADn을 칩10에 공급한다.

어드레스 버퍼 11에서 출력되는 상보신호는 로우디코더 12에 의해서 디코드 되고, 메모리셀 어레이 14의 어느 1개의 워드선이 선택된다. 상보의 어드레스 신호는 칼럼디코더 13에의해서 칼럼 선택신호에 디코드되어 칼럼게이트 16에 출력되고, 어느 1쌍의 비트선쌍이 선택된다. 선택된 워드선 및 비트선쌍에 접속되어 있는 메모리셀 25에 대하여 도시하지 않는 기록 앰프에 의해서 데이터를 써넣는다.

앤트리신호 ENT가 L레벨이 0로 NMOS트랜지스터 36, 52는 오프하고, 입력신호 SO,는 제1 및 제2회로 50, 51에 입력되지 않는다. 그 때문에, 입력신호 SO,에는 글리치 노이즈가 발생하지 않는다.

다음에 반도체 테스터 5의 로우 어드레스 스트로브신호및 칼럼 어드레스 스트로브신호및 써넣기 신호를 변화시켜서 엔트리신호 ENT를 H레벨로 하고, 상기 데이터의 써넣기시와 같은 어드레스 신호 AD1~ADn을 칩 10에 공급한다.

어드레스 버퍼 11에 의해서 어드레스 신호 AD1~ADn에서 생성된 상보신호는 로우디코더 12 및 칼럼디코더 13에 의해서 디코드되고, 메모리 셀 어레이 14의 메모리셀 25가 선택되고, 그 셀의 데이터가 비트선 BL,에 읽어내어진다. 이때, 입력된 어드레스 신호의 변화에 의해서 어드레스 변화검출회로 17에서 활성화 신호 ø1이 출력되고, 센스앰프 15가 활성화 된다. 센스앰프 15에 의해서 비트선 BL,의 데이터가 증폭되고, 칼럼게이트 16을 거쳐서 데이터버스선 DB,에 출력된다.

H레벨의 엔트리 신호 ENT에 의해서 NMOS트랜지스터 36이 온하고, 입력신호 SO이 제1회로로 50에 입력되고, 신호 S1의 L레벨에서 H레벨의 변화에 의해서 신호 S6에 H레벨의 원쇼트펄스가 출력된다. 그 H레벨의 신호 S6에 의해서 NMOS트랜지스터 43이 온하여 신호선 46이 접지 GND에 접속된다. 그 결과, 입력신호 SO의 레벨을 저하시키는 방향의 글리치 노이즈가 입력신호 SO에 발생한다.

H레벨의 엔트리 신호 ENT에 의해서 NMOS트랜지스터 52가 온하고 입력신호가 제2회로에 입력되고, 신호 S7의 H레벨에서 L레벨에의 변화에 의해서 신호 S12에 L레벨의 원쇼트 펄스가 출력된다. 그 L레벨의 신호 S12에 의해서 PMOS트랜지스터 59가 온하여 신호선 47의 전원 VCC에 접속된다. 그 결과, 입력신호의 레벨을 상승시키는 방향의 글리치 노이즈가 입력신호에 발생한다.

이때, 입력신호 SO,에 발생한 글리치 노이즈에 의해서 어드레스 변화검출회로 17에서 활성화 신호 ø1이 출력되지 않게 되면, 센스앰프 15가 비활성으로 되어 메모리 셀의 메모리 셀의 데이터를 확실히 읽어낼 수가 있게 된다.

반도체 테스터 5는 써넣기 데이터와 읽어내기 데이터를 비교함으로써 어드레스신호에 의해서 센스앰프 15를 활성화 하기 위한 어드레스 변화검출회로 17의 노이즈시험의 결과를 용이하게 얻을 수가 있다.

이와 같이, 본 실시예에서는 DRAM칩 10내에 입력신호 SO,에 글리치 노이즈를 발생시키기 위한 노이즈 발생회로 19를 설치하였다. 그 때문에, 써넣기 데이터와 읽어내기 데이터를 비교함으로써, 어드레스 신호에 의해서 동작하는 로우디코더 12, 칼럼디코더 13 및 어드레스 변화검출회로 17의 노이즈시험을 용이하게 행할 수가 있다.

또, DRAM칩 10내에 입력신호 SO,에 글리치 노이즈를 발생시키기 위한 노이즈발생회로 19를 설치하였따. 그 때문에, 반도체 테스터의 기종, 성능에 관계없이 반도체 데스터로 부터는 글리치 노이즈를 포함하지 않는 어드레스 신호를 공급하는 것만으로 DRAM칩의 노이즈 시험을 용이하게 행할 수가 있다.

또, 반도체 테스터에서의 노이즈시험의 프로그램 작성의 수고와 시간을 생략할 수 있고, 시험비용을 저하시킬 수가 있다.

또, 본 발명은 다음과 같이 임의로 변경하여 구체화하는 것도 가능하다.

(1) 지연회로 37을 펄스 발생회로 38과 NOR회로 45의 사이에 설치하고, 펄스발생회로 38의 원쇼트펄스를 지연시켜서 NOR회로 45에 공급하도록 하여도 좋다. 이 구성에 의해서도, 입력신호 SO의 변화 시험에서 지연시간만큼 늦어져서 입력신호 SO에 글리치 노이즈를 발생시킬 수가 있다.

(2) 본 실시예에서는 어드레스 신호 AD1~ADn 중, 1비트의 어드레스신호 AD1에 노이즈를 발생시키는 노이즈발생회로 19를 설치했으나 2비트 이상의 어드레스신호에 노이즈를 발생시키는 복수의 노이즈발생회로 19를 설치하여도 좋다.

상기의 실시예에서 파악되는 청구항 이외의 기술적 사상에 의해서, 이하에 그 효과와 함께 기재한다.

청구항4에 기재의 반도체 장치에 있어서, 상기 노이즈 발생회로는 상기 펄스발생회로와 상기 스위치와의 사이에 설치되고, 또한 상기 원쇼트펄스를 지연시켜서 상기 스위치에 공급하기 위한 지연회로를 갖춘다.

이 구성에 의하면 입력신호의 변화시점에서 지연시간만큼 늦어져서 입력신호에 글리치 노이즈를 발생시킬 수가 있다.

스위치…이 명세서에 있어서 스위치는 신호선에의 전원의 공급 경로를 생성하거나 차단하거나 하는 것을 의미하고, 단체(單體)의 NMOS트랜지스터만이 아니고, PMOS트랜지스터 및 NMOS트랜지스터로서 되는 트랜스미션게이트나, 바이폴라트랜지스터로서 되는 스위치를 포함하는 것으로 한다.

게이트회로…이 명세서에 있어서 게이트회로와 게이트신호에 의해서 상기 입력신호를 통과시키는 회로를 의미하는 제어신호에 의해서 온 오프하여 상기 입력신호를 소스·드레인간을 통과시키는 MOS트랜지스터만이 아니고, 제어신호 및 상기 입력신호를 입력하는 논리회로를 포함하는 것으로 한다.

이상 상술한 바와 같이, 본 발명에 의하면, 반도체 장치의 내부에서 입력신호에 글리치 노이즈를 발생시켜서 노이즈 시험을 용이하게 행할 수가 있다.

또, 반도체 테스터에서의 프로그램 작성의 노력과 시간을 생략할 수 있고, 시험비용을 저하시킬 수가 있다.

Claims (7)

1. 외부에서 공급되는 신호를 입력하기 위한 입력회로와, 상기 입력회로가 입력한 신호에 의하여 동작하는 내부회로를 갖춘 반도체 장치에 있어서, 반도체 테스터를 사용한 노이즈 시험시에 있어서, 반도체 테스터에서 상기 입력회로에 공급되는 입력신호에 글리치 노이즈를 발생시키기 위한 노이즈발생회로를 설치한 반도체 장치.
2. 제1항에 있어서, 상기 반도체 테스터로 부터의 제어신호에 의하여 상기 노이즈 발생회로를 동작시키기 위한 엔트리신호를 출력하는 테스트 모드 엔트리 회로를 갖춘 반도체 장치.
3. 제2항에 있어서, 상기 노이즈 발생회로는 상기 테스트모드 엔트리회로의 엔트리신호에 의하여 상기 입력신호를 통과시키기 위한 게이트회로를 갖춘 반도체 장치.
4. 제3항에 있어서, 상기 노이즈발생회로는, 상기 게이트회로를 통과한 상기 입력신호의 변화에 의하여 원쇼트펄스를 발생하기 위한 펄스발생회로와, 상기 입력회로에서 상기 내부회로의 상기 입력신호를 공급하기 위한 신호선과 전원과의 사이에 설치되고, 또한 상기 원쇼트펄스의 출력시에 상기 신호선을 전원에 접속함으로써 상기 입력신호에 글리치 노이즈를 발생시키기 위한 스위치를 갖춘 반도체 장치.
5. 제4항에 있어서, 상기 노이즈 발생회로는, 상기 게이트 회로와 상기 펄스발생회로와의 사이에 설치되고, 상기 입력신호를 지연시켜서 상기 펄스 발생회로에 공급하기 위한 지연회로를 갖춘 반도체 장치.
6. 제4항 또는 제5항에 있어서, 상기 노이즈 발생회로는 상기 입력신호와 상기 원쇼트펄스를 입력하고, 상기 입력신호가 상기 원쇼트 펄스를 출력시키기 위한 레벨에 보지되어 있을 때 상기 스위치를 온시키기 위한 제어회로를 갖춘 반도체 장치.
7. 제1항에 있어서, 상기 입력신호는 어드레스 신호이고, 상기 입력회로는 상기 어드레스 신호를 입력하는 어드레스 버퍼이고, 상기 내부회로는 복수의 워드선 및 복수의 비트선쌍에 접속된 복수의 메모리셀을 갖춘 메모리셀 어레이와 상기 어드레스 버퍼에서 출력되는 어드레스 신호를 선택신호에 디코드하여 상기 메모리셀 어레이의 소정의 메모리셀을 선택하기 위한 어드레스 디코더와, 상기 어드레스 디코더에 의해서 선택시킨 메모리셀의 데이타를 증폭하기 위한 센스앰프와, 상기 어드레스신호의 변화에 의하여 상기 센스앰프를 활성화하기 위한 어드레스 변화검출회로를 갖춘 반도체 장치.