KR950010627B1 - 반도체 메모리 장치의 워드라인 구동회로 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 기술에 의한 반도체 메모리 장치의 워드라인 구동회로를 보이는 개략적 블럭 다이어그램.
제2도는 제1도에 따른 각 신호의 파형도.
제3도는 본 발명에 의한 반도체 메모리 장치의 워드라인 구동회로를 보이는 개략도 블럭다이어그램.
제4도는 제3도에 따른 고전압 감지회로.
제5도는 노멀 동작시의 제3도에 따른 파형도, 및,
제6도는 테스트 동작시의 제3도에 따른 파형도이다.
본 발명은 반도체 메모리 장치의 워드라인 구동회로에 관한 것으로, 특히 데이타 독출 모드에서 펄스 동작이 이루어지는 펄스드 워드라인(pulsed word line)을 사용하는 반도체 메모리 장치의 워드라인 구동회로에 관한 것이다. 펄스 동작이란 선택된 워드라인을 소정 기간동안 액티브 상태로 유지하는 동작을 의미한다.
반도체 메모리 장치에 있어서, 워드라인에 연결된 메모리 셀로부터 데이타를 독출하거나 또는 메모리 셀로 데이타를 서입하기 위해서는 해당하는 메모리 셀에 연결된 워드라인을 선택한 후 활성화 상태로 만들어야 한다. 워드라인을 지정하여 활성화하기 위해서는 워드라인을 지정하는 로우어드레스 신호를 이용하여 워드라인 구동 회로를 동작시킨다.
한편 이러한 반도체 메모리 장치의 반도체 메모리 장치의 테스트시, 메모리 셀의 결함을 발견하기 위하여 소정의 패키지 테스트 공정이 이루어진다. 통상적으로 패키지 테스트 공정에서는 외부에서 고전압전압을 반도체 메모리 장치에 인가함으로서 결함 셀을 감지하게 결함을 발견하기 위하여 소정의 패키지 테스트 공정이 이루어진다. 통상적으로 패키지 테스트 공정에서는 외부에서 고전원전압을 반도체 메모리 장치에 인가함으로서 결함 셀을 감지하게 된다. 이러한 패키지 테스트 공정은 당해 분야에 통상적인 지식을 가진 자가 용이하게 실시할 수 있을 것이다. 그러나, 독출 모드에서 펄스 동작을 수행하는 워드라인(pulsed word line)을 사용하는 반도체 메모리 장치의 경우에 있어서, 고전원전압을 인가하여 테스트를 수행하는 경우에 있어서 워드라인이 펄스로 동작하기 때문에 고전압전압을 워드라인과 연결된 메모리 셀에 충분하게 인가할 수 없는 문제가 발생된다.
제1도는 독출 모드시 펄스 동작을 수행하는 워드라인을 사용하는 종래의 기술에 의한 반도체 메모리 장치의 워드라인 구동회로를 보이는 개략적 브럭 다이어그램이고, 제2도는 제1도에 따른 각 신호의 파형도이다.
제1도 및 제2도를 참고로 하여 종래의 기술에 따른 반도체 메모리 장치의 워드라인 구동회로의 구성과 동작을 설명한다. 제1도에 반도체 메모리 장치의 워드라인 구동회로는 기본적으로 어드레스 신호 Ai와, 서입제어신호를 입력으로 하여 워드라인을 선택하고 활성화한다.
어드레스 버퍼 5에는 외부로부터 인가되는 어드레스 신호 Ai가 입력된다. 또한, 서입제어신호는 인버터 35로 입력된다. 펄스 발생기 10에는 어드레스 버퍼 5로부터 출력되는 어드레스 신호에 따라 펄스 신호 øP가 발생하다. 인버터 35는 서입제어신호를 입력하여 정형화된 서입제어신호를 발생하여 NOR게이트 15로 입력한다. 또한, NOR게이트 15에는 펄스 발생기 10의 펄스 신호 øP가 입력된다. NOR게이트 15의 출력신호 øN은 인버터 20으로 입력되며, 인버터 20의 출력 신호 øWL은 어드레스 버퍼 5로 출력되는 로우 어드레스 신호 RA와 함께 NAND게이트 25로 입력된다. NAND게이트 25로부터 출력되는 출력 신호 øM은 인버터 30에 의해 반전된 후 워드라인 활성화 신호 øWLE로 발생하여 워드라인을 활성화하게 된다. 서입 모드에서 서입제어신호는 논리 "로우"상태를 유지하며, 독출 모드에서 서입제어신호는 논리 "하이"상태를 유지한다.
먼저, 메모리 셀에 소정의 데이타를 기입하는 서입 모드의 경우, 서입제어신호가 논리 "하이"상태에서 논리 "로우"상태로 천이함에 따라, 워드라인 활성화 신호 øWLE는 스태틱하게 발생됨을 알 수 있다.
한편, 메모리 셀로부터 데이타를 독출하는 독출 모드의 경우, 서입제어신호는 항상 논리 "하이"상태를 가진다. 이러한 경우에 있어서, 제2도의 파형도에 도시된 바와 같이 워드라인 활성화 신호 øWLE는 펄스로 발생됨을 알 수 있다. 워드라인 활성화 신호 øWLE는 펄스 발생기 10으로부터 발생되는 펄스 신호 øP와 동일한 펄스 폭을 가진다.
상술한 바와 같이 종래의 기술에 있어서는, 펄스 동작을 하는 워드라인을 가지는 반도체 메모리 장치에 있어서, 메모리 셀로부터 데이타를 독출하는 경우, 제2도에 도시된 바와 같이 워드라인 활성화 신호 øWLE는 펄스로 발생됨을 알 수 있다.
웨이퍼(wafer)상의 결함을 테스트하는 경우에 있어서, 8V이상의 고전원전압 HVCC를 인가함으로써 메모리 셀에 인가되는 스트레스 전압을 증가시켜 이러한 스트레스 전압을 의해 게이트 산화막이 파괴되는 결함 셀을 감지한 후 소정의 리페어 동작을 수행함으로써 결함 셀을 리페어하게 되나, 종래의 기술과 같이 데이타 독출 모드에서 펄스 동작을 수행하는 펄스드 워드라인을 사용하는 반도체 메모리 장치의 경우, 워드라인의 활성화 주기가 너무 짧아, 선택된 워드라인과 연결된 메모리 셀에 스트레스 전압을 충분히 인가하지 못하여 결함 셀(weak cell)을 용이하게 감지하지 못하는 문제점을 발생되고, 따라서 후속하는 패키지 공정등의 수율을 저하시키는 문제점이 있었다.
따라서, 본 발명의 목적은 독출 모드에서 펄스 동작을 수행하는 워드라인을 워드라인을 스태틱하게 동작시켜, 웨이퍼 테스트의 후속 공정 예를 들어 패키지 공정의 수율을 향상시키는 하는 반도체 메모리 장치의 워드라인 구동회로를 제공하는데 있다.
본 발명의 또다른 목적은 고전원전압을 인가하는 경우, 데이타 독출 모드에서 워드라인을 스태틱하게 동작시켜 워드라인과 연결된 메모리 셀에 스트레스 전압을 충분히 인가할 수 있도록 하고, 정상적인 데이타 독출 모드에서는 워드라인이 펄스 동작을 수행하도록 하는 반도체 메모리 장치의 워드라인 구도 회로를 제공하는데 있다.
본 발명의 또다른 목적은 고전원전압을 인가하는 경우, 데이타 독출 모드에서 워드라인을 스태틱하게 동작시켜 워드라인과 연결된 메모리 셀에 스트레스 전압을 충분히 인가할 수 있도록 하고, 정상적인 데이타 출력 모드에서는 워드라인이 펄스 동작을 수행하도록 하는 워드라인 구동회로를 가지는 반도체 메모리 장치의 워드라인 구동방법을 제공하는데 있다.
상기한 본 발명의 목적은 반도체 메모리 장치의 워드라인 구동회로에 있어서, 로우 어드레스 신호의 천이에 대응하는 일련의 펄스열을 출력하는 펄스발생수단과, 외부에서 인가되는 서입제어신호에 대응하여 전원전압을 감지하여 전원전압이 미리 설정된 감지레벨보다 높을 때는 제2레벨의 고전압감지신호를 출력하는 고전압감지수단과, 상기 펄스발생수단의 출력노드에 접속되며 고전압감지신호가 제1레벨일 때에는 상기 펄스열을 통과시키고 고전압감지신호가 제2레벨일 때에는 상기 펄스열을 차단하는 펄스열선택수단과, 상기 펄스열선택수단의 출력과 상기 로우어드레스신호를 조합하여 워드라인 활성화 신호로서 출력하는 활성화 신호 출력수단을 구비함을 특징으로 하는 워드라인 구동회로를 제공함으로서 달성된다.
본 발명의 또다른 목적은 워드라인 구동회로를 가지는 반도체 메모리 장치의 워드라인 구동방법에 있어서, 로우 어드레스 신호의 천이에 대응하는 일련의 펄스열을 출력하는 제1과정과, 외부에서 인가되는 서입제어신호에 대응하는 전원전압을 감지하여 전원전압이 미리 설정된 감지레벨보다 낮을 때는 제1레벨의 고전압감지신호를 출력하고 전원전압이 미리 설정된 감지레벨보다 높을 때는 제2레벨의 고전압감지신호를 출력하는 제2과정과, 상기 고전압감지신호가 제1레벨일 때에는 상기 펄스열을 통과시키고 고전압감지신호가 제2레벨일 때에는 상기 펄스열을 차단하는 제3과정과, 상기 펄스열과 상기 로우어드레스신호를 조합하여 워드라인 활성화 신호를 출력하는 제4과정으로 이루어짐을 특징으로 하는 워드라인 구동방법을 제공함으로써 달성된다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
제3도는 본 발명에 의한 반도체 메모리 장치의 워드라인 구동회로의 개략적 블럭 다이어그램을 보이는 도면이며, 제3도에 따른 고전압감지회로를 보이는 도면이며, 제5도 및 제6도는 제3도의 워드라인 구동회로는 어드레스 신호 Ai가 입력되는 어드레스 버퍼 5와, 상기 어드레스 버퍼 5로부터 출력되는 로우 어드레스 신호의 대응하여 일련의 펄스열을 발생하는 펄스발생기 10과, 외부에서 인가되는 서입제어신호에 대응하여 전원전압을 감지하여 전원전압이 미리 설정된 감지레벨보다 낮을 때는 논리 "로우"상태의 고전압감지신호 ∼h를 출력하고 전원전압이 미리 설정된 감지레벨보다 높을 때는 논리 "하이"상태의 고전압감지신호 øh를 출력하는 고전압감지회로 60을 구비하고 있다. 또한 제3도의 워드라인 구동회로는 인버터 110으로부터 출력되는 반전된 서입제어신호와 펄스 발생기 10으로부터 출력되는 펄스 신호 øP를 입력하는 NOR게이트 15와, NOR게이트 15의 출력 신호 øS를 반전하는 인버터 20과, 인버터 20의 출력신호 øT와 고전압감지회로 60으로부터 출력되는 고전압감지신호 øh를 입력하는 NOR게이트 40과, NOR게이트 40의 출력 신호 øWL을 반전시키는 인버터 45를 가지는 펄스열 선택회로 115를 구비하고 있다. 펄스열 선택 신호 115는 고전압감지신호가 논리 "로우"상태를 가지는 경우에는 펄스 발생기 10으로부터 출력되는 펄스열을 차단하는 동작을 수행한다. 또한 제3도의 워드라인 구동회로는 펄스열선택회로 115의 출력 신호 øX와 어드레스 버퍼 5로부터 출력되는 로우 어드레스신호 RA를 조합하여 워드라인활성화 신호 øWLE로서 출력하는 활성화 신호 출력신호 120을 구비하고 있다.
제3도 및 제4도를 참고로 하여 본 발명에 따른 반도체 메모리 장치의 구성 및 동작을 더욱 상세히 설명한다. 어드레스 버퍼 5에는 외부로부터 입력되는 어드레스 신호 Ai가 입력된다. 서입제어신호는 인버터 100으로 입력된 후 인버터 100, 105를 통하여 정형화된 서입제어신호 WEi로 출력된다. 신호 WEi는 고전압감지회로 60으로 입력된다. 펄스 발생기 10에는 어드레스 버퍼 5로부터 출력되는 어드레스 신호가 입력되며, 이 어드레스 신호가 펄스 발생기 10으로 전송될 때 마다 펄스 신호 øP가 발생된다. 인버터 105으로부터 출력된 신호 WEi는 인버터 110을 통하여 반전된 서입제어신호를 발생한다. 신호및 펄스 발생기 10의 출력 신호 øP는 NOR게이트 15로 입력된다. NOR게이트 15의 출력신호 øS는 인버터 20으로 입력된다. 인버터 20으로부터 출력되는 출력 신호 øT와, 고전압감지회로 60으로부터 출력되는 출력신호 øh는 NOR게이트 40으로 입력된다. 한편, 어드레스 버퍼 5로부터 출력되는 로우 어드레스 신호 RA는 NAND게이트 50으로 직접 입력된다. 이에 의해 워드라인 인에이블신호 øWLE가 발생된다. 서입 모드에서 서입제어신호는 "하이"상태를 유지한다. 로우 어드레스 신호 RA의 신호폭은 상기 펄스열의 펄스폭보다는 크다.
본 발명에 의한 반도체 메모리 장치는 인가되는 전원전압의 상태를 감지하기 위한 고전압감지회로 60을 구비하고 있다. 제4도의 고전압감지회로 60은 다수의 NMOS트랜지스터 65, 70, 75, 80, 85와 인버터 90, 95로 이루어진다. 이때, NMOS트랜지스터 85는 NMOS트랜지스터 60, 70, 75, 80보다 크기가 작은 트랜지스터는 사용한다. 고전압감지회로 60의 출력단에 구비된 90,95는 고전압감지회로의 출력 신호를 소정 시간 동안 지연증폭한 후 고전압감지신호 øh를 출력한다. NMOS트랜지스터 65의 소오스 단자는 NMOS트랜지스터 70의 드레인 단자와 접속하고 있으며, NMOS트랜지스터 75의 드레인 단자는 NMOS트랜지스터 70의 소오스 단자와 접속하고 있으며, NMOS트랜지스터 80의 드레인 단자는 NMOS트랜지스터 75의 소오스 단자와 접속되어 있다. 이때, NMOS트랜지스터 65, 70, 75, 80의 드레인 단자와 게이트 단자는 각각 공통으로 접속하고 있다. 또한, 도시된 바와 같이 NMOS트랜지스터 80의 소오스 단자는 인버터 90와 접속하고 있으며, 동시에 NMOS트랜지스터 85와 접속하고 있다. NMOS트랜지스터 65, 70, 75, 80을 통하여 출력되는 출력신호는 노드 N을 통하여 인버터 90으로 입력된다.
NMOS트랜지스터 85의 게이트에는 노멀 동작에서는 4.5-5.5V의 레벨의 통상적인 전원전압 VCC가 인가된다. 그러나, 고전원전압이 인가되는 테스트시에는 NMOS트랜지스터 85의 게이트에는 8V이상의 고전원전압 HVCC인가된다.
한편, 인버터 105로부터 출력되는 신호 WEi는 노멀 동작에 있어서는 약 4.5-5.5V의 전위를 가지게 되나, 고전원전압이 인가되는 테스트시에는 신호 WEi는 약 8V의 전압 레벨을 가지게 된다. 신호 WEi는 NMOS트랜지스터 65의 게이트 단자와 드레인 단자로 공통으로 입력된다. 이러한 고전압감지회로에 의하여 통상적인 전원전압이 인가되는 경우에 있어서는 출력 신호 øh는 항상 논리 "로우"상태를 유지한다. 그러나, 고전원전압을 인가하여 반도체 장치를 테스트하는 경우에 있어서는, 고전압감지회로 60의 출력신호 øh는 제6도에 도시된 바와 같이 발생한다. 즉, 서입 모드에서는 고전압감지회로의 출력신호 øh는 논리 "로우"상태를 유지하고, 독출 모드에서는 논리 "하이"상태를 유지한다. 이러한 고전압감지회로 60의 동작은 NMOS트랜지스터 85의 크기가 다른 NMOS트랜지스터 65, 70, 75, 80보다 작도록 구성함으로써 가능해진다.
본 발명에 의한 워드라인 구동회로는 통상적인 전원전압 VCC가 인가되는 노멀 동작에 있어서, 고전압감지회로 60의 논리 "로우"상태의 출력신호 øh는 NOR게이트 40으로 인가된다. 이렇게 되면 인버터 55를 통하여 출력되는 워드라인 활성화 신호 øWLE는 펄스 발생기 10으로부터 출력되는 펄스 신호와 동일한 펄스폭을 가지는 펄스 신호를 발생하게 된다. 따라서, 메모리 셀과 연결된 워드라인은 독출 모드에서 종래의 기술과 같은 펄스 동작을 수행한다.
한편, 8V이상의 고전원전압을 인가하는 경우, 서입 모드에서는 고전압감지회로 60의 출력신호 øh는 논리 "로우"상태를 유지하게 되고, 이로 인하여 워드라인 활성화 신호 øWLE는 스태틱하게 발생된다. 그러나 독출모드에서는 전압 감지 회로 60의 출력신호 øh는 논리 "하이"상태를 가지게 된다. 이렇게 되면 인버터 55을 통하여 출력되는 워드라인 활성화 신호 øWLE는 어드레스 버퍼 5로부터 출력되는 로우 어드레스 신호 RA와 동일한 펄스폭을 갖는 워드라인 활성화 신호를 발생하게 된다. 즉, 고전원전압을 인가하여 반도체 메모리 장치의 결함 메모리 셀들을 감지하기 위한 테스트 동작시, 독출 모드에서 선택되는 워드라인은 스태틱하게 동작함을 알 수 있다. 따라서, 독출 모드에서 워드라인 활성화 주기를 길게 하여 워드라인을 선택함으로써, 선택된 워드라인과 연결된 메모리 셀에 충분한 스트레스 전압을 인가할 수 있게 되어, 결함 메모리 셀들을 용이하게 감지해낼 수 있다.
이미 설명한 바와 같이 종래의 기술에 있어서는 독출 모드에서 선택된 워드라인은 펄스 동작을 수행함으로써 워드라인의 활성화 시간이 너무 짧아 워드라인과 연결된 메모리 셀에 충분한 스트레스 전압을 인가할 수 없었다.
본 발명에 의한 제3도의 반도체 메모리 장치의 워드라인 구동회로에 의하여 번인 테스트(burn-in test)시에도 용이하게 결함 셀을 감지해 낼 수 있다. 번 인 테스트는 칩의 사양에 규정된 외부 전원전압 이상의 고전원전압을 고온 상태에서 인가하는 테스트 방법으로써 칩 내의 구성 소자에 인가되는 스트레스가 가중되어 초기에 결함 셀을 감지하는 공정으로써, 본 발명에서는 워드라인을 스태틱하게 동작시켜 메모리 셀에 스트레스를 더욱 증가할 수 있게 된다.
본 발명에 의한 제3도의 반도체 메모리 장치는 본 발명의 사상을 구현하기 위한 최적의 실시예이지만, 본 발명의 기술적 범주 내에서 본 발명의 다양한 실시예가 가능하다.
본 발명에 의한 반도체 메모리 장치에 의하여 반도체 메모리 장치에 인가되는 전원전압이 약 4.5V-5.5V인 경우, 데이타 독출 모드에서 워드라인은 정상적인 펄스 동작을 수행하고, 인가되는 전원전압이 약 8V 이상의 고전압인 경우, 데이타 독출 모드에서 선택된 워드라인의 활성화 시간을 길게 하여 워드라인와 연결된 메모리 셀에 충분한 스트레스를 가하여 결함 셀을 감지할 수 있을 뿐만 아니라, 후속하는 공정 예를 들어 패키지 공정등의 수율을 향상시키는 효과가 있다.
Claims (3)
- 반도체 메모리 장치의 워드라인 구동회로에 있어서, 로우어드레스신호의 천이에 대응하는 일련의 펄스열을 출력하는 펄스발생수단과, 외부에서 인가되는 서입제어신호에 대응하여 전원전압을 감지하여 전원전압이 미리 설정된 감지레벨보다 낮을 때는 제1 레벨의 고전압감지신호를 출력하고 전원전압이 미리 설정된 감지레벨보다 높을 때는 제2레벨의 고전압감지신호를 출력하는 고전압감지수단과, 상기 펄스발생수단의 출력노드에 접속되며 고전압감지신호가 제1레벨일 때에는 상기 펄스열을 통과시키고 고전압감지신호가 제2레벨일 때에는 상기 펄스열을 차단하는 펄스열선택수단과, 상기 펄스발생수단의 출력과 상기 로우어드레스신호를 조합하여 워드라인 활성화 신호로서 출력하는 활성화 신호 출력수단을 구비함을 특징으로 하는 워드라인 구동회로.
- 워드라인 구동회로를 가지는 반도체 메모리 장치의 워드라인 구동방법에 있어서, 로우어드레스 신호의 천이에 대응하는 일련의 펄스열을 출력하는 제1과정과, 외부에서 인가되는 서입제어신호에 대응하는 전원전압을 감지하여 전원전압이 미리 설정된 감지레벨보다 낮을 때는 제1레벨의 고전압감지신호를 출력하고 전원전압이 미리 설정된 감지레벨보다 높을 때는 제2레벨의 고전압감지신호를 출력하는 제2과정과, 상기 고전압감지신호가 제1레벨일 때에는 상기 펄스열을 통과시키고 고전압감지신호 제2레벨일 때에는 상기 펄스열을 차단하는 제3과정과, 상기 펄스열과 상기 로우어드레스신호를 조합하여 워드라인 활성화 신호를 출력하는 제4과정으로 이루어짐을 특징으로 하는 워드라인 구동방법.
- 제2항에 있어서, 상기 로우 어드레스 신호의 펄스폭은 상기 펄스열의 펄스 폭보다 큼을 특징으로 하는 워드라인 구동방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930015701A KR950010627B1 (ko) | 1993-08-13 | 1993-08-13 | 반도체 메모리 장치의 워드라인 구동회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930015701A KR950010627B1 (ko) | 1993-08-13 | 1993-08-13 | 반도체 메모리 장치의 워드라인 구동회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950006855A KR950006855A (ko) | 1995-03-21 |
| KR950010627B1 true KR950010627B1 (ko) | 1995-09-20 |
Family
ID=19361218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930015701A KR950010627B1 (ko) | 1993-08-13 | 1993-08-13 | 반도체 메모리 장치의 워드라인 구동회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950010627B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100361866B1 (ko) * | 1999-06-30 | 2002-11-22 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 워드라인 구동방법 |
-
1993
- 1993-08-13 KR KR1019930015701A patent/KR950010627B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950006855A (ko) | 1995-03-21 |
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