JPH10228779A - 半導体集積回路及び半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来は、ＴＳとＴＨとは相互に依存する関係
にあり、それぞれを独立して調整することができなかっ
た。 【解決手段】 入力信号をＴＳ用遅延時間遅らせて第１
の入力信号を出力するＴＳ用遅延回路２３、入力信号を
ＴＨ用遅延時間遅らせて第２の入力信号を出力するＴＨ
用遅延回路２２、第１、第２の入力信号とクロック２１
とを与えられ、クロック２１が第１のレベルにあるとき
は第１の入力信号を出力し、第２のレベルにあるときは
第２の入力信号を出力する遅延時間切換回路２４を備
え、ＴＳ用遅延時間とＴＨ用遅延時間とは相互に独立し
て設定されることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に関
し、特に同期型ＳＲＡＭ（Static Random AccessMemory
）における入力バッファ回路及び入力レジスタ回路に
好適なものに関する。

【０００２】

【従来の技術】従来の同期型ＳＲＡＭにおける入力バッ
ファ回路１０と入力レジスタ回路１１の構成を図７に示
す。

【０００３】入力バッファ回路１０は遅延回路１２を有
し、入力信号を与えられると所定時間遅延して出力す
る。

【０００４】入力レジスタ回路１１は、クロック１１及
び／クロック１１で動作状態が切り換わるクロックドイ
ンバータＩＮ１１とインバータＩＮ１２、クロック１２
及び／クロック１２で動作するクロックドインバータＩ
Ｎ１４とインバータＩＮ１５が直列に接続されている。
さらに、インバータＩＮ１２の出力端子に、クロック１
１及び／クロック１１で動作するクロックドインバータ
ＩＮ１３の入力端子が接続され、インバータＩＮ１２の
入力端子にクロックドインバータＩＮ１３の出力端子が
接続されている。同様に、インバータＩＮ１５の出力端
子に、クロック１２及び／クロック１２で動作するクロ
ックドインバータＩＮ１６の入力端子が接続され、イン
バータＩＮ１５の入力端子にクロックドインバータＩＮ
１６の出力端子が接続されている。

【０００５】クロックドインバータＩＮ１１はＰチャネ
ル形ＭＯＳトランジスタＰ１１及びＰ１２とＮチャネル
形ＭＯＳトランジスタＮ１１及びＮ１２とを有し、トラ
ンジスタＰ１２のゲートに入力されるクロック１１とト
ランジスタＮ１１のゲートに入力される反転された／ク
ロック１１で動作又は非動作状態が切り換わる。クロッ
クドインバータＩＮ１３はＰチャネル形ＭＯＳトランジ
スタＰ１３及びＰ１４とＮチャネル形ＭＯＳトランジス
タＮ１３及びＮ１４とを有し、トランジスタＰ１４のゲ
ートに入力される／クロック１１とトランジスタＮ１３
のゲートに入力されるクロック１１で動作又は非動作状
態が切り換わる。さらに、クロックドインバータＩＮ１
４はＰチャネル形ＭＯＳトランジスタＰ１５及びＰ１６
とＮチャネル形ＭＯＳトランジスタＮ１５及びＮ１６と
を有し、トランジスタＰ１６のゲートに入力される／ク
ロック１２とトランジスタＮ１５のゲートに入力される
クロック１２で動作又は非動作状態が切り換わり、クロ
ックドインバータＩＮ１６はＰチャネル形ＭＯＳトラン
ジスタＰ１７及びＰ１８とＮチャネル形ＭＯＳトランジ
スタＮ１７及びＮ１８とを有し、トランジスタＰ１８の
ゲートに入力されるクロック１２とトランジスタＮ１７
のゲートに入力される／クロック１２で動作又は非動作
状態が切り換わる。

【０００６】入力バッファ回路１０から遅延された入力
信号が入力レジスタ回路１１に与えられ、クロック１１
がロウレベルの時クロックドインバータＩＮ１１が動作
し、反転された信号がインバータＩＮ１２に入力されて
さらに反転され、出力される。この時は、クロックドイ
ンバータＩＮ１３は非動作状態にある。次に、クロック
１１がハイレベルに反転すると、クロックドインバータ
ＩＮ１１が非動作状態になり、クロックドインバータＩ
Ｎ１３が動作状態になってインバータＩＮ１２の入出力
レベルを保持する。クロック１２は、入力信号がインバ
ータ１１、１２により転送されてくる時間だけ位相がク
ロック１１よりも遅れている。よって、クロック１１が
ハイレベルになってから遅延時間だけ遅れてクロック１
２がハイレベルになる。これにより、クロックドインバ
ータＩＮ１４がインバータＩＮ１２の出力を与えられて
反転し、インバータＩＮ１５がこのインバータＩＮ１４
の出力を与えられて反転する。クロック１２がロウレベ
ルになると、動作状態になったクロックドインバータＩ
Ｎ１６がインバータＩＮ１５の入出力レベルを保持す
る。

【０００７】このようにして、入力バッファ回路１０か
ら出力された入力信号が入力レジスタ回路１１に与えら
れると、クロック１１及び／１１、１２及び／１２に従
ってインバータＩＮ１１、ＩＮ１２、ＩＮ１４、ＩＮ１
５を順次シフトされていき、出力信号として外部へ出力
される。

【０００８】

【発明が解決しようとする課題】しかし、従来の半導体
集積回路には次のような問題があった。図８に、クロッ
ク１１の立上がり（クロック１１の立ち下がり）と、入
力バッファ回路１０から出力された遅延後の入力信号の
立上がりとの関係を示す。図８（ａ）のように、クロッ
ク１１の立上がりよりも入力信号の立上がりのタイミン
グが早い場合は、入力信号がロウレベルからハイレベル
に変化した後のハイレベルが入力レジスタ回路１１に取
り込まれ、この入力信号の立上がりからクロック１１の
立上がりまでの時間をセットアップ時間（Set Up Time
、以下ＴＳという）とする。

【０００９】逆に、図８（ｂ）のように、クロック１１
の立上がりよりも入力信号の立上がりのタイミングが遅
い場合は、入力信号がロウレベルからハイレベルに変化
する前のロウレベルが入力レジスタ回路１１に取り込ま
れ、クロック１１がハイレベルに立上がるまでの間、こ
のロウレベルが保持される。このクロック１１の立上が
りから入力信号の立上がりまでの時間をホールド時間
（Hold Time、以下、ＴＨという）とする。

【００１０】入力信号の立上がりがクロック１１の立上
がりよりも早い場合にはＴＳを調整する必要があり、入
力信号の立上がりがクロック１１の立上がりよりも遅い
場合にはＴＨを調整する必要がある。このＴＳ又はＴＨ
の調整は、入力バッファ回路１０における遅延回路１２
の遅延時間を変えること、より具体的にはインバータ列
の数を変えることによって行う。

【００１１】例えば、入力信号の立上がりがクロック１
１よりも早い場合には、ＴＳをできるだけ長く設定する
ことが望ましい。このようなＴＳ改善のためには、遅延
回路１２の遅延時間を短くして、早く入力レジスタ回路
１１に入力信号を与えた方が、入力レジスタ回路１１は
ロウレベルからハイレベルへ変化した後のハイレベルを
取り込み易い。逆に、入力信号の立上がりがクロック１
１よりも遅い場合は、ＴＨ改善のために遅延回路１２の
遅延時間を長くして、入力レジスタ回路１１にできるだ
け遅く入力信号を与えた方が、入力レジスタ回路１１は
ロウレベルからハイレベルへ変化する前のロウレベルを
保持し易い。以上説明したＴＳとＴＨに関する問題は、
入力信号の立上がりのみならず立下がりにおいても同様
である。このように、従来はＴＳとＴＨの改善は相反す
る関係にあり、一方を改善すると他方は悪化し、両者を
独立して改善することができないという問題があった。
本発明は上記事情に鑑みてなされたもので、ＴＳとＴＨ
の設定を相互に独立して設定することが可能な半導体集
積回路を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明の半導体集積回路
は、入力信号を与えられ、第１の遅延時間遅延させて第
１の入力信号として出力する第１の遅延回路と、前記入
力信号を与えられ、第２の遅延時間遅延させて第２の入
力信号として出力する第２の遅延回路と、前記第１の入
力信号と、前記第２の入力信号と、外部から第１のクロ
ックとを与えられ、前記第１のクロックが第１のレベル
にあるときは前記第１の入力信号を出力し、前記第１の
クロックが第２のレベルにあるときは前記第２の入力信
号を出力する遅延時間切換回路とを備え、前記第１の遅
延時間と前記第２の遅延時間とは相互に独立して設定さ
れることを特徴としている。

【００１３】あるいは、本発明の半導体集積回路は、入
力信号を与えられ、第１の遅延時間遅延させて第１の入
力信号として出力する第１の遅延回路と、前記入力信号
を与えられ、第２の遅延時間遅延させて第２の入力信号
として出力する第２の遅延回路と、前記第１及び第２の
入力信号と、外部から第１のクロックとを与えられ、前
記第１の入力信号のレベルが変化するタイミングと前記
第１のクロックのレベルが変化するタイミングとを比較
し、前記第１の入力信号のレベルが変化するタイミング
の方が早い場合は前記第１の入力信号を出力し、前記第
１の入力信号のレベルが変化するタイミングの方が遅い
場合は前記第２の入力信号を出力する遅延時間切換回路
とを備え、前記第１の遅延時間と前記第２の遅延時間と
は相互に独立して設定されることを特徴とする。

【００１４】ここで、前記遅延時間切換回路は、前記第
１のクロックと前記第２の入力信号とを入力され、前記
第１のクロックが第１のレベルにあるときは前記第２の
入力信号のレベルにかかわらず前記第１の入力信号を通
過させるための第１の入力信号通過信号を出力し、前記
第１のクロックが第２のレベルにあるときは前記第２の
入力信号を通過させるための第２の入力信号通過信号を
出力する第１の論理手段と、前記第１のクロックが反転
された反転第１のクロックと前記第１の入力信号とを入
力され、前記反転第１のクロックが前記第２のレベルに
あるときは前記第２の入力信号のレベルにかかわらず前
記第１の入力信号を通過させるための第１の入力信号通
過信号を出力し、前記反転第１のクロックが第１のレベ
ルにあるときは前記第２の入力信号を通過させるための
第２の入力信号通過信号を出力する第２の論理手段と、
前記第１及び第２の遅延回路の出力と、前記第１及び第
２の論理手段の出力とを与えられるスイッチング回路で
あって、前記第１及び第２の論理手段から前記第１の入
力信号通過信号を与えられたときは前記第１の遅延回路
から与えられた前記第１の入力信号を出力し、前記第１
及び第２の論理手段から前記第２の入力信号通過信号が
与えられたときは前記第２の遅延回路から与えられた前
記第２の入力信号を出力する前記スイッチング回路とを
有するものであってもよい。

【００１５】あるいは、前記遅延時間切換回路は、前記
第１のクロックと前記第２の入力信号とを入力されるＮ
ＡＮＤ回路と、前記第１のクロックが反転された反転第
１のクロックと、前記第１の入力信号とを入力されるＮ
ＯＲ回路と、ソースが電源端子に接続され、ゲートが前
記ＮＯＲ回路の出力端子に接続された第１のＰチャネル
形ＭＯＳトランジスタと、ソースが前記第１のＰチャネ
ル形ＭＯＳトランジスタのドレインに接続され、ゲート
が前記第１の遅延回路の出力端子に接続され、ドレイン
が前記遅延時間切換回路の出力端子に接続された第２の
Ｐチャネル形ＭＯＳトランジスタと、ドレインが前記出
力端子に接続され、ゲートが前記第１の遅延回路の出力
端子に接続された第１のＮチャネル形ＭＯＳトランジス
タと、ドレインが前記第１のＮチャネル形ＭＯＳトラン
ジスタのソースに接続され、ゲートが前記ＮＡＮＤ回路
の出力端子に接続され、ソースが接地された第２のＮチ
ャネル形ＭＯＳトランジスタとを有するものであっても
よい。

【００１６】また、前記第１、第２の遅延回路はそれぞ
れ直列に接続された複数のインバータを有し、前記第
１、第２の遅延時間はそれぞれのインバータの数により
設定されるものであってもよい。

【００１７】前記遅延時間切換回路から出力された前記
第１又は第２の入力信号と、外部から第２のクロックと
第３のクロックとを与えられ、前記第２及び第３のクロ
ックに従って前記第１又は第２の入力信号を転送して出
力する入力レジスタ回路をさらに備えてもよい。

【００１８】前記第１、第２、及び第３のクロックは同
期しており、相互に位相がずれた関係にあってもよい。

【００１９】本発明の半導体記憶装置は、アドレス信号
を与えられ、第１の遅延時間遅延させて第１のアドレス
信号として出力する第１の遅延回路と、前記アドレス信
号を与えられ、第２の遅延時間遅延させて第２のアドレ
ス信号として出力する第２の遅延回路と、前記第１のア
ドレス信号と、前記第２のアドレス信号と、外部から第
１のクロックとを与えられ、前記第１のクロックが第１
のレベルにあるときは前記第１のアドレス信号を出力
し、前記第１のクロックが第２のレベルにあるときは前
記第２のアドレス信号を出力する遅延時間切換回路と、
前記遅延時間切換回路から出力された前記第１又は第２
のアドレス信号と、外部から第２のクロックと第３のク
ロックとを与えられ、前記第２及び第３のクロックに従
って前記第１又は第２のアドレス信号を転送して出力す
る入力レジスタ回路と、前記入力レジスタ回路から出力
された前記第１又は第２のアドレス信号を与えられてデ
コードし、デコードした結果をメモリセルアレイに出力
してメモリセルのアドレスを指定するアドレスデコーダ
回路とを備え、前記第１の遅延時間と前記第２の遅延時
間とは相互に独立して設定されることを特徴としてい
る。

【００２０】また、本発明の他の半導体記憶装置は、ア
ドレス信号の替わりにデータ信号を入力される第１、第
２の遅延回路、遅延時間切換回路、入力レジスタ回路
と、さらにアドレスデコード回路の替わりに入力レジス
タ回路から出力された第１又は第２のデータ信号を与え
られてメモリセルアレイに出力し、メモリセルへの書き
込みを行う書き込み回路とを備える。

【００２１】あるいは、本発明の他の半導体記憶装置
は、データ信号の替わりに制御信号を入力される第１、
第２の遅延回路、遅延時間切換回路、入力レジスタ回路
と、さらに書き込み回路の替わりに入力レジスタ回路か
ら出力された第１又は第２の制御信号を与えられてメモ
リセルアレイへの書き込み又は読み出し動作を制御する
制御回路とを備える。

【００２２】

【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。本発明の第１の実施の形
態による半導体集積回路は、図１に示されるような構成
を備えている。図７に示された従来の回路と比較し、入
力バッファ回路２１の構成が相違している。

【００２３】入力バッファ回路２１は、ＴＨ用遅延回路
２２、ＴＳ用遅延回路２３、遅延時間切換回路２４を有
している。ＴＨ用遅延回路２２は入力信号を与えられ、
ＴＨ用の遅延時間だけ遅延させた後出力する。ＴＳ用遅
延回路２３は入力信号を与えられ、ＴＳ用の遅延時間だ
け遅延させた後出力する。ＴＨ用遅延回路２２とＴＳ用
遅延回路２３のそれぞれの遅延時間は、それぞれ独立し
て調整することができる。後述するように、ＴＨを改善
する場合はＴＨ用遅延回路２２の遅延時間を変化させ、
ＴＳを改善する場合はＴＳ用遅延回路２３の遅延時間を
変化させる。

【００２４】遅延時間切換回路２４は、クロック２１及
び／クロック２１と、ＴＨ用遅延回路２２及びＴＳ用遅
延回路２３の出力とを与えられ、クロック２１がロウレ
ベルにあるときはＴＳ用遅延回路２３によりＴＳ用遅延
時間だけ遅延された入力信号を出力する。逆に、クロッ
ク２１がハイレベルにあるときはＴＨ用遅延回路２２に
よりＴＨ用遅延時間だけ遅延された入力信号を出力す
る。あるいは、クロック２１がハイレベルにあるときは
ＴＳ用遅延時間だけ遅延された入力信号を出力し、クロ
ック２１がロウレベルにあるときはＴＨ用遅延時間だけ
遅延された入力信号を出力してもよい。

【００２５】即ち、クロック２１のレベルに応じて、Ｔ
Ｓ用遅延回路２３とＴＨ用遅延回路２３の二つの入力信
号の経路のいずれかが選択され、ＴＳ又はＴＨ用遅延時
間遅延されて出力される。

【００２６】あるいは、遅延時間切換回路２４は、クロ
ック２１の立上がりとＴＳ用遅延回路２３から出力され
た入力信号の立上がりのタイミングとを比較する。入力
信号の立上がりの方がクロック２１の立上がりよりもタ
イミングが早い場合は、ＴＳ用遅延回路２３によりＴＳ
用遅延時間だけ遅延された入力信号を出力する。逆に、
入力信号の立上がりがクロック２１の立上がりよりタイ
ミングが遅い場合は、ＴＨ用遅延回路２２によりＴＨ用
遅延時間遅延された入力信号を出力する。

【００２７】ＴＳ用遅延回路２３により遅延された入力
信号が遅延時間切換回路２４から出力され、この入力信
号がスペックアウトしたときは、ＴＳを改善するために
ＴＳ用遅延時間を調整する。逆に、ＴＨ用遅延回路２２
により遅延された入力信号が遅延時間切換回路２４から
出力され、この入力信号がスペックアウトしたときは、
ＴＨを改善するためにＴＨ用遅延時間を調整する。この
ＴＳ用遅延回路２３におけるＴＳ用遅延時間と、ＴＨ用
遅延回路２２におけるＴＨ用遅延時間とは、それぞれ独
立して調節し設定することができる。

【００２８】遅延時間切換回路２４から出力された入力
信号は、入力レジスタ回路１１に与えられる。入力レジ
スタ回路１１に入力された入力信号は、クロック１２及
び／クロック１２、クロック１３及び／クロック１３の
タイミングに従って順次転送されていき、外部に出力信
号として出力される。

【００２９】ここで、入力バッファ回路２１に入力され
るクロック２１及び／クロック２１と、入力レジスタ回
路１１に入力されるクロック１２及び／クロック１２、
クロック１３及び／クロック１３は、図２に示されるよ
うな入力バッファ回路３３及びクロック生成回路３４に
より生成される。入力バッファ回路３３にクロック外部
入力信号が入力されて増幅された後、クロック生成回路
３４によってそれぞれのクロック２１及び／クロック２
１、クロック１２及び／クロック１２、クロック１３及
び／クロック１３が出力される。クロック２１及び／ク
ロック２１、クロック１２及び／クロック１２、クロッ
ク１３及び／クロック１３の波形は図３に示されるよう
であり、位相が順に遅れる。クロック２１及び／クロッ
ク２１のレベルが変化する時点ｔ１からクロック１２及
び／クロック１２のレベルが変化する時点ｔ２までの時
間は、遅延時間切換回路２４に入力された入力信号が入
力レジスタ回路１１に入力されるまでの伝達時間に対応
し、クロック１２及び／クロック１２のレベルが変化す
る時点ｔ２からクロック１３及び／クロック１３のレベ
ルが変化する時点ｔ３までの時間は、インバータＩＮ１
１及びＩＮ１３により信号が伝達される時間に対応して
いる。

【００３０】上述のように本実施の形態では、遅延時間
切換回路２４が、クロック２１のレベルに応じて、ＴＳ
用遅延回路２３によりＴＳ用遅延時間遅延された入力信
号とＴＨ用遅延回路２２によりＴＨ用遅延時間遅延され
た入力信号のいずれかを選択して出力する。あるいは、
遅延時間切換回路２４は、ＴＳ用遅延回路２３がＴＳ用
遅延時間遅延した入力信号とクロック２１の立上がりの
タイミングを比較し、入力信号の立上がりのタイミング
が早い場合はＴＳ用遅延回路２３によりＴＳ用遅延時間
遅延された入力信号を出力し、入力信号の立上がりのタ
イミングが遅い場合はＴＨ用遅延回路２２によりＴＨ用
遅延時間遅延された入力信号を出力する。

【００３１】遅延時間切換回路２４がＴＳ用遅延回路２
３により遅延された入力信号を出力するときは、ＴＳを
改善するためにＴＳ用遅延時間を調整する。具体的に
は、入力信号が入力レジスタ回路１１に早く取り込まれ
るように、ＴＳ用遅延時間を短く設定する。遅延時間切
換回路２４がＴＨ用遅延回路２２により遅延された入力
信号を出力するときは、ＴＨを改善するためにＴＨ用遅
延時間を調整する。即ち、ＴＨ改善時には入力信号が入
力レジスタ回路１１に遅く取り込まれた方が変化前のレ
ベルの保持が行い易いので、ＴＨ用遅延時間をできるだ
け長く設定する。このように、本実施の形態によれば、
クロック２１のレベル、あるいはクロック２１の立上が
りのタイミングとＴＳ用遅延回路２３から出力された入
力の立上がりのタイミングとの比較に応じて、ＴＳ又は
ＴＨ用遅延時間をそれぞれ独立して調整することがで
き、特性を改善することができる。

【００３２】本発明の第２の実施の形態は、図４に示さ
れるようである。本実施の形態は、上記第１の実施の形
態における遅延時間切換回路２４をより具体的な回路構
成としたものである。本実施の形態における遅延時間切
換回路は、ＮＯＲ回路ＮＲ３１と、ＮＡＮＤ回路ＮＡ３
１と、Ｐチャネル形ＭＯＳトランジスタＰ３１及びＰ３
２、Ｎチャネル形ＭＯＳトランジスタＮ３１及びＮ３２
から成るインバータＩＮ３１とを備えている。ＮＯＲ回
路ＮＲ３１には、／クロック２１とＴＨ用遅延回路２２
の出力Ｓ３２が与えられ、ＮＯＲ回路ＮＲ３１の出力は
トランジスタＰ３１のゲートに入力される。ＮＡＮＤ回
路ＮＡ３１には、クロック２１とＴＳ用遅延回路２２の
出力Ｓ３２が与えられ、ＮＡＮＤ回路ＮＡ３１の出力は
トランジスタＮ３２のゲートに入力される。このＮＯＲ
回路ＮＲ３１の出力とＮＡＮＤ回路ＮＡ３１の出力とに
よってインバータＩＮ３１の動作、非動作状態が切り換
わる。さらに、ＴＳ用遅延回路２３の出力Ｓ３１は、ト
ランジスタＰ３２及びＮ３１のゲートに入力される。

【００３３】また、ＴＳ用遅延回路２３ではインバータ
が奇数段直列に接続されており、入力信号のレベルが反
転されて出力される。ＴＨ用遅延回路２２はインバータ
が偶数段直列に接続されており、入力信号のレベルは反
転されることなく出力される。そして、ＴＨ用遅延時間
はＴＳ用遅延時間以上に設定される。

【００３４】クロック２１がロウレベル（／クロック２
１がハイレベル）の場合は、ＮＡＮＤ回路ＮＡ３１から
はＴＨ用遅延回路２２の出力に係わらず常にハイレベル
が出力され、トランジスタＮ３２をオンさせる。同様
に、ＮＯＲ回路ＮＲ３１からは常にロウレベルが出力さ
れ、トランジスタＰ３１をオンさせる。

【００３５】この場合には、ＴＨ用遅延回路２２により
ＴＨ用遅延時間遅延された入力信号は回路動作に影響を
与えない。ＴＳ用遅延回路２３によりＴＳ用遅延時間遅
延された入力信号がトランジスタＰ３２とトランジスタ
Ｎ３１のゲートに入力され、反転されて信号Ｓ３３とし
て入力レジスタ回路１１に与えられる。即ち、クロック
２１がロウレベルの間は、ＴＳ用遅延回路２３を通過し
た入力信号が選択され、出力される。よって、ＴＳ用遅
延時間のみをＴＨ用遅延時間に影響を与えることなく調
整することができる。

【００３６】逆に、クロック２１がハイレベル（／クロ
ック２１がロウレベル）の場合は、ＮＡＮＤ回路ＮＡ３
１及びＮＯＲ回路ＮＲ３１からはそれぞれＴＨ用遅延回
路２２の出力に依存したものが出力される。ＴＨ用遅延
回路２２の出力がハイレベルの場合はＮＡＮＤ回路ＮＡ
３１からはロウレベルが出力され、トランジスタＮ３２
をオフさせ、ＮＯＲ回路ＮＲ３１からはロウレベルが出
力され、トランジスタＰ３１をオンさせる。この場合の
ＴＳ用遅延回路２３の出力Ｓ３１は、出力Ｓ３２と反転
された関係にあるためロウレベルであり、ハイレベルの
出力信号Ｓ３３が入力レジスタ回路１１に出力される。
ＴＨ用遅延回路２２の出力がロウレベルの場合はＮＡＮ
Ｄ回路ＮＡ３１からはハイレベルが出力され、トランジ
スタＮ３２をオンさせ、ＮＯＲ回路ＮＲ３１からはハイ
レベルが出力され、トランジスタＰ３１をオフさせる。
ＴＳ用遅延回路２３の出力Ｓ３１はハイレベルであり、
ロウレベルの出力信号Ｓ３３が出力される。

【００３７】但し、上述したように、ＴＨ用遅延時間は
ＴＳ用遅延時間以上の長さに設定される。従って、入力
バッファ回路３１の出力信号Ｓ３３はＴＨ用遅延回路２
２の出力によって決定され、ＴＨ用遅延時間だけ入力信
号が遅延されたものとなる。よって、ＴＨを改善するた
めにＴＳ用遅延時間に影響を与えることなくＴＨ用遅延
時間のみを調整することができる。

【００３８】また、この第１の実施の形態における動作
は以下のようにとらえることもできる。図５に、クロッ
ク外部入力信号、クロック２１及び／クロック２１、Ｔ
Ｓ用遅延回路２３の出力信号Ｓ３１、入力バッファ回路
３１の出力信号Ｓ３３のタイムチャートを示す。図５
（ａ）は、信号Ｓ３１の立上がりの方が、クロック２１
の立上がりよりも早い場合を示している。クロック２１
がロウレベルからハイレベルに変化する直前、即ちロウ
レベルにある場合、ＮＡＮＤ回路ＮＡ３１にはハイレベ
ルのクロック２１が入力され、ＮＯＲ回路ＮＲ３１には
ハイレベルの／クロック２１が入力され、トランジスタ
Ｎ３２とトランジスタＰ３１を共にオンさせる。ＴＳ用
遅延回路２３からの出力信号Ｓ３１の立上がりの方がク
ロック２１の立上がりよりも早いので、変化後のハイレ
ベルに立上がった信号Ｓ３１がインバータＩＮ３１によ
り反転されて信号Ｓ３３として出力される。

【００３９】この場合には、ＴＳを改善するため、即ち
変化後の入力信号をできるだけ早く入力レジスタ回路１
１に取り込ませるのが望ましいので、ＴＳ用遅延回路２
３の遅延時間を短く設定する。

【００４０】図５（ｂ）に、信号Ｓ３１の立上がりの方
が、クロック２１の立上がりよりも遅い場合を示す。ク
ロック２１がロウレベルからハイレベルに変化した直
後、即ちハイレベルにある時は、ＮＡＮＤ回路ＮＡ３１
にはハイレベルのクロック２１が入力され、ＮＯＲ回路
ＮＲ３１にはロウレベルの／クロック２１が入力され
る。信号Ｓ３２は信号Ｓ３１よりも長く遅延されている
ので、この時点ではレベルが変化する前の状態にある。
また、信号Ｓ３２は信号Ｓ３１とレベルが逆であり、ハ
イレベルからロウレベルに変化する前、即ちハイレベル
にある。よって、ＮＡＮＤ回路ＮＡ３１からはロウレベ
ルが出力されてトランジスタＮ３２がオフし、ＮＯＲ回
路ＮＲ３１からはロウレベルが出力されてトランジスタ
Ｐ３１がオンする。信号Ｓ３１はロウレベルにあるの
で、入力バッファ回路３１からはハイレベルの信号Ｓ３
３が出力される。この信号Ｓ３３は、ロウレベルからハ
イレベルに変化する前の信号Ｓ３１を反転出力したもの
に相当する。

【００４１】この場合には、ＴＨを改善するため、即ち
変化前の入力信号を入力レジスタ回路１１が保持し易い
ように、ＴＨ用遅延回路２２のＴＨ用遅延時間を長く設
定する。

【００４２】上記第１又は第２の実施の形態による半導
体集積回路は、ＴＳとＴＨとを独立して調整することが
要求される全ての回路の入力部に適用することができ
る。例えば、図６（ａ）に示されたように、半導体記憶
装置において、アドレス信号を入力される入力バッファ
回路４１と入力レジスタ回路４２とに上記第１又は第２
の実施の形態を適用してもよい。入力レジスタ回路４２
の出力は、アドレスデコーダ回路４３に入力されてデコ
ードされる。

【００４３】あるいは、図６（ｂ）に示されたように、
半導体記憶装置において、データ信号を入力される入力
バッファ回路５１及び入力レジスタ回路５２に上記第１
又は第２の実施の形態を適用してもよい。この場合は、
入力レジスタ回路５２の出力は書き込み回路５３に入力
され、メモリセルアレイ５４へのデータの書き込みが行
われる。

【００４４】さらには、図６（ｃ）に示されたように、
半導体記憶装置において制御信号を入力される入力バッ
ファ回路６１及び入力レジスタ回路６２に上記第１又は
第２の実施の形態を適用してもよい。この場合は、入力
レジスタ回路６２の出力は制御回路６３に入力され、各
種制御に用いられる。

【００４５】上述した実施の形態はいずれも一例であっ
て、本発明を限定するものではない。例えば、上記実施
の形態における遅延回路２２及び２３ではインバータ列
を用いているが、これに限らず遅延時間を調整すること
が可能なものであればよい。また、図４に示された遅延
時間を切り換える回路は、ＮＯＲ回路ＮＲ３１、ＮＡＮ
Ｄ回路３１及びクロックドインバータＩＮ３１を用いて
いるが、この構成に限らず入力信号とクロックとのタイ
ミングに応じてＴＨ用遅延時間とＴＳ用遅延時間とを切
り換える論理動作を実現し得るものであればよい。

【００４６】

【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、クロックのレベルに応じて入力信号を
ＴＳ又はＴＨ用遅延時間だけ遅延し、あるいは入力信号
のレベルが切り換わるタイミングとクロックのレベルが
切り換わるタイミングとを比較し、その結果に応じてＴ
Ｓ又はＴＨ用遅延時間遅延するので、ＴＳ用遅延時間と
ＴＨ用遅延時間とを独立して調整することが可能であ
り、相互に依存することなく特性を最適化することがで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による半導体集積回
路の構成を示した回路図。

【図２】同半導体集積回路において用いられるクロック
を生成する回路の構成を示したブロック図。

【図３】同半導体集積回路において用いられるクロック
の波形を示したタイムチャート。

【図４】本発明の第２の実施の形態による半導体集積回
路の構成を示した回路図。

【図５】同半導体集積回路における各信号の波形を示し
たタイムチャート。

【図６】本発明の第１、第２の実施の形態による半導体
集積回路を半導体記憶装置に適用した場合の構成を示し
たブロック図。

【図７】従来の半導体集積回路の構成を示した回路図。

【図８】クロックと入力信号とのタイミングの関係とＴ
Ｓ及びＴＨを示した説明図。

【符号の説明】

１１ 入力レジスタ回路 ２１ 入力バッファ回路 ２２ ＴＨ用遅延回路 ２３ ＴＳ用遅延回路 ２４ 遅延時間切換回路 ３３ 入力バッファ回路 ３４ クロック生成回路 ４１、５１、６１ 入力バッファ回路 ４２、５２、６２ 入力レジスタ回路 ４３ アドレスデコーダ回路 ５３ 書き込み回路 ５４ メモリセルアレイ ６３ 制御回路 ＩＮ１１〜ＩＮ１６、ＩＮ３１ インバータ ＮＡ３１ ＮＡＮＤ回路 ＮＲ３１ ＮＯＲ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 27/11

Claims (10)

【特許請求の範囲】
1. 【請求項１】入力信号を与えられ、第１の遅延時間遅延
   させて第１の入力信号として出力する第１の遅延回路
   と、 前記入力信号を与えられ、第２の遅延時間遅延させて第
   ２の入力信号として出力する第２の遅延回路と、 前記第１の入力信号と、前記第２の入力信号と、外部か
   ら第１のクロックとを与えられ、前記第１のクロックが
   第１のレベルにあるときは前記第１の入力信号を出力
   し、前記第１のクロックが第２のレベルにあるときは前
   記第２の入力信号を出力する遅延時間切換回路と、 を備え、 前記第１の遅延時間と前記第２の遅延時間とは相互に独
   立して設定されることを特徴とする半導体集積回路。
2. 【請求項２】入力信号を与えられ、第１の遅延時間遅延
   させて第１の入力信号として出力する第１の遅延回路
   と、 前記入力信号を与えられ、第２の遅延時間遅延させて第
   ２の入力信号として出力する第２の遅延回路と、 前記第１及び第２の入力信号と、外部から第１のクロッ
   クとを与えられ、前記第１の入力信号のレベルが変化す
   るタイミングと前記第１のクロックのレベルが変化する
   タイミングとを比較し、前記第１の入力信号のレベルが
   変化するタイミングの方が早い場合は前記第１の入力信
   号を出力し、前記第１の入力信号のレベルが変化するタ
   イミングの方が遅い場合は前記第２の入力信号を出力す
   る遅延時間切換回路と、 を備え、 前記第１の遅延時間と前記第２の遅延時間とは相互に独
   立して設定されることを特徴とする半導体集積回路。
3. 【請求項３】前記遅延時間切換回路は、 前記第１のクロックと前記第２の入力信号とを入力さ
   れ、前記第１のクロックが第１のレベルにあるときは前
   記第２の入力信号のレベルにかかわらず前記第１の入力
   信号を通過させるための第１の入力信号通過信号を出力
   し、前記第１のクロックが第２のレベルにあるときは前
   記第２の入力信号を通過させるための第２の入力信号通
   過信号を出力する第１の論理手段と、 前記第１のクロックが反転された反転第１のクロックと
   前記第１の入力信号とを入力され、前記反転第１のクロ
   ックが前記第２のレベルにあるときは前記第２の入力信
   号のレベルにかかわらず前記第１の入力信号を通過させ
   るための第１の入力信号通過信号を出力し、前記反転第
   １のクロックが第１のレベルにあるときは前記第２の入
   力信号を通過させるための第２の入力信号通過信号を出
   力する第２の論理手段と、 前記第１及び第２の遅延回路の出力と、前記第１及び第
   ２の論理手段の出力とを与えられるスイッチング回路で
   あって、前記第１及び第２の論理手段から前記第１の入
   力信号通過信号を与えられたときは前記第１の遅延回路
   から与えられた前記第１の入力信号を出力し、前記第１
   及び第２の論理手段から前記第２の入力信号通過信号が
   与えられたときは前記第２の遅延回路から与えられた前
   記第２の入力信号を出力する、前記スイッチング回路
   と、 を有することを特徴とする請求項１又は２記載の半導体
   集積回路。
4. 【請求項４】前記遅延時間切換回路は、 前記第１のクロックと前記第２の入力信号とを入力され
   るＮＡＮＤ回路と、 前記第１のクロックが反転された反転第１のクロック
   と、前記第１の入力信号とを入力されるＮＯＲ回路と、 ソースが電源端子に接続され、ゲートが前記ＮＯＲ回路
   の出力端子に接続された第１のＰチャネル形ＭＯＳトラ
   ンジスタと、 ソースが前記第１のＰチャネル形ＭＯＳトランジスタの
   ドレインに接続され、ゲートが前記第１の遅延回路の出
   力端子に接続され、ドレインが前記遅延時間切換回路の
   出力端子に接続された第２のＰチャネル形ＭＯＳトラン
   ジスタと、 ドレインが前記出力端子に接続され、ゲートが前記第１
   の遅延回路の出力端子に接続された第１のＮチャネル形
   ＭＯＳトランジスタと、 ドレインが前記第１のＮチャネル形ＭＯＳトランジスタ
   のソースに接続され、ゲートが前記ＮＡＮＤ回路の出力
   端子に接続され、ソースが接地された第２のＮチャネル
   形ＭＯＳトランジスタと、 を有することを特徴とする請求項１乃至３のいずれかに
   記載の半導体集積回路。
5. 【請求項５】前記第１、第２の遅延回路はそれぞれ直列
   に接続された複数のインバータを有し、前記第１、第２
   の遅延時間はそれぞれのインバータの数により設定され
   ることを特徴とする請求項１乃至４のいずれかに記載の
   半導体集積回路。
6. 【請求項６】前記遅延時間切換回路から出力された前記
   第１又は第２の入力信号と、外部から第２のクロックと
   第３のクロックとを与えられ、前記第２及び第３のクロ
   ックに従って前記第１又は第２の入力信号を転送して出
   力する入力レジスタ回路をさらに備えることを特徴とす
   る請求項１乃至５のいずれかに記載の半導体集積回路。
7. 【請求項７】前記第１、第２、及び第３のクロックは同
   期しており、相互に位相がずれた関係にあることを特徴
   とする請求項１乃至６のいずれかに記載の半導体体集積
   回路。
8. 【請求項８】前記第１の遅延回路は、アドレス信号を入
   力され、第１の遅延時間遅延させて第１のアドレス信号
   として出力し、 前記第２の遅延回路は、前記アドレス信号を入力され、
   第２の遅延時間遅延させて第２のアドレス信号として出
   力し、 前記遅延時間切換回路は、前記第１のアドレス信号と、
   前記第２のアドレス信号と、外部から第１のクロックと
   を与えられ、前記第１のクロックが第１のレベルにある
   ときは前記第１のアドレス信号を出力し、前記第１のク
   ロックが第２のレベルにあるときは前記第２のアドレス
   信号を出力し、 さらに、 前記遅延時間切換回路から出力された前記第１又は第２
   のアドレス信号と、外部から第２のクロックと第３のク
   ロックとを与えられ、前記第２及び第３のクロックに従
   って前記第１又は第２のアドレス信号を転送して出力す
   る入力レジスタ回路と、 前記入力レジスタ回路から出力された前記第１又は第２
   のアドレス信号を与えられてデコードし、デコードした
   結果をメモリセルアレイに出力してメモリセル のアドレスを指定するアドレスデコーダ回路と、を備え
   ることを特徴とする請求項１乃至５、７のいずれかに記
   載の半導体集積回路。
9. 【請求項９】前記第１の遅延回路は、データ信号を入力
   され、第１の遅延時間遅延させて第１のデータ信号とし
   て出力し、 前記第２の遅延回路は、前記データ信号を入力され、第
   ２の遅延時間遅延させて第２のデータ信号として出力
   し、 前記遅延時間切換回路は、前記第１のデータ信号と、前
   記第２のデータ信号と、外部から第１のクロックとを与
   えられ、前記第１のクロックが第１のレベルにあるとき
   は前記第１のデータ信号を出力し、前記第１のクロック
   が第２のレベルにあるときは前記第２のデータ信号を出
   力し、 さらに、 前記遅延時間切換回路から出力された前記第１又は第２
   のデータ信号と、外部から第２のクロックと第３のクロ
   ックとを与えられ、前記第２及び第３のクロックに従っ
   て前記第１又は第２のデータ信号を転送して出力する入
   力レジスタ回路と、 前記入力レジスタ回路から出力された前記第１又は第２
   のデータ信号を与えられてメモリセルアレイに出力し、
   メモリセルへの書き込みを行う書き込み回路と、 を備えることを特徴とする請求項１乃至５、７のいずれ
   かに記載の半導体集積回路。
10. 【請求項１０】前記第１の遅延回路は、制御信号を入力
    され、第１の遅延時間遅延させて第１の制御信号として
    出力し、 前記第２の遅延回路は、前記制御信号を入力され、第２
    の遅延時間遅延させて第２の制御信号として出力し、 前記遅延時間切換回路は、前記第１の制御信号と、前記
    第２の制御信号と、外部から第１のクロックとを与えら
    れ、前記第１のクロックが第１のレベルにあるときは前
    記第１の制御信号を出力し、前記第１のクロックが第２
    のレベルにあるときは前記第２の制御信号を出力し、 さらに、 前記遅延時間切換回路から出力された前記第１又は第２
    の制御信号と、外部から第２のクロックと第３のクロッ
    クとを与えられ、前記第２及び第３のクロックに従って
    前記第１又は第２の制御信号を転送して出力する入力レ
    ジスタ回路と、 前記入力レジスタ回路から出力された前記第１又は第２
    の制御信号を与えられて、メモリセルアレイへの書き込
    み又は読み出しを制御する制御回路と、 を備えることを特徴とする請求項１乃至５、７のいずれ
    かに記載の半導体集積回路。