KR20020074993A - 레이트 라이트 기능을 갖는 동기형 에스램 장치 - Google Patents

레이트 라이트 기능을 갖는 동기형 에스램 장치 Download PDF

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KR20020074993A
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Abstract

여기에 개시되는 동기형 메모리 장치는 데이터 정보를 저장하는 메모리 셀 어레이를 포함하고, 레이트 라이트 모드를 갖는다. 동기형 메모리 장치는 기입 명령 검출 회로, 데이터 입력 제어 신호 발생 회로, 제 1 및 제 2 래치 회로들 및 멀티플렉서를 포함한다. 상기 기입 명령 검출 회로는 기입 명령이 상기 메모리 장치에 인가되었음을 알리는 제 1 플래그 신호와 상기 기입 명령이 연속적으로 입력되었음을 알리는 제 2 플래그 신호를 출력한다. 상기 데이터 입력 제어 신호 발생 회로는 상기 제 1 플래그 신호에 응답하여 클럭 신호에 동기된 데이터 입력 제어 신호들을 순차적으로 발생한다. 상기 제 1 래치 회로는 상기 데이터 입력 제어 신호들에 응답하여 외부로부터의 기입 데이터를 순차적으로 래치하고, 상기 제 2 래치 회로는 상기 데이터 입력 제어 신호들 중 일부에 응답하여 상기 제 1 래치 회로에 래치된 데이터를 래치하며, 상기 멀티플렉서는 상기 제 2 플래그 신호에 응답하여 상기 제 1 래치 회로와 상기 제 2 래치 회로 중 하나를 선택한다. 그렇게 선택된 래치 회로의 출력들은 충분한 셋업 시간을 가지고 기입 회로를 통해 메모리 셀 어레이에 저장된다.

Description

레이트 라이트 기능을 갖는 동기형 에스램 장치{SYNCHRONOUS SRAM DEVICE WITH LATE WRITE FUNCTION}
본 발명은 반도체 메모리 장치에 관한 것으로서, 좀 더 구체적으로는 레이트 라이트 (late write) 모드를 갖는 동기형 에스램 장치에 관한 것이다.
더블 데이터 레이트 (double data rate, DDR) 모드를 갖는 반도체 메모리 장치, 예를 들면, 에스램 (SRAM) 장치의 경우, 버스트 형태의 데이터가 클럭 신호의 상승 에지 및 하강 에지에 각각 맞추어서 전달된다 (또는 입/출력된다). 기입 동작시에 입력되는, 예를 들면, 4개의 데이터는 임시 레지스터에 저장되고, 그렇게 저장된 4개의 데이터는 그 다음의 기입 명령이 들어온 다음에 메모리 셀들에 쓰여지게 된다. 또는 그 다음 사이클에서 데이터를 읽을 때, 입력된 데이터를 지체없이 출력하기 위해 임시 레지스터에 저장된 데이터가 출력된다. 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, 데이터를 기입할 때, 레이트 라이트 방식의 DDR 에스램 장치는 기입 명령의 입력후 그 다음 사이클의 클럭 신호에 맞추어서 4개의 데이터를 연속적으로 입력받는다.
에스램 장치의 데이터 입력 시점이 인위적으로 클럭 신호의 반 사이클만큼 뒤로 밀린다고 가정하자. 이러한 가정에 의하면, 에스램 장치에 대한 데이터 입력 시간을 반 사이클만큼 더 얻을 수 있기 때문에, 중앙 처리 장치는 클럭 신호의 반 사이클 동안 내부적으로 다른 동작을 수행할 수 있다. 이때, 데이터 입력 시점이 인위적으로 클럭 신호의 반 사이클만큼 밀리게 됨에 따라서, 에스램 장치의 메모리 셀에 데이터를 기입하기 위한 시간 역시 클럭 신호의 반 사이클만큼 밀리게 된다.그러므로, 에스램 장치의 메모리 셀에 데이터를 기입하는 것이 불가능하다.
따라서, 중앙 처리 장치의 동작 마진을 충분히 확보하기 위해 데이터 입력 시점이 클럭 신호를 기준하여 반 사이클만큼 뒤로 밀리더라도 (또는 데이터가 기입 명령 입력 후 1½ 사이클 후에 입력되더라도), 메모리 셀에 대한 기입 시간을 충분히 확보하는 것이 필요하다.
본 발명의 목적은 데이터 입력 시점이 밀리더라도 메모리 셀에 대한 기입 시간을 충분히 확보할 수 있는 레이트 라이트 모드를 갖는 에스램 장치를 제공하는 것이다.
도 1은 본 발명에 따른 동기형 에스램 장치의 개략적인 구성을 보여주는 블럭도;
도 2는 도 1에 도시된 제어 회로의 바람직한 실시예;
도 3a는 도 2에 도시된 제 1 논리 소자의 바람직한 실시예;
도 3b는 도 2에 도시된 제 2 논리 소자의 바람직한 실시예;
도 4는 도 1에 도시된 데이터 입력 레지스터의 바람직한 실시예;
도 5는 기입 명령이 연속적으로 입력될 때 에스램 장치의 동작을 설명하기 위한 타이밍도; 그리고
도 6은 기입 명령 후 NOP 명령이 입력될 때 에스램 장치의 동작을 설명하기 위한 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 제어 회로120 : 데이터 입력 레지스터
140 : 기입 회로160 : 어레이
180 : 독출 회로200 : 출력 버퍼
(구성)
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 동기형 메모리 장치는 데이터 정보를 저장하는 메모리 셀 어레이를 포함하고, 레이트 라이트 모드를 갖는다. 동기형 메모리 장치는 기입 명령 검출 회로, 데이터 입력 제어 신호 발생 회로, 제 1 및 제 2 래치 회로들 및 멀티플렉서를 포함한다. 상기 기입 명령 검출 회로는 기입 명령이 상기 메모리 장치에 인가되었음을 알리는 제 1 플래그 신호와 상기 기입 명령이 연속적으로 입력되었음을 알리는 제 2 플래그 신호를 출력한다. 상기 데이터 입력 제어 신호 발생 회로는 상기 제 1 플래그 신호에 응답하여 클럭 신호에 동기된 데이터 입력 제어 신호들을 순차적으로 발생한다. 상기 제 1 래치 회로는 상기 데이터 입력 제어 신호들에 응답하여 외부로부터의 기입 데이터를 순차적으로 래치하고, 상기 제 2 래치 회로는 상기 데이터 입력 제어 신호들 중 일부에 응답하여 상기 제 1 래치 회로에 래치된 데이터를 래치하며, 상기 멀티플렉서는 상기 제 2 플래그 신호에 응답하여 상기 제 1 래치 회로와 상기 제 2 래치 회로 중 하나를 선택한다.
(작용)
이러한 장치에 의하면, 레이트 라이트시에 기입 명령 입력 후 1½ 클럭 사이클 뒤에 데이터가 에스램 장치에 입력될 수 있다.
(실시예)
이하 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.
본 발명에 따른 에스램 장치는 더블 데이터 레이트 (double data rate, DDR) 및 싱글 데이터 레이트 (single data rate, SDR) 동작 모드들 중 하나의 동작 모드에서 동작한다. SDR 동작 모드는 유저가 클럭 신호의 상승 에지마다 데이터를 독출하거나 기입하게 한다. DDR 동작 모드는 유저가 클럭 신호의 상승 에지 및 하강 에지마다 데이터를 독출하거나 기입하게 한다. 상기 에스램 장치는 레이트 라이트 동작 모드를 갖는다. 본 발명에 따른 에스램 장치의 레이트 라이트 동작 모드에 있어서, 기입 데이터는 어드레스 및 제어 입력들이 주어진 후 클럭 신호의 한 사이클이 아니라 1½ 사이클 뒤에 데이터 입력 레지스터에 주어진다. 기입 데이터가 기입 명령의 입력 시점보다 1½ 사이클 뒤에 주어지며, 이는 중앙 처리 장치가 클럭 신호의 반 주기 동안 다른 동작을 수행할 수 있게 한다. 데이터 입력 시점이 종래 기술의 에스램 장치와 비교하여 클럭 신호의 반 주기만큼 뒤로 밀리더라도, 본 발명의 에스램 장치에는 메모리 셀에 데이터를 기입하는 데 필요한 충분한 셋업 시간 (또는 타이밍 마진)을 확보할 수 있는 데이터 입력 레지스터 및 그것의 제어 회로가 제공되며, 이는 이후 상세히 설명될 것이다.
또한, 본 발명에 따른 에스램 장치는 바이패스 독출 동작 모드 (bypass read mode of operation)를 지원한다. 기입 데이터가 첫 번째 기입 사이클에서 어레이에 충분히 기입되지 않기 때문에, 아직 기입되지 않은 영역으로부터 다음의 독출 동작이 행해지는 경우, 어드레스를 감시할 필요가 있다. 이러한 이유 때문에, 어드레스 비교기 (address comparator)는 새로운 독출 어드레스가 기입 어드레스 레지스터 (미도시된)에 래치된 어드레스와 동일한 지의 여부를 확인한다. 만약 일치하면, 독출 데이터는 데이터 입력 레지스터 내에 저장된 기입 데이터로부터 공급될 것이다. DDR 및 SDR 동작 모드들과 바이패스 독출 동작 모드를 지원하는 동기형 버스트 메모리 장치가 U.S. Patent No. 6,134,180에 "SYNCHRONOUS BURST SEMICONDUCTOR MEMORY DEVICE"라는 제목으로 게재되어 있으며, 레퍼런스로 포함된다.
도 1은 본 발명에 따른 동기형 에스램 장치를 보여주는 블럭도이다. 도 1을 참조하면, 본 발명의 에스램 장치는 데이터 입력 레지스터 (data input register) (120)를 포함하며, 상기 레지스터 (120)는 제어 회로 (100)의 제어 하에서 버스트 데이터를 래치하고 그렇게 래치된 데이터를 기입 회로 (140)로 전달한다. 상기 기입 회로 (140)는 상기 데이터 입력 레지스터 (120)로부터의 데이터를 메모리 셀 어레이 (160)에 기입한다. 독출 회로 (180)는 상기 메모리 셀 어레이 (160)로부터 데이터를 독출하며, 상기 독출된 데이터는 출력 버퍼 (200)를 통해 외부로 출력한다. 상기 출력 버퍼 (200)는, 바이패스 독출 동작 모드에서, 어드레스 비교기 ('180 특허에 개시되어 있음)로부터의 제어 신호에 따라 데이터 입력 레지스터에 래치된 데이터를 출력한다.
본 발명에 따른 데이터 입력 레지스터 및 제어 회로의 구체적인 설명은 다음과 같다. 상기 데이터 입력 레지스터 (120)는 상기 제어 회로 (100)로부터의 데이터 입력 제어 신호들 (DIN_CON_i_H)에 응답하여 외부로부터의 버스트 데이터를 순차적으로 래치한다. 상기 래치된 데이터는 상기 제어 회로 (100)로부터의 플래그 신호 (Cell_Sel_H)에 따라 기입 회로 (140)로 출력된다. 이는 이후 상세히 설명될 것이다.
상기 제어 회로 (100)는 클럭 신호 (Bc_CLK)와 제어 신호들 (Bc_DataLoad_L, Bc_Write_L)을 받아들여 플래그 신호 (Cell_Sel_H)와 데이터 입력 제어 신호들 (DIN_CON_i_H) (i=0-3)을 발생한다. 제어 신호 (Bc_DataLoad_L)는 외부로부터의 어드레스를 에스램 장치 내에 로드하기 위한 신호이며, 제어 신호 (Bc_Write_L)는 기입 동작을 알리는 신호이다. 상기 플래그 신호 (Cell_Sel_H)는 기입 명령의 입력후에 다음 명령 입력 사이클에서 기입 명령이 입력되었는 지의 여부를 나타내는 신호이다. 예를 들면, 기입 명령이 연속적으로 입력될 때, 로우 레벨의 플래그 신호 (Cell_Sel_H)가 발생된다. 기입 명령의 입력후에 기입 명령이 아닌 다른 명령 (예를 들면, 독출 명령 또는 NOP 명령)이 입력될 때, 하이 레벨의 플래그 신호 (Cell_Sel_H)가 발생된다.
상기 데이터 입력 제어 신호들 (DIN_CON_i_H)은 기입 명령이 입력될 때마다 상기 클럭 신호 (Bc_CLK)에 동기되어 연속적으로 생성된다. 각 데이터 입력 제어 신호는 펄스 형태를 가지며, 클럭 신호 (Bc_CLK)의 반 주기 동안 활성화된다. 상기 데이터 입력 제어 신호들 (DIN_CON_i_H)의 수는 에스램 장치의 버스트 길이 (burst length)에 따라 가변될 수 있다. 예를 들면, 본 발명에 따른 에스램 장치의 버스트 길이는 "4"라고 가정하면, 4개의 데이터 입력 제어 신호들 (DIN_CON_0_H)-(DIN_CON_3_H)이 클럭 신호 (Bc_CLK)에 동기되어 순차적으로 생성된다.
도 2는 본 발명의 바람직한 실시예에 따른 제어 회로를 보여주는 회로도이다. 본 발명의 제어 회로 (100)는 기입 명령 검출 회로 (102)와 데이터 입력 제어 신호 발생 회로 (104)로 구성된다. 상기 기입 명령 검출 회로 (102)는 클럭 신호 (Bc_CLK)와 제어 신호들 (Bc_DataLoad_L, Bc_Write_L)에 응답하여 기입 명령이 입력되었는 지의 여부를 검출한다. 만약 기입 명령이 입력되면, 상기 기입 명령 검출 회로 (102)는 기입 동작을 알리는 (또는 현재 입력된 명령이 기입 명령임을 알리는) 하이 레벨의 플래그 신호 (WRITE_1AC_H)를 출력한다. 게다가, 만약 기입 명령의 입력후에 기입 명령이 다시 입력되면, 상기 기입 명령 검출 회로 (102)는 로우 레벨의 플래그 신호 (Cell_Sel_H)를 출력한다. 상기 기입 명령 검출 회로 (102)는 제 1 논리 소자들 (201, 202, 207, 209), 제 2 논리 소자들 (203, 204, 208, 210), 낸드 게이트들 (205, 211, 212, 214, 216, 225), 노어 게이트 (218), 인버터들 (206, 213, 315, 217, 219, 222-224, 226), PMOS 트랜지스터 (220) 그리고 NMOS 트랜지스터 (221)로 구성된다. 상기 데이터 입력 제어 신호 발생 회로 (104)는 상기제어 신호 (WRITE_1AC_H)가 하이 레벨로 활성화될 때마다 클럭 신호 (Bc_CLK)에 동기된 데이터 입력 제어 신호들 (DIN_CON_0_H)-(DIN_CON_3_H)을 순차적으로 발생한다. 상기 데이터 입력 제어 신호 발생 회로 (124)는 제 1 논리 소자들 (227-232)과 인버터들 (233-240)로 구성되며, 도면에 도시된 바와 같이 연결된다.
상기 제 1 논리 소자는, 도 3a를 참조하면, 클럭 신호 (CLK)가 로우 레벨일 때 입력 신호 (IN)에 관계없이 로우 레벨의 출력 신호들 (Q, /Q)을 출력하고, 클럭 신호 (CLK)가 하이 레벨일 때 입력 신호 (IN)에 따라 상보적인 레벨의 출력 신호들 (Q, /Q)을 출력한다. 즉, 입력 신호 (IN)가 로우 레벨일 때 출력 신호들 (Q, /Q)은 로우 레벨과 하이 레벨이 되고, 입력 신호 (IN)가 하이 레벨일 때 출력 신호들 (Q, /Q)은 하이 레벨과 로우 레벨이 된다. 상기 제 2 논리 소자의 출력 신호들 (Q, /Q)은, 도 3b를 참조하면, 입력 신호들 (A, B)이 모두 로우 레벨일 때 이전 상태를 갖는다. 입력 신호들 (A, B)이 로우 레벨과 하이 레벨일 때 제 2 논리 소자의 출력 신호들 (Q, /Q)은 각각 로우 레벨과 하이 레벨이 된다. 입력 신호들 (A, B)이 하이 레벨과 로우 레벨일 때 제 2 논리 소자의 출력 신호들 (Q, /Q)은 각각 하이 레벨과 로우 레벨이 된다.
상기 제 1 논리 소자의 출력들 (Q, /Q)을 제 2 논리 소자의 입력들 (A, B)에 각각 연결함으로써, 상기 제 1 논리 소자와 상기 제 2 논리 소자의 결합은 에지-트리거 D 플립플롭 (edge-triggered D flip-flop)의 역할을 수행한다. 그러므로, 기입 명령 검출 회로 (102)에 있어서, 2 쌍의 제 1 및 2 논리 소자들은 에지-트리거 D 플립플롭의 역할을 각각 수행한다.
도 2, 도 3a 및 도 3b를 참조하여 상기 제어 회로의 동작을 설명하면, 상기 입력 신호들 (Bc_DataLoad_L, Bc_Write_L)이 모두 로우 레벨이고 클럭 신호 (Bc_CLK)가 상승 에지일 때 (이러한 조건은 에스램 장치에서 기입 명령으로 인식됨), 제 1 논리 소자 (201)의 출력 신호들 (Q, /Q)은 로우 레벨과 하이 레벨이 되고, 제 1 논리 소자 (202)의 출력 신호들 (Q, /Q)은 로우 레벨과 하이 레벨이 된다. 제 1 논리 소자 (201)의 출력 신호 (/Q)는 제 2 논리 소자 (203)를 통해 낸드 게이트 (205)의 일 입력 단자로 전달되고, 제 1 논리 소자 (202)의 출력 신호 (/Q)는 제 2 논리 소자 (204)를 통해 낸드 게이트 (205)의 타 입력 단자로 전달된다.
낸드 게이트 (205)의 출력 신호는 인버터 (206)를 통해 플립플롭 (FF1)과 낸드 게이트 (211)의 일 입력 단자에 전달된다. 상기 낸드 게이트 (205)의 출력 신호는 클럭 신호 (Bc_CLK)의 상승 에지에서 플립플롭 (FF1)에 래치된다. 상기 낸드 게이트 (205)의 출력 신호가 로우 레벨이기 때문에, 낸드 게이트 (211)의 출력은 플립플롭 (FF2)의 출력에 의해서 결정된다. 만약 플립플롭 (FF2)의 출력이 이전에 입력된 명령이 기입 명령이 아님을 나타내는 로우 레벨이면, 낸드 게이트 (211)의 출력은 하이 레벨이 된다.
만약 플립플롭 (FF2)의 출력이 이전에 입력된 명령이 기입 명령임을 나타내는 하이 레벨이면, 낸드 게이트 (211)의 출력은 로우 레벨이 된다. 기입 명령이 입력되지 않았다고 가정하면, 낸드 게이트 (211)의 출력은 하이 레벨이 되며, 낸드 게이트 (211)에 연결된 PMOS 트랜지스터 (220)는 턴 오프된다.
상기 제 1 논리 소자들 (201, 202)의 출력 신호들 (Q, /Q)에 연결된 낸드 게이트 (212)의 출력은 하이 레벨이 되고, 상기 제 1 논리 소자들 (201, 202)의 출력 신호들 (/Q, Q)에 연결된 낸드 게이트 (214)의 출력은 하이 레벨이 된다. 인버터들 (213, 215)을 통해 낸드 게이트들 (212, 214)의 출력들을 받아들이는 노어 게이트 (218)가 하이 레벨을 출력하기 때문에, NMOS 트랜지스터 (221)는 턴 오프된다. 그러므로, 기입 명령이 연속적으로 입력되었음을 알리는 플래그 신호 (Cell_Sel_H)는 인버터들 (222, 223)로 구성된 래치에 의해서 계속해서 이전 상태로 유지된다.
상기 기입 명령이 입력된 클럭 사이클의 다음 사이클에서, 클럭 신호가 로우 레벨에서 하이 레벨로 천이할 때 플립플롭 (FF1)에 래치된 값 (앞서의 가정에서, 이전에 기입 명령이 입력되었음을 의미하는 하이 레벨 신호)은 다음 단의 플립플롭 (FF2)에 래치된다.
계속해서 다음 사이클에서 기입 명령이 입력되는 경우, 앞서 설명된 것과 동일한 과정을 통해 낸드 게이트 (205)의 출력이 로우 레벨이 되기 때문에, 낸드 게이트 (211)의 양 입력들 (플립플롭 (FF2)의 출력과 인버터 (206)의 출력)은 모두 하이 레벨을 갖는다. 그러므로, PMOS 트랜지스터 (220)는 턴 온되고, 플래그 신호 (Cell_Sel_H)는 로우 레벨이 된다. 로우 레벨의 플래그 신호 (Cell_Sel_H)는 기입 명령이 연속적으로 입력되었음을 의미한다.
상기 기입 명령의 입력 후에 다음 명령 입력 시점에서 기입 명령이 입력되지 않는 경우 (예를 들면, Bc_DataLoad_H 신호가 "H"이고 Bc_Write_L 신호가 "L"인 경우), 제 1 논리 소자 (201)의 출력 신호들 (Q, /Q)은 하이 레벨과 로우 레벨이 되고, 제 1 논리 소자 (202)의 출력 신호들 (Q, /Q)은 로우 레벨과 하이 레벨이 된다. 제 1 논리 소자 (201)의 출력 신호 (/Q)는 제 2 논리 소자 (203)를 통해 낸드 게이트 (205)의 일 입력 단자로 전달되고, 제 1 논리 소자 (202)의 출력 신호 (/Q)는 제 2 논리 소자 (204)를 통해 낸드 게이트 (205)의 타 입력 단자로 전달된다. 낸드 게이트 (205)의 출력 신호는 인버터 (206)를 통해 플립플롭 (FF1)에 래치된다. 즉, 플립플롭 (FF1)은 로우 레벨 신호를 래치한다. 인버터 (206)의 출력이 로우 레벨이 되기 때문에, 낸드 게이트 (211)에 연결된 PMOS 트랜지스터 (220)는 턴 오프된다.
이와 동시에, 상기 제 1 논리 소자들 (201, 202)의 출력 신호들 (Q, /Q)에 연결된 낸드 게이트 (212)의 출력은 로우 레벨이 되고, 상기 제 1 논리 소자들 (201, 202)의 출력 신호들 (/Q, Q)에 연결된 낸드 게이트 (214)의 출력은 하이 레벨이 된다. 인버터들 (213, 215)을 통해 낸드 게이트들 (212, 214)의 출력들을 받아들이는 노어 게이트 (218)가 로우 레벨을 출력하기 때문에, NMOS 트랜지스터 (221)는 턴 온된다. 그러므로, 플래그 신호 (Cell_Sel_H)는 기입 명령이 연속적으로 입력되지 않음을 의미하는 하이 레벨이 된다.
현재 입력된 명령이 기입 명령이 아닌 경우 (예를 들면, Bc_DataLoad_H 신호가 "H"이고 Bc_Write_L 신호가 "L"인 경우), 인버터들 (213, 217)의 출력들이 각각 하이 레벨과 로우 레벨이기 때문에, 기입 명령 검출 회로 (102)는 로우 레벨의 플래그 신호 (WRITE_1AC_H)를 출력한다. 이는 현재 입력된 명령이 기입 명령이 아님을 의미한다. 플래그 신호 (WRITE_1AC_H)가 로우 레벨이기 때문에, 데이터 입력 제어 신호들 (DIN_CON_0_H)-(DIN_CON_3_H)은 로우 레벨로 유지된다.
현재 기입 명령이 입력되는 경우, 인버터들 (213, 217)의 출력들이 각각 로우 레벨과 하이 레벨이기 때문에, 플래그 신호 (WRITE_1AC_H)는 로우 레벨에서 하이 레벨로 천이한다. 이는 현재 입력된 명령이 기입 명령임을 의미한다. 하이 레벨의 플래그 신호 (WRITE_1AC_H)는 6개의 제 1 논리 소자들을 통해 순차적으로 쉬프트된다. 즉, 클럭 신호 (Bc_CLK)가 로우-하이 천이를 가질 때, 제 1 논리 소자들 (227, 229, 231)은 이전단의 출력을 받아들여 출력한다. 클럭 신호 (Bc_CLK)가 하이-로우 천이를 가질 때, 제 1 논리 소자들 (228, 230, 232)은 이전단의 출력을 받아들여 출력한다. 이러한 동작의 결과로서, 기입 명령이 주어지고 클럭 신호 (Bc_CLK)의 1½사이클이 경과한 시점에서부터 데이터 입력 제어 신호들 (DIN_CON_i_H)이 클럭 신호 (Bc_CLK)의 하강 에지 및 상승 에지에 각각 동기되어 순차적으로 생성된다. 각 데이터 입력 제어 신호 (DIN_CON_i_H)의 활성화 구간은 클럭 신호의 반 주기에 대응한다.
요약하면, 현재 입력된 명령이 기입 명령이면, 기입 명령 검출 회로 (102)는 하이 레벨의 플래그 신호 (WRITE_1AC_H)를 출력하고, 데이터 입력 제어 신호 발생 회로 (104)는 하이 레벨의 플래그 신호 (WRITE_1AC_H)에 응답하여, 기입 명령이 주어지고 클럭 신호 (Bc_CLK)의 1½사이클이 경과한 시점에서부터, 클럭 신호 (Bc_CLK)의 하강 에지 및 상승 에지에 각각 동기되는 데이터 입력 제어 신호들 (DIN_CON_i_H)을 순차적으로 생성한다. 만약 현재 입력된 명령이 기입 명령이 아니면, 데이터 입력 제어 신호들 (DIN_CON_i_H)은 로우 레벨로 유지된다. 그리고, 기입 명령이 연속해서 입력되는 경우, 기입 명령 검출 회로 (102)는 플립플립들(FF1, FF2)에 의해서 쉬프트된 이전 기입 명령과 현재 기입 명령을 이용하여 로우 레벨의 플래그 신호 (Cell_Sel_H)를 출력한다. 즉, 기입 명령 검출 회로 (102)는 기입 명령이 연속적으로 입력되는 것을 검출하고, 그 결과로서 로우 레벨의 플래그 신호 (Cell_Sel_H)를 출력한다.
도 4는 본 발명에 따른 데이터 입력 레지스터의 바람직한 실시예이다. 도 4의 데이터 입력 레지스터 (120)는 하나의 데이터 입/출력 핀에 대응하는 것으로서, 나머지 데이터 입/출력 핀들에 대응하는 데이터 입력 레지스터들 역시 동일하게 구성됨은 자명하다. 상기 데이터 입력 레지스터 (120)는 제 1 내지 제 3 래치 회로들 (122, 124, 128)과 멀티플렉서 (126)를 포함한다. 제 1 래치 회로 (122)는 버스트 길이 (예를 들면, 4)에 대응하는 에지-트리거 D 플립플롭들 (이하, 플립플롭이라 칭함) (122_A0, 122_A1, 122_A2, 122_A3)로 구성된다. 각 플립플롭 (122_A0, 122_A1, 122_A2, 122_A3)은 도 3a 및 도 3b에 도시된 제 1 및 제 2 논리 소자들로 구성된다. 상기 플립플롭들 (122_A0, 122_A1, 122_A2, 122_A3)은 대응하는 데이터 입력 제어 신호들 (DIN_CON_0_H)-(DIN_CON_3_H)에 응답하여 연속적으로 입력되는 데이터를 순차적으로 래치한다. 앞서 설명된 바와 같이, 데이터 입력 제어 신호들 (DIN_CON_0_H)-(DIN_CON_3_H)은 클럭 신호 (Bc_CLK)에 동기되어 순차적으로 활성화된다.
제 2 래치 회로 (124)는 4개의 플립플롭들 (124_B0, 124_B1, 124_B2, 124_B3)를 포함한다. 각 플립플롭 (124_B0, 124_B1, 124_B2, 124_B3)은 도 3a 및 도 3b에 도시된 제 1 논리 소자 및 제 2 논리 소자로 구성된다. 2개의 플립플롭들(124_B0, 124_B1)은 데이터 입력 제어 신호 (DIN_CON_1_H)가 하이 레벨에서 로우 레벨로 천이할 때 제 1 래치 회로 (122)의 플립플롭들 (122_A0, 122_A1)의 출력들을 래치한다. 나머지 2개의 플립플롭들 (124_B2, 124_B3)은 데이터 입력 제어 신호 (DIN_CON_3_H)가 하이 레벨에서 로우 레벨로 천이할 때 제 1 래치 회로 (122)의 플립플롭들 (122_A2, 122_A3)의 출력들을 래치한다. 여기서, 상기 제 2 래치 회로 (124)는 바이패스 독출 동작 모드시 출력 버퍼로 전달될 데이터를 임시적으로 저장하기 위한 임시 레지스터로 사용된다.
멀티플렉서 (126)는 도시된 바와 같이 연결된 인버터들 및 전달 게이트들로 구성된다. 멀티플렉서 (126)는 상기 제어 회로 (100)로부터 출력되는 플래그 신호 (Cell_Sel_H)에 응답하여 제 1 래치 회로 (122)와 제 2 래치 회로 (124) 중 어느 하나를 선택하여 선택된 래치 회로의 출력들 (즉, 버스트 데이터)를 제 3 래치 회로 (128)로 전달한다. 제 3 래치 회로 (128)는 래치 기능을 갖는 4개의 버퍼들 (128_C0, 128_C1, 128_C2, 128_C3)로 구성되며, 멀티플렉서 (126)를 통해 전달되는 버스트 데이터 (DATA_WO_H, DATA_W1_H, DATA_W2_H, DATA_W3_H)를 래치하여 출력한다.
본 발명에 따른 에스램 장치의 기입 동작을 설명하기 위한 타이밍도가 도 5 및 도 6에 도시되어 있다. 도 5의 타이밍도는 기입 명령 후 기입 명령이 입력되는 경우에 대응하는 것이고, 도 6의 타이밍도는 기입 명령 후 NOP 명령이 입력되는 경우에 대응하는 것이다. 먼저, 전자의 경우를 설명한 후 후자의 경우가 설명될 것이다. 기입 동작을 설명하기에 앞서, 본 발명에 따른 에스램 장치는 DDR 모드에서 레이트 라이트 형태로 데이터를 기입할 때 기입 명령보다 데이터를 1½클럭 사이클 뒤에 입력하더라도 메모리 셀에 데이터를 기입하는 데 필요한 충분한 셋업 시간 (또는 타이밍 마진)을 갖는다. 본 발명에 따른 제어 회로 (100) 및 데이터 입력 레지스터 (120)는 기입 명령 입력후 1½ 클럭 사이클 뒤에 데이터가 입력되게 한다. 이는 이하 상세히 설명된다.
클럭 신호 (Bc_CLK)가 로우-하이 천이를 갖는 시점 (t0)에서, 도 5를 참조하면, 제어 신호들 (Bc_DataLoad_H, Bc_Write_H)이 로우 레벨을 갖기 때문에, 제어 회로 (100)의 기입 명령 검출 회로 (102)는 로우-하이 천이를 갖는 플래그 신호 (WRITE_1AC_H)를 출력한다. 도 2의 데이터 입력 제어 신호 발생 회로 (104)는, 기입 명령의 입력 시점 (t0)을 기준으로 1½ 클럭 사이클 후에, 로우-하이 천이를 갖는 플래그 신호 (WRITE_1AC_H)에 응답하여 클럭 신호 (Bc_CLK)의 하강 에지 및 상승 에지에 동기된 데이터 입력 제어 신호들 (DIN_CON_i_H) (i=0-3)을 순차적으로 생성한다.
그렇게 생성된 데이터 입력 제어 신호들 (DIN_CON_i_H)에 따라 버스트 데이터 (D0-D3)가 데이터 입력 레지스터 (120)의 제 1 래치 회로 (122)의 플립플롭들 (122_A0)-(122_A3)에 각각 래치된다. 그렇게 래치된 버스트 데이터 (D0-D3) 중, 플립플롭들 (122_A0, 122_A1)에 래치된 데이터 (D0, D1)는 데이터 입력 제어 신호 (DIN_CON_1_H)의 하이-로우 천이에 따라 제 2 래치 회로 (124)의 플립플롭들 (124_B0, 124_B1)에 전달된다. 마찬가지로, 나머지 플립플롭들 (122_A2, 122_A3)에 래치된 데이터 (D2, D3)는 데이터 입력 제어 신호 (DIN_CON_3_H)의 하이-로우 천이에 따라 제 2 래치 회로 (124)의 플립플롭들 (124_B2, 124_B3)에 전달된다.
시점 (t2)에서, 클럭 신호 (Bc_CLK)가 로우 레벨에서 하이 레벨로 천이할 때, 도 2에 도시된 기입 명령 검출 회로 (102)의 플립플롭 (FF1)에 래치된 값 (즉, 하이 레벨 신호)은 다음 단의 플립플롭 (FF2)에 래치된다.
계속해서 시점 (t4)에서, 도 5에 도시된 바와 같이, 기입 명령이 다시 입력된다. 이는 도 2에 도시된 낸드 게이트 (211)의 양 입력 신호들이 모두 하이 레벨이 되게 한다. 그러므로, 제어 회로 (100)의 기입 명령 검출 회로 (102)는, 앞서 설명된 바와 같이, 로우 레벨의 플래그 신호 (Cell_Sel_H)를 출력한다. 이는 제 1 래치 회로 (122)에 래치된 버스트 데이터가 기입 데이터 (DATA_Wi_H) (i=0-3)로서 멀티플렉서 (126) 및 제 3 래치 회로 (128)를 통해 기입 회로 (140, 도 1 참조)로 직접 전달되게 한다.
상기 기입 회로 (140)로 전달된 데이터는 다음의 기입 명령이 입력되는 시점 (t4)에 대응하는 클럭 신호 (Bc_CLK)의 로우 구간과 그 다음 사이클에 대응하는 클럭 신호 (Bc_CLK)의 로우 구간에서 대응하는 메모리 셀들에 실질적으로 기입된다. 따라서, 데이터 (D0, D1)는 점선으로 표시된 W 구간에서 메모리 셀에 기입되고 데이터 (D2, D3)는 점선으로 표시된 X 구간에서 메모리 셀에 기입된다. 도 5에서 알 수 있듯이, 기입 동작이 수행될 수 있도록, 데이터 입력 레지스터 (120)로부터 출력된 데이터 (DATA_Wi_H) (i=0-3)에 대한 충분한 셋업 시간이 확보된다.
도 6을 참조하면, 기입 명령이 연속적으로 2번 인가된 후 NOP 명령이 인가되는 경우, 첫 번째 기입 명령에 대응하는 제어 회로 (100) 및 데이터 입력 레지스터(120)의 동작은 도 5에서 설명된 것과 동일하다. 시점 (t8)에서 NOP 명령이 인가되기 때문에, 제어 회로 (100)로부터 출력되는 플래그 신호 (Cell_Sel_H)는 로우 레벨에서 하이 레벨로 천이한다. 이에 따라, 제 1 래치 회로 (102)에 래치된 데이터 (D4, D5)는 데이터 입력 제어 신호 (DIN_CON1_H)의 하이-로우 천이 시점 (t9)에서 제 2 래치 회로 (104)에 래치되고, 제 1 래치 회로 (102)에 래치된 데이터 (D6, D7)는 데이터 입력 제어 신호 (DIN_CON3_H)의 하이-로우 천이 시점 (t11)에서 제 2 래치 회로 (104)에 래치된다. 그렇게 래치된 데이터 (D4, D5)는 다음의 기입 명령이 인가되는 시점 (t12)에 대응하는 클럭 신호의 로우 구간에서 기입 회로 (140)를 통해 대응하는 메모리 셀들에 기입된다. 그렇게 래치된 데이터 (D6, D7)는 시점 (t14)에 대응하는 클럭 신호의 로우 구간에서 기입 회로 (140)를 통해 대응하는 메모리 셀들에 기입된다. 도 6에서 알 수 있듯이, 데이터 입력 레지스터 (120)로부터 출력된 데이터 (DATA_Wi_H) (i=0-3)에 대한 충분한 셋업 시간이 확보된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 기입 명령이 주어지고 1 사이클이 경과한 시점에서 데이터가 에스램 장치에 주어지더라도 입력 데이터에 대하는 충분한 셋업 시간을 확보할 수 있다.

Claims (5)

  1. 데이터 정보를 저장하는 메모리 셀 어레이를 포함하고, 레이트 라이트 모드를 갖는 동기형 메모리 장치에 있어서:
    기입 명령이 상기 메모리 장치에 인가될 때 기입 명령의 입력을 알리는 제 1 플래그 신호를 출력하고, 상기 기입 명령이 연속해서 입력되는 지의 여부를 검출하여 연속적인 기입 명령의 입력을 알리는 제 2 플래그 신호를 출력하는 기입 명령 검출 회로와;
    상기 제 1 플래그 신호에 응답하여 클럭 신호에 동기된 데이터 입력 제어 신호들을 순차적으로 발생하는 데이터 입력 제어 신호 발생 회로와; 상기 데이터 입력 제어 신호들은 상기 기입 명령이 입력되고 1½ 클럭 사이클이 경과한 시점에서부터 상기 클럭 신호에 동기되어 순차적으로 발생되며;
    상기 데이터 입력 제어 신호들에 응답하여 외부로부터의 기입 데이터를 순차적으로 래치하는 제 1 래치 회로와;
    상기 데이터 입력 제어 신호들 중 일부에 응답하여 상기 제 1 래치 회로에 래치된 데이터를 래치하는 제 2 래치 회로 및;
    상기 제 2 플래그 신호에 응답하여 상기 제 1 래치 회로와 상기 제 2 래치 회로 중 하나를 선택하는 선택 회로를 포함하는 것을 특징으로 하는 동기형 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 입력 제어 신호들 각각은 상기 클럭 신호의 반 주기 동안 활성화되는 것을 특징으로 하는 동기형 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 래치 회로는 제 1 내지 제 4 플립플롭들을 포함하며, 상기 제 1 내지 제 4 플립플롭들은 상기 데이터 입력 제어 신호들에 의해서 각각 제어되는 것을 특징으로 하는 동기형 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 2 래치 회로는 제 5 내지 제 8 플립플롭들을 포함하며, 상기 제 5 및 제 6 플립플롭들은 제 2 데이터 입력 제어 신호의 비활성화 시점에서 상기 제 1 및 제 2 플립플롭들의 출력들을 각각 래치하고 상기 제 7 및 제 8 플립플롭들은 제 4 데이터 입력 제어 신호의 비활성화 시점에서 상기 제 3 및 제 4 플립플롭들의 출력들을 각각 래치하는 것을 특징으로 하는 동기형 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 2 플래그 신호가 상기 기입 명령의 연속 입력을 나타낼 때 상기 선택 회로는 상기 제 1 래치 회로를 선택하고, 상기 제 2 플래그 신호가 기입 명령 후 다른 명령이 입력됨을 나타낼 때 상기 선택 회로는 상기 제 2 래치 회로를 선택하는 것을 특징으로 하는 동기형 메모리 장치.
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