JP2004281001A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】最大動作周波数に応じた動作試験を行う際にテストモードコントローラ22は、テスト信号TEST1=Hを出力する。これにより、排他的論理和回路51は、外部より供給される周波数が同じで位相の異なるクロック信号CLOCKおよびクロック信号A00を基に、クロック信号CLOCKの周波数に対して2倍の周波数の内部クロック信号CLKを生成する。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は、クロックを基に動作する半導体記憶装置に関するものである。
【0002】
【従来の技術】
近年、同期型半導体記憶装置の動作クロックのクロック周波数が高くなってきている。このため、半導体記憶装置の試験時において、半導体記憶装置に供給できるクロック周波数が十分高い試験装置が求められている。
【0003】
例えば、ドライバのイネーブル、ディスイネーブル制御のタイミング信号を、ドライバの高レベル駆動、低レベル駆動制御に利用することにより、試験装置の最高試験速度の2倍の速度で試験をすることができる半導体IC試験装置が開示されている(例えば、特許文献1参照。)。
他にも例えば、データ幅に余裕はあるが動作速度が不十分なメモリテスタを使用して、高速の被試験体を試験できるようになるメモリ試験装置が開示されている(例えば、特許文献2参照。)。
【0004】
【特許文献1】
特開平7−110357号公報
【特許文献2】
特開平8−211126号公報
【0005】
【発明が解決しようとする課題】
しかしながら、半導体記憶装置の試験時において、半導体記憶装置に供給できるクロック周波数が低い試験装置の場合は、その半導体記憶装置が動作できる最高周波数のクロックを供給する試験が行えないという問題がある。
【0006】
この発明は、上述した事情を考慮してなされたもので、試験装置が供給できる最大クロック周波数より高い周波数での動作試験が行える半導体記憶装置を提供することを目的とする。
【0007】
【課題を解決するための手段】
この発明は、上述した課題を解決すべくなされたもので、本発明による半導体記憶装置においては、同期型の半導体記憶装置であって、データの読み出しおよび書き込み可能なメモリセルが配列されたメモリセルアレイと、外部より供給される周波数が同じで位相の異なる複数のクロック信号を基に、クロック信号の周波数より高い周波数の内部クロック信号を生成する内部クロック生成手段と、内部クロック信号に同期してメモリセルアレイからのデータの読み出しおよびメモリセルアレイへのデータの書き込みを制御するデータ制御手段とを具備する。
【0008】
これにより、本発明による半導体記憶装置においては、試験装置が供給できる最大クロック周波数より高い周波数の内部クロック信号を生成できるので、試験装置が供給できる最大クロック周波数より高い周波数の内部クロック信号を用いて動作試験を行うことが出来る。
【0009】
【発明の実施の形態】
以下、発明の実施の形態を説明する。
まず、本発明の一実施形態である半導体記憶装置の全体構成について図を用いて説明する。
図1は、本発明の一実施形態による半導体記憶装置の全体構成を示すブロック図である。図1に示す半導体記憶装置は、アドレスラッチ/デコーダ11、アドレスラッチ/デコーダ11の出力を基にワード線の選択を行うロウデコーダ12、データの読み出しおよび書き込み可能なメモリセルが配列されたメモリセルアレイ13、入力データおよび出力データを保持する入出力バッファ14、入出力バッファ14より入力データを取り込む入力データラッチ/コントローラ15、選択されたビット線のプリチャージを行うセンス/スイッチ16、後述するアドレスラッチ/デコーダ20の出力を基にビット線を選択するカラムデコーダ17、出力データコントローラ18、コマンドデコーダ/タイミングコントローラ19、アドレスラッチ/デコーダ20、電源回路21、テストモードコントローラ22を含む。尚、メモリセルアレイ13の各メモリセルにはワード線およびビット線が接続されている。
【0010】
図1に示すように、半導体記憶装置のコマンドデコーダ/タイミングコントローラ19やテストモードコントローラ22には、外部からのコントロール信号として、チップイネーブル信号/CE1、CE2や、ライトイネーブル信号/WEや、下位及び上位バイトデータのマスク信号/LB、/UBや、出力イネーブル信号/OEが入力される。また、コマンドデコーダ/タイミングコントローラ19には、半導体記憶装置におけるデータ処理の基準タイミングとなるクロック信号CLOCKも入力される。このクロック信号CLOCKを基に、コマンドデコーダ/タイミングコントローラ19は、半導体記憶装置内の各回路へ同期動作の基準となる基準クロックを供給する。また、チップイネーブル信号CE2は、電源回路21に入力され、半導体記憶装置の電源制御のコントロール信号となる。
【0011】
また、半導体記憶装置は、アドレス入力ピンA00〜A20より入力される21ビットのアドレスデータA00〜A20用のデータバスであるアドレスバスを備え、そのアドレスバスは、アドレスラッチ/デコーダ11と、アドレスラッチ/デコーダ20と、テストモードコントローラ22に接続されている。また、半導体記憶装置は、16ビットのデータDQ01〜DQ16が入出力されるデータバスを備え、そのデータバスは、入出力バッファ14と接続されている。
【0012】
アドレスラッチ/デコーダ11は、コマンドデコーダ/タイミングコントローラ19からの制御タイミングで、アドレスバスに入力されるアドレスデータA00〜A20をラッチしてロウデコーダ12用にデコードする。ロウデコーダ12は、アドレスラッチ/デコーダ11が出力するデコード値を更にデコードしてメモリセルアレイ13中のメモリセルに接続されるワード線を活性化する。
【0013】
また、アドレスラッチ/デコーダ20は、コマンドデコーダ/タイミングコントローラ19からの制御タイミングで、アドレスバスに入力されるアドレスデータA00〜A20をラッチしてカラムデコーダ17用にデコードする。次に、カラムデコーダ17は、アドレスラッチ/デコーダ20の出力するデコード値を更にデコードしてカラムアドレスを出力する。センス/スイッチ16は、カラムデコーダ17の出力するカラムアドレスを基に、メモリセルアレイ13中のメモリセルに接続されるビット線を活性化する。以上により、メモリセルアレイ13中の1つのメモリセルアレイが選択される(以下、選択動作とする)。
【0014】
ここで、例えばメモリセルアレイ13へ任意のデータDQ01〜DQ16を書き込む場合には、入出力バッファ14は、コマンドデコーダ/タイミングコントローラ19からの制御タイミングに応じて、データバスに入力されるデータDQ01〜DQ16を取り込み、取り込んだデータDQ01〜DQ16を入力データとして入力データラッチ/コントローラ15へ出力する。次に、コマンドデコーダ/タイミングコントローラ19からの制御タイミングに応じて、入力データラッチ/コントローラ15は、その入力データをセンス/スイッチ16へ出力する。次に、センス/スイッチ16は、メモリセルアレイ13中のメモリセルにその入力データを書き込む処理を行う。この時、書き込む処理の対象となるメモリセルは、上述した選択動作により選択されたメモリセルである。
【0015】
また、例えばメモリセルアレイ13より、出力用データを読み出した場合には、入出力バッファ14は、コマンドデコーダ/タイミングコントローラ19からの制御タイミングに応じて、出力データコントローラ13が出力する16ビットの出力用データを取り込み、取り込んだ出力用データをデータDQ01〜DQ16としてデータバスへ出力する。
尚、メモリセルアレイ13よりデータを読み出す動作は、上述した選択動作により選択されたメモリセルよりセンス/スイッチ16が出力用データを読み出して、これを出力データコントローラ18が取り込み入出力バッファ14へ出力用データとして出力する。
【0016】
また、テストモードコントローラ22は、半導体記憶装置が良品であるか否かを試験する際に、効率よく確実に試験するための回路であり、種々の試験に応じて半導体記憶装置内部の回路を試験用の状態を制御する。尚、種々の試験に応じた半導体記憶装置の動作モードを、テストモードとする。図1に示すように、テストモードコントローラ22は、アドレスラッチ/デコーダ11、ロウデコーダ12、入出力バッファ14、入力データラッチ/コントローラ15、出力データコントローラ18、コマンドデコーダ/タイミングコントローラ19、アドレスラッチ/デコーダ20、電源回路21等に接続され、テストモード時に種々の制御を行う。
【0017】
以上に示した、半導体記憶装置において、テスト時のクロック制御に本実施形態の特徴があり、通常動作については一般的な同期型半導体記憶装置と同様であるので、詳細な説明は省略する。尚、本実施形態におけるテスト時のクロック制御方法が適用できる半導体記憶装置の構成は上述した限りではなく、クロックを利用する同期型半導体記憶装置に用いて好適である。
【0018】
次に、テストモードコントローラ22と上述した構成回路との関係について説明する。
テストモードコントローラ22は、入力される複数のコントロール信号の組み合わせで定義される各種コマンドをデコードして、コマンドデコーダ/タイミングコントローラ19及びアドレスラッチ/デコーダ20へテスト信号を出力する。また、テストモードコントローラ22は、必要に応じてテストモード時に、アドレスラッチ/デコーダ11、ロウデコーダ12、入出力バッファ14、入力データラッチ/コントローラ15、出力データコントローラ18、電源回路21へもテスト信号を出力する。各回路は、テストモードコントローラ22からのテスト信号を受けると予め定められたテスト用動作を行う。
【0019】
本実施形態においては、テストモードコントローラ22の出力するテスト信号に応じて(=特定のテストモードになったら)、コマンドデコーダ/タイミングコントローラ19は、半導体記憶装置内の各回路へ供給する内部クロック信号のクロック周波数を、半導体記憶装置の外部より供給されるクロック信号CLOCKの周波数より高くする処理(2倍にする処理)を行う。これにより、高周波数で動作する半導体記憶装置を試験する試験装置において、半導体記憶装置の最大動作周波数のクロック信号を供給する能力が無くても、半導体記憶装置内で、試験装置より供給される外部からのクロック信号より周波数の高い、上述した最大動作周波数に応じたクロック信号を生成することで、最大動作周波数での試験を該試験装置で行うことができる。すなわち、高性能(=最大動作周波数のクロックを供給可能)の試験装置ではない、最大動作周波数のクロックを供給不可能な試験装置でも、高周波数で動作する半導体記憶装置の試験を行うことができる。これにより、安価な試験装置(=高性能でない試験装置)を利用して高周波数で動作する半導体記憶装置を測定でき、半導体記憶装置のテストに関するコストを低減することができる。
【0020】
次に、図1に示したクロック制御を行うためのテストモードコントローラ22、コマンドデコーダ/タイミングコントローラ19およびアドレスラッチ/デコーダ20の構成について第1の実施形態を説明する。
図2は、本発明の第1の実施形態におけるテストモードコントローラ22、コマンドデコーダ/タイミングコントローラ19およびアドレスラッチ/デコーダ20の概略構成を示す図である。図2において、コマンドデコーダ/タイミングコントローラ19およびアドレスラッチ/デコーダ20は、上述したクロック制御に関係する部分のみを図示している。
【0021】
図2において、41は、テストモードデコーダであり、アドレスデータA01およびA02の値を基に、TA01〜TA04までのテストモード信号を生成する。この時、アドレスデータA01、A02とテストモード信号TA01〜TA04の関係は、以下に示す表1のようになる。
【表1】
上記の表1に示すように、A01とA02のデータ(H(ハイ)orL(ロー))の組み合わせに応じてテストモード信号TA01〜TA04が選択的にHになる。
【0022】
また、42は、テストモード開始/終了回路であり、外部より入力されるコントロール信号(/CE1、CE2、/OE、/WE、/UB、/LB)の組み合わせに応じてテストモード開始信号ENTRYおよびテストモード終了信号EXITを出力する。具体的には、CE2=H、/CE1=L、/WE=L、/OE=L、/UB=H、/LB=Hという、イリーガルなコマンドが入力されると、テストモード開始/終了回路42がこれをデコードして、テストモード開始信号ENTRY(アクティブハイのパルス)を出力する。尚、本実施形態においては、このイリーガルなコマンドが、倍速のクロックでの動作試験を行うテストモードを開始するためのコマンドである。
【0023】
ただしテストモード開始/終了回路42には、テストモードデコーダ41よりテストモード信号TA04が入力されており、テストモード信号TA04=Hの時には、上述したイリーガルなコマンドが入力されると、テストモード終了信号EXIT(アクティブロウのパルス)を発生する。ここで、アクティブハイのパルスとは、一定時間のみ立ち上がるパルス波形の信号であり、アクティブロウのパルスとは、一定時間のみ立ち下がるパルス波形の信号である。
【0024】
また、43〜45は、テストモードラッチ回路であり、テストモード開始/終了回路42からのテストモード開始信号ENTRYの立ち上がりで、テストモード信号TA01〜TA03をラッチして、ラッチしたデータをテスト信号TEST1〜TEST3として出力する。また、テストモードラッチ回路43〜45は、テストモード開始/終了回路42からのテストモード終了信号EXITの立ち下がりでラッチ中のデータをリセットする。また、上述したテスト信号TEST1〜3の何れか1つが選択的にHとなることで、TEST1〜TEST3までそれぞれが異なる種類の試験を半導体記憶装置で行う状態に設定する。尚、本実施形態においては、テスト信号TEST1=Hで倍速クロックによるテストモード開始とする。
【0025】
以上により、アドレスデータA01、A02およびテストモード信号TA01〜TA04とTEST1〜TEST3の関係は上述した表1に示す関係となる。すなわち、テストモード信号TA01〜TA03が各々Hになれば、テスト信号TEST1〜TEST3も各々Hとなり、テストモード信号TA04がHになると、テスト信号TEST1〜TEST3の全てがLになる。
【0026】
次に、51は、排他的論理和回路であり、テストモードラッチ回路43より入力されるテスト信号TEST1=L(通常動作モード)の時は、外部より入力されるクロック信号CLOCKを位相および周波数を変えずに内部クロック信号CLKとして出力する。また、テスト信号TEST1=H(倍速クロックによるテストモード)の時は、排他的論理和回路51は、外部より入力されるアドレスデータA00を用いてクロック信号CLOCKの周波数を2倍した内部クロック信号CLKを生成して出力する。具体的には、排他的論理和回路51は、外部より入力されるアドレスデータA00とクロック信号CLOCKの排他的論理和を内部クロック信号CLKとして出力する。尚、この時、アドレスデータA00は、クロック信号CLOCKと位相が90度ずれたクロック信号となるようなデータ列である。具体例を示すと、以下に示す表2のようになる。
【表2】
【0027】
上記の表2に示すように、クロック信号CLOCLにおけるH、Lを繰り返す周期に比べて、内部クロック信号CLKのH、Lを繰り返す周期は2倍になっている。また、クロック信号CLOCKとアドレスデータA00の排他的論理和が、内部クロックCLKであることも分かる。尚、排他的論理和回路51の詳細については後述する。また、上述したように、排他的論理和回路51は、コマンドデコーダ/タイミングコントローラ19の一部の回路である。
【0028】
次に、61は、アドレス発生回路であり、テストモードラッチ回路43より入力されるテスト信号TEST1=L(通常動作モード)の時は、外部より入力されるアドレスデータA00をそのまま内部アドレスデータIA00として出力する。また、テスト信号TEST1=H(倍速クロックによるテストモード)の時は、アドレス発生回路61は、外部から入力されるアドレスデータA00ではなく、自らが生成したアドレスデータを内部アドレスデータIA00として出力する。
【0029】
具体的には、アドレス発生回路61は、テストモードデコーダ41から入力されるテストモード信号TA01と、テストモード開始/終了回路42から入力されるテストモード開始信号ENTRYの立ち上がりに応じて反転するアドレスデータを生成する。すなわち、アドレス発生回路61は、位相のずれたクロック信号が入力されるアドレス入力ピンA00には、本来、入力されるべきアドレスデータA00が入力されないので、代わりに内部で自動生成するための回路である。尚、アドレス発生回路61の詳細については後述する。
【0030】
62は、アドレスラッチ回路であり、内部アドレスデータIA00をラッチして内部アドレスCA00を確定する。また、上述したように、アドレス発生回路61およびアドレスラッチ回路62は、アドレスラッチ/デコーダ20の一部の回路である。
以上に示したように、本実施形態における半導体記憶装置は、テストモード時に、アドレス入力ピンA00にクロック信号CLOCKと90度位相のずれたクロック信号を入力することで、クロック信号CLOCKの2倍の周波数である内部クロックCLKを生成することができる。これにより、半導体記憶装置の最大動作周波数の半分までの周波数のクロック信号しか生成できない試験装置であっても、半導体記憶装置内で外部からのクロック信号の2倍速の内部クロック信号を生成するので、最大動作周波数での動作試験を行うことができる。
【0031】
尚、アドレスラッチ/デコーダ11も、図2に示すアドレスラッチ/デコーダ20の一部の構成を備える。また、本実施形態においては、アドレス入力ピンA00にクロック信号CLOCKと90度位相のずれたクロック信号を入力したが、他のアドレス入力ピン(本実施形態ではA03〜A20)であってもよい。但し、例えばアドレス入力ピンAm(mはアドレス入力ピン数03〜20)に位相のずれたクロック信号を入力してクロック信号CLOCKと排他的論理和をとる場合には、アドレス発生回路61で、テストモード時にアドレスデータIAm(mはアドレス入力ピン番号03〜20)を自動で発生する必要がある。すなわち、位相のずれたクロック信号の入力に使用した入力ピン(例えば、Am)に接続される信号線には、擬似的なデータ(例えばアドレスデータAm)を半導体記憶装置内で生成して、入力する必要がある。また、上述したmが03から始まっているのは、本実施形態ではA01、A02はテストモードデコーダ41で使用しているため対象外となるからである。
【0032】
次に、図2に示した排他的論理和51の回路構成について説明する。
図3は、図2に示した排他的論理和51の回路構成例を示す図である。図3に示すように、排他的論理和51は、インバータ71,73〜75、NAND72、MOS(Metal−Oxide Semiconductor)スイッチ76,77より構成されている。尚、MOSスイッチ76および77は、nチャネルMOSトランジスタのソース端子およびドレイン端子とpチャネルMOSトランジスタのソース端子およびドレイン端子がそれぞれ接続され、そのnチャネルMOSトランジスタおよびpチャネルMOSトランジスタのゲート端子に極性の異なる制御信号を入力することで、ソース端子とドレイン端子間の導通をオン/オフする構成である。
【0033】
具体的には、インバータ71の入力端子にアドレスデータA00を供給する信号線が接続される。インバータ71の出力端子には、ノードN03を介してNAND72の一方の入力端子に接続される。また、NAND72の他方の入力端子は、テスト信号TEST1を供給するテストモードラッチ回路43の出力端子と接続される。また、NAND72の出力端子は、ノードN04を介してインバータ73の入力端子およびMOSスイッチ76とMOSスイッチ77の相互接続点に接続される。尚、MOSスイッチ76とMOSスイッチ77の相互接続点とは、具体的には、MOSスイッチ76のpチャネルMOSトランジスタのゲート端子とMOSスイッチ77のnチャネルMOSトランジスタのゲート端子との相互接続点である。
【0034】
また、インバータ73の出力端子は、ノードN05を介して、MOSスイッチ76のnチャネルMOSトランジスタのゲート端子およびMOSスイッチ77のpチャネルMOSトランジスタのゲート端子と接続される。また、インバータ74の入力端子にはクロック信号CLOCKを供給する信号線が接続される。また、インバータ74の出力端子には、ノードN01を介して、MOSスイッチ76の入力端子およびインバータ75の入力端子が接続される。インバータ75の出力端子は、ノードN02を介してMOSスイッチ77の入力端子に接続される。また、MOSスイッチ76、77の出力端子は接続され、その相互接続点より内部クロックCLKが出力される。
【0035】
以上の構成により、テスト信号TEST1=Lの時は、NAND72の出力端子に接続されたノードN04が、インバータ71の出力に関係なくHになる。これにより、インバータ73の出力端子に接続されたノードN05は、常時Lとなる。すなわち、MOSスイッチ76はオフし、MOSスイッチ77はオンした状態となる。これにより、2段のインバータ74、75を通過したクロック信号CLOCKが内部クロック信号CLKとして出力される。
【0036】
また、テスト信号TEST1=Hの時は、NAND72の出力端子に接続されたノードN04が、インバータ71の出力の変化(アドレスA00に入力されるクロック信号が反転したH、Lの繰り返し)に応じてL、Hと変化する。これにより、インバータ73の出力端子に接続されたノードN05は、H、Lと変化する。これにより、ノードN04のH、LおよびノードN05のL、Hの繰り返しに応じて、MOSスイッチ76はオン、オフを繰り返し、MOSスイッチ77はオフ、オンを繰り返す。すなわち、アドレスA00に入力されるクロック信号のL、Hの繰り返しに応じて、MOSスイッチ76はオン、オフを繰り返し、MOSスイッチ77はオフ、オンを繰り返す。
【0037】
アドレスA00に入力されているクロック信号は、クロック信号CLOCKと90度位相がずれている(進んでいる)ので、クロック信号CLOCKの立ち上がり前後は、MOSスイッチ76がオフしてMOSスイッチ77がオンするので、クロック信号CLOCKはそのまま内部クロック信号CLKとなる。また、クロック信号CLOCKの立ち下がり前後は、MOSスイッチ76がオンしてMOSスイッチ77がオフするので、クロック信号CLOCKは反転して内部クロック信号CLKとなる。以上の動作によりクロック信号CLOCKに比べて2倍の周波数である内部クロック信号CLKを生成する。
【0038】
次に、図2に示したアドレス発生回路61の回路構成例について説明する。
図4は、図2に示したアドレス発生回路61の回路構成例を示す図である。図4に示すように、アドレス発生回路61は、NAND81と、インバータ82、84、85、87、88、89、91、92と、MOSスイッチ83、86、93、94と、NOR90とより構成されている。
【0039】
図4に示すように、NAND81の2つの入力端子には、テストモードデコーダ41の出力するテストモード信号TA01の信号線と、テストモード開始/終了回路42が出力するテストモード開始信号ENTRYの信号線とが接続されている。また、NAND81の出力端子は、ノードN06を介してインバータ82の入力端子、MOSスイッチ83のnチャネルMOSトランジスタのゲート端子およびMOSスイッチ86のpチャネルMOSトランジスタのゲート端子に接続されている。
【0040】
また、インバータ82の出力端子は、ノードN07を介して、MOSスイッチ83のpチャネルMOSトランジスタのゲート端子およびMOSスイッチ86のnチャネルMOSトランジスタのゲート端子に接続されている。また、MOSスイッチ83の出力端子は、ノードN08を介してインバータ84の入力端子およびインバータ85の出力端子と接続されている。また、インバータ84の出力端子は、ノードN09を介して、MOSスイッチ86の入力端子およびインバータ85の入力端子に接続されている。また、MOSスイッチ86の出力端子は、ノードN10を介して、インバータ87の入力端子およびインバータ88の出力端子に接続される。
【0041】
また、インバータ87の出力端子は、ノードN11を介して、インバータ88の入力端子およびNOR90の一方の端子に接続される。また、NOR90の他方の端子には、テストモードラッチ回路43の出力するテスト信号TEST1の信号線がインバータ89を介して接続される。また、NOR90の出力端子は、インバータ92を介してMOSスイッチ94の入力端子に接続される。更に、NOR90の出力端子は、MOSスイッチ83の入力端子にも接続される。また、テスト信号TEST1の信号線は、インバータ91の入力端子およびMOSスイッチ93とMOSスイッチ94の相互接続点に接続される。尚、MOSスイッチ93とMOSスイッチ94の相互接続点とは、MOSスイッチ93のpチャネルMOSトランジスタのゲート端子と、MOSスイッチ94のnチャネルMOSトランジスタのゲート端子との相互接続点のことである。
【0042】
インバータ91の出力端子は、ノードN15を介してMOSスイッチ93のnチャネルMOSトランジスタのゲート端子およびMOSスイッチ94のpチャネルMOSトランジスタのゲート端子と接続される。また、MOSスイッチ93の入力端子には、アドレスデータA00の信号線が接続される。また、MOSスイッチ93の出力端子とMOSスイッチ94の出力端子は接続され、その相互接続点より内部アドレス信号IA00を出力する。尚、上述した構成からも分かるように、インバータ84と85およびインバータ87と88は、データをラッチするラッチ回路を構成している。また、NAND81、インバータ82,84,85,87,88,92、MOSスイッチ83、86と、NOR90は、テストモード開始信号ENTRYの立ち上がりによりカウントアップする1ビットのカウンタ回路95を構成している。
【0043】
以上の構成により、テスト信号TEST1=Lの時は、MOSスイッチ93がオンして、MOSスイッチ94がオフしているのでIA00=A00と外部からのアドレスデータA00の値がそのまま出力され、アドレスラッチ回路62に入力される。すなわち、テストモードでない場合は、外部からのアドレスデータA00をそのまま内部アドレスデータIA00とする。
【0044】
また、テスト信号TEST1=Hの時は、MOSスイッチ93がオフして、MOSスイッチ94がオンしている。ここでMOSスイッチ94の入力端子にはカウンタ回路95の出力が接続されているので、この出力がMOSスイッチ94を介してアドレスラッチ回路62へ入力される。このカウンタ回路95はテスト信号TEST1=Lの時は、インバータ89の出力であるノードN14=HになりNOR90の出力であるノードN12=Lとなる。TEST1=LなのでMOSスイッチ94はオフしている。MOSスイッチ93はオンしていてIA00=A00が出力される。
【0045】
この時、テストモード開始信号ENTRYがLの場合は、NAND81の出力であるノードN06=Hとなり、ノードN07=Lとなる。これにより、MOSスイッチ83がオンして、MOSスイッチ86はオフするので、ノードN08は、ノードN12同じLとなり、ノードN09=Hとなる。また、このノードN08、N09の状態は、インバータ84,85で構成するラッチ回路でラッチされている。
【0046】
次に、上述した状態で、テストモードコントローラ22において、アドレスA01,A02が共にLでテストモード信号TA01=Hの時に、テストモード開始信号ENTRYが立ち上がると、テストモードラッチ回路43においてTA01=Hがラッチされ、テスト信号TEST1=Hとなる。尚、テスト信号TEST1=Hは、テストモード終了信号EXITが立ち下がるまでテストモードラッチ回路43に保持される。
【0047】
上述したテストモードコントローラ22の動作に応じて、テストモード信号TA01=Hでテストモード開始信号ENTRY=HがNAND81に入力される。これにより、ノードN06=Lとなり、ノードN07=Hとなり、MOSスイッチ83がオフして、MOSスイッチ86はオンする。これにより、ラッチされていたノードN09=HがMOSスイッチ86を介して伝播してノードN10=Hとなり、ノードN11=Lとなる。また、このノードN10、N11の状態は、インバータ87,88で構成するラッチ回路でラッチされている。ノードN11=L、ノードN14=LなのでNOR90はノードN12=Hを出力し、インバータ92はノードN13=Lを出力する。これにより、MOSスイッチ94を介してノードN13=Lの値が、内部アドレスデータIA00=Lとして出力される。
【0048】
次に、テストモード開始信号ENTRY=Lに戻ると、ノードN06=H、ノードN07=Lに戻り、MOSスイッチ83がオンして、MOSスイッチ86はオフする。これにより、MOSスイッチ83がオンしているのでノードN08=ノードN12=H、ノードN09=Lになる。
【0049】
次に再び、テストモード開始信号ENTRYが立ち上がると、TA01=Hであるので、ノードN06=L、ノードN07=Hとなり、MOSスイッチ83がオフして、MOSスイッチ86はオンする。これにより、ラッチされていたノードN09=LがMOSスイッチ86を介して伝播しノードN10=Lとなり、ノードN11=Hになる。これにより、ノードN12=Lとなり、ノードN13=Hとなるので、内部アドレスIA00=Hに反転する。
【0050】
次に、テストモード開始信号ENTRY=Lになると、N06=H,N07=Lにもどり、MOSスイッチ83がオンして、MOSスイッチ86はオフする。これにより、MOSスイッチ83がオンしているのでノードN08=ノードN12=Lとなり、ノードN09=Hとなる。
【0051】
以上に示すように、アドレス発生回路61は、テストモードコントローラ22から入力されるテストモード信号TA01、テストモード開始信号ENTRY、テスト信号TEST1の制御により、倍速クロックによるテストモード時に内部アドレスA00を生成する。また、アドレス発生回路61は、テストモード開始信号ENTRYの立ち上がりでカウントアップするカウンタ回路95を備えるので、テストモード開始信号ENTRYが入力される度に、内部アドレスデータIA00を反転することができる。
【0052】
次に、図1〜図4に示した本実施形態における半導体記憶装置における2倍速のクロックで試験を行うテストモード時の動作について説明する。
図5は、図1〜図4に示した本実施形態における半導体記憶装置における2倍速のクロックで試験を行うテストモード時の動作を示す波形図である。図5に示すように、コントロール信号の初期値としてCE2=H、/CE1=L、/WE=H、/OE=H、/UB=H、/LB=Hが入力されている。また、クロック入力ピンにはクロック信号CLOCKが入力され、アドレス入力ピンA00にはクロック信号CLOCKより90度位相が進んだクロック信号が入力されている。また、アドレス入力ピンA01=L、アドレス入力ピンA02=Lが入力されている。これにより、テストモードデコーダ41は、テストモード信号TA01=H、テストモード信号TA02〜TA04=Lを出力する。
【0053】
図5に示すように時刻t1の前までは、まだテストモードではないので、クロック信号CLOCKがそのまま内部クロックCLKとして出力され、アドレス入力ピンA00に入力される信号も、そのまま内部アドレスIA00として出力されている。次に、時刻t1で、コントロール信号/WE=L、/OE=Lに立ち下げることで、倍速クロックで試験を行うテストモードを指示するコマンドとして、CE2=H、/CE1=L、/WE=L、/OE=L、/UB=H、/LB=Hという、イリーガルなコントロール信号が入力される。これにより、テストモードコントローラ22においてテストモード開始/終了回路42は、テストモード開始信号ENTRYを立ち上げる。尚、図5に示すように、コントロール信号/WE、/OEは、所定時間後にHに戻るアクティブロウパルスである。
【0054】
このテストモード開始信号ENTRYの立ち上がりをテストモードラッチ回路43〜45が受信して、テストモード信号TA01〜TA03のデータをラッチする。尚、テストモード開始/終了回路42内においても、テストモード信号TA04のデータをラッチしてもよい。これにより、テストモードラッチ回路43は、テストモード信号TA01=Hをラッチしてテスト信号TEST1=Hを出力する。また、テストモードラッチ回路44、45が出力するテスト信号TEST2,3は、Lのままである。
【0055】
テスト信号TEST1=Hになると、排他的論理和回路51は、外部からのクロック信号CLOCKと、アドレス入力ピンA00に入力される90度位相の進んだクロック信号の排他的論理和をとり、内部クロックCLKを出力する。尚、上述したように、この内部クロックCLKは、クロック信号CLOCKの2倍の周波数である。また、テスト信号TEST1=Hになると、アドレス発生回路61は、カウンタ回路95の出力がLなので、内部アドレスデータIA00=Lを出力する。この状態でリード、ライトを行って正しく動作するか試験を行う。
【0056】
次に、時刻t2で、再び、コントロール信号/WE、/OEが立ち下がると、テストモード開始信号ENTRYが立ち上がり、アドレス発生回路61内のカウンタ回路95がカウントアップされて、内部アドレスデータIA00=Hに反転する。次に、時刻t3で、アドレス入力ピンA01、A02への入力がともにHになると、テストモードデコーダ41が出力するテストモード信号TA01は立ち下がりLとなり、テストモード信号TA04が立ち上がりHとなる。この状態でまたリード、ライトを行って正しく動作するか試験を行う。
【0057】
次に、時刻t4で、再び、コントロール信号/WE、/OEが立ち下がると、テストモード信号TA04=Hなので、テストモード開始/終了回路42は、テストモード終了信号EXITを立ち下げる。これにより、テストモードラッチ回路43は、テスト信号TEST1をリセットしてLを出力する。また、テストモードラッチ回路44、45が出力するテスト信号TEST2、3もリセットされる。すなわち、テスト信号TEST2、3は、Lのままである。
【0058】
また、時刻t4以降は、テスト信号TEST1がLになることで、テストモードではないので、クロック信号CLOCKがそのまま内部クロックCLKとして出力され、アドレス入力ピンA00に入力される信号も、そのまま内部アドレスIA00として出力される。
【0059】
以上に示すように、本実施形態の半導体記憶装置によれば、位相差のある2つのクロック信号をクロック入力ピンと他の入力ピン(アドレス入力ピン)から入力して、その2つのクロック信号の排他的論理和をとることで、2倍速のクロック信号を半導体記憶装置内部で生成することができる。これにより、試験装置により半導体記憶装置の動作試験を行い場合に、試験装置が供給可能なクロック周波数より高い周波数での動作試験を行うことができる。また、2つ目のクロック信号の入力に用いたアドレス入力ピンより本来入力されるアドレスデータの代わりに、内部で生成したアドレスデータを用いることができるので、漏れなく動作パターンを検証することができる。
【0060】
尚、上述した実施形態においては、2つの位相の異なるクロックより2倍速クロックを生成する方法を示したが、この限りではなく、n個の位相の異なるクロックより、n倍速クロックを生成してもよい。(nは自然数)
【0061】
次に、図1に示したクロック制御を行うためのテストモードコントローラ22およびコマンドデコーダ/タイミングコントローラ19の構成について第2の実施形態を説明する。
第2の実施形態においては、図2〜図4に示したようにアドレス入力ピンにクロック信号を入力するのではなく、コントロール信号入力ピンの1つにクロック信号CLOCKと位相の異なるクロック信号を供給する。
図6は、本発明の第2の実施形態におけるテストモードコントローラ22およびコマンドデコーダ/タイミングコントローラ19の概略構成を示す図である。
【0062】
図6において、図2と異なるのは、図2の排他的論理和回路51およびアドレス発生回路61、アドレスラッチ回路62の代わりに、排他的論理和回路51aおよびコントロール信号発生回路52を具備する点であり、その他の構成は同様であるので、説明を省略する。まず、排他的論理和回路51aは、図3に示した排他的論理和回路51におけるアドレスデータA00の入力を、コントロール信号/UBの入力に変更した構成であり、他の構成は同様であるので、詳細な説明は省略する。
【0063】
また、コントロール信号発生回路52は、コマンドデコーダ/タイミングコントローラ19に含まれる回路であり、その構成は、図4に示したアドレス発生回路61のアドレスデータA00の入力を、コントロール信号/UBの入力に変更し、出力する内部アドレスIA00を、内部コントロール信号IUBに変更した構成であり、他の構成は同様であるので、詳細な説明は省略する。すなわち、コントロール信号発生回路52は、テスト信号TEST1がHの間に、テストモード開始信号ENTRYが立ち上がる度に、内部コントロール信号IUBを反転させて出力する。
【0064】
以上に示すように、本実施形態の半導体記憶装置によれば、位相差のある2つのクロック信号をクロック入力ピンと他の入力ピン(コントロール信号入力ピン)から入力して、その2つのクロック信号の排他的論理和をとることで、2倍速のクロック信号を半導体記憶装置内部で生成することができる。これにより、試験装置により半導体記憶装置の動作試験を行い場合に、試験装置が供給可能なクロック周波数より高い周波数での動作試験を行うことができる。また、2つ目のクロック信号の入力に用いたコントロール信号入力ピンより本来入力されるコントロール信号の代わりに、内部で生成したコントロール信号を用いることができるので、漏れなく動作パターンを検証することができる。
【0065】
次に、図6に示した第2の実施形態と異なる第3の実施形態を説明する。
但し、第3の実施形態も第2の実施形態と同様に、コントロール信号入力ピンの1つにクロック信号CLOCKと位相の異なるクロック信号を供給する実施形態である。
図7は、本発明の第3の実施形態におけるコマンドデコーダ/タイミングコントローラ19の概略構成を示す図である。
【0066】
第3の実施形態において、第2の実施形態と異なるのは、図6のコントロール信号発生回路52の代わりにコントロール信号制御回路101を具備する点であり、その他の構成は同様であるので、図7においてはテストモードコントローラ22を省略している。尚、図7の排他的論理和回路51aは、図6の排他的論理和回路51aと同様に、図3に示した排他的論理和回路51におけるアドレスデータA00の入力を、コントロール信号/UBの入力に変更した構成であり、他の構成は同様であるので、詳細な説明は省略する。
【0067】
次に、コントロール信号制御回路101について説明する。
図7に示すように、コントロール信号制御回路101は、インバータ102、MOSスイッチ103、104より構成される。テストモードラッチ回路43よりテスト信号TEST1を供給する信号線は、インバータ102の入力端子および、MOSスイッチ103のpチャネルMOSトランジスタのゲート端子とMOSスイッチ104のnチャネルMOSトランジスタのゲート端子との相互接続点に接続される。また、インバータ102の出力端子は、MOSスイッチ103のnチャネルMOSトランジスタのゲート端子およびMOSスイッチ104のpチャネルMOSトランジスタのゲート端子に接続される。また、外部からのコントロール信号/UBが供給される信号線は、MOSスイッチ103の入力端子に接続される。また、外部からのコントロール信号/LBが供給される信号線は、MOSスイッチ104の入力端子に接続される。また、MOSスイッチ103およびMOSスイッチ104の出力は接続され、その相互接続点よりコントロール信号/UBの内部コントロール信号IUBが出力される。
【0068】
上述した構成により、倍速クロックによるテストモードの場合(テスト信号TEST1=Hの場合)は、MOSスイッチ103がオフしてMOSスイッチ104がオンするので、コントロール信号/LBがそのまま内部コントロール信号IUBとして出力される。また、通常モードの場合(テスト信号TEST1=Lの場合)は、MOSスイッチ103がオンしてMOSスイッチ104がオフするので、コントロール信号/UBがそのまま内部コントロール信号IUBとして出力される。以上に示すように、図7の構成であっても、図6に示した半導体記憶装置と同様の効果が期待できる。
【0069】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
本発明の実施形態は、例えば以下に示すような種々の適用が可能である。
【0070】
(付記1) 同期型の半導体記憶装置であって、
データの読み出しおよび書き込み可能なメモリセルが配列されたメモリセルアレイと、
外部より供給される周波数が同じで位相の異なる複数のクロック信号を基に、前記クロック信号の周波数より高い周波数の内部クロック信号を生成する内部クロック生成手段と、
前記内部クロック信号に同期して前記メモリセルアレイからのデータの読み出しおよび前記メモリセルアレイへのデータの書き込みを制御するデータ制御手段と
を具備することを特徴とする半導体記憶装置。
【0071】
(付記2) 前記内部クロック生成手段は、前記複数のクロック信号の排他的論理和をとることで、前記クロック信号の周波数より高い周波数の内部クロック信号を生成することを特徴とする付記1に記載の半導体記憶装置。
【0072】
(付記3) 通常動作時にクロック信号が入力されるクロック信号入力ピンおよびアドレス信号が入力されるアドレス入力ピンを更に具備し、
最大動作周波数に応じた動作試験を行う試験用動作時に、前記外部より供給される周波数が同じで位相の異なる複数のクロック信号として、第1のクロック信号と第2のクロック信号が供給される場合に、前記第1のクロック信号は前記クロック信号入力ピンより入力され、前記第2のクロック信号は前記アドレス入力ピンより入力され、前記内部クロック生成手段は、前記第1のクロックと前記第2のクロックの排他的論理和をとることで2倍速の内部クロック信号を生成することを特徴とする付記1に記載の半導体記憶装置。
【0073】
(付記4) 前記第1のクロックと前記第2のクロックは位相が90度ずれていることを特徴とする付記3に記載の半導体記憶装置。
【0074】
(付記5) 前記試験用動作時に、前記第2のクロックが入力される前記アドレス入力ピンに本来外部より入力されるアドレスデータの代わりとなる内部アドレスデータを生成するアドレスデータ生成手段を更に具備することを特徴とする付記3に記載の半導体記憶装置。
【0075】
(付記6) 外部から入力されるコントロール信号に応じて最大動作周波数に応じた前記試験用動作を行うテストモードになるよう前記半導体記憶装置の内部を制御するテストモード制御信号を出力するテストモード制御手段を更に具備し、
前記アドレスデータ生成手段は、前記テストモード制御手段が出力する前記テストモード制御信号に応じて前記内部アドレスデータを変化させることを特徴とする付記5に記載の半導体記憶装置。
【0076】
(付記7) 前記データ制御手段は、前記テストモード制御手段が出力する前記テストモード制御信号に応じて前記メモリセルアレイからのデータの読み出しおよび前記メモリセルアレイへのデータの書き込みを制御することを特徴とする付記6に記載の半導体記憶装置。
【0077】
(付記8) 通常動作時にクロック信号が入力されるクロック信号入力ピンおよびコントロール信号が入力されるコントロール信号入力ピンを更に具備し、
前記試験用動作時に、前記外部より供給される周波数が同じで位相の異なる複数のクロック信号として、第1のクロック信号と第2のクロック信号が供給されて、前記第1のクロック信号は前記クロック信号入力ピンより入力され、前記第2のクロック信号は前記コントロール信号入力ピンより入力される場合に、前記内部クロック生成手段は、前記第1のクロックと前記第2のクロックの排他的論理和をとることで2倍速の内部クロック信号を生成することを特徴とする付記1に記載の半導体記憶装置。
【0078】
(付記9) 前記第1のクロックと前記第2のクロックは位相が90度ずれていることを特徴とする付記8に記載の半導体記憶装置。
【0079】
(付記10) 前記試験用動作時に、前記第2のクロックが入力される前記コントロール信号入力ピンに本来外部より入力されるコントロール信号の代わりとなる内部コントロール信号を生成するコントロール信号生成手段を更に具備することを特徴とする付記8に記載の半導体記憶装置。
【0080】
(付記11) 外部から入力されるコントロール信号に応じて前記動作試験を行う状態であるテストモードに前記半導体記憶装置の内部を制御するテストモード制御信号を出力するテストモード制御手段を更に具備し、
前記コントロール信号生成手段は、前記テストモード制御手段が出力する前記テストモード制御信号に応じて前記内部コントロール信号を変化させることを特徴とする付記10に記載の半導体記憶装置。
【0081】
(付記12) 前記試験用動作時に、前記第2のクロックが入力される前記コントロール信号入力ピンに本来外部より入力されるコントロール信号の代わりとなるコントロール信号が他のコントロール信号入力ピンより入力されるよう制御するコントロール信号制御手段を更に具備することを特徴とする付記8に記載の半導体記憶装置。
【0082】
(付記13) 前記コントロール信号制御手段は、前記動作試験時に、前記第2のクロックが入力される前記コントロール信号入力ピンと前記他のコントロール信号入力ピンを電気的に接続することで、本来外部より入力されるコントロール信号の代わりとなるコントロール信号が他のコントロール信号入力ピンより入力されるよう制御するコントロール信号制御手段を更に具備することを特徴とする付記12に記載の半導体記憶装置。
【0083】
(付記14) 前記メモリセルアレイの前記メモリセル毎にビット線およびワード線が接続され、
前記データ制御手段は、アドレスデータに応じて特定される前記ビット線および前記ワード線を活性化することで前記メモリセルを特定して、前記メモリセルアレイに対するデータの読み出しおよび書き込みを制御することを特徴とする付記1に記載の半導体記憶装置。
【0084】
(付記15) データの読み出しおよび書き込み可能なメモリセルが配列されたメモリセルアレイを具備する同期型の半導体記憶装置におけるクロック制御方法であって、
外部より供給される周波数が同じで位相の異なる複数のクロック信号を基に、前記クロック信号の周波数より高い周波数の内部クロック信号を生成するようクロック制御処理を行う第1のステップと、
前記内部クロック信号に同期して前記メモリセルアレイからのデータの読み出しおよび前記メモリセルアレイへのデータの書き込みを制御する第2のステップと
を有することを特徴とする半導体記憶装置におけるクロック制御方法。
【0085】
(付記16) 前記第1のステップは、前記複数のクロック信号の排他的論理和をとることで、前記クロック信号の周波数より高い周波数の内部クロック信号を生成することを特徴とする付記15に記載のクロック制御方法。
【0086】
(付記17) 前記半導体装置が通常動作時にクロック信号が入力されるクロック信号入力ピンおよびアドレス信号が入力されるアドレス入力ピンを備え、
最大動作周波数に応じた動作試験を行う試験用動作時に、前記外部より供給される周波数が同じで位相の異なる複数のクロック信号として、第1のクロック信号と第2のクロック信号が供給されて、前記第1のクロック信号は前記クロック信号入力ピンより入力され、前記第2のクロック信号は前記アドレス入力ピンより入力される場合に、前記第1のステップは、前記第1のクロックと前記第2のクロックの排他的論理和をとることで2倍速の内部クロック信号を生成することを特徴とする付記15に記載のクロック制御方法。
【0087】
(付記18) 前記第1のクロックと前記第2のクロックは位相が90度ずれていることを特徴とする付記17に記載のクロック制御方法。
【0088】
(付記19) 前記試験用動作時に、前記第2のクロックが入力される前記アドレス入力ピンに本来外部より入力されるアドレスデータの代わりとなる内部アドレスデータを生成する第3のステップを更に有することを特徴とする付記17に記載のクロック制御方法。
【0089】
(付記20) 外部から入力されるコントロール信号に応じて最大動作周波数に応じた動作試験を行う状態であるテストモードになるよう前記半導体記憶装置の内部を制御するテストモード制御信号を出力する第4のステップを更に有し、前記第3のステップは、前記4のステップで出力する前記テストモード制御信号に応じて前記内部アドレスデータを変化させることを特徴とする付記19に記載のクロック制御方法。
【0090】
【発明の効果】
以上に説明したように、本発明による半導体記憶装置においては、最大動作周波数に応じた動作試験を行う際に、外部より供給される周波数が同じで位相の異なる複数のクロック信号を基に、クロック信号の周波数より高い周波数の内部クロック信号を生成する内部クロック生成手段を具備するので、試験装置が供給できる最大クロック周波数より高い周波数の内部クロック信号を生成して、試験装置が供給できる最大クロック周波数より高い周波数の動作試験を行うことが出来る。
【図面の簡単な説明】
【図1】図1は、本発明の一実施形態による半導体記憶装置の全体構成を示すブロック図である。
【図2】本発明の第1の実施形態におけるテストモードコントローラ22、コマンドデコーダ/タイミングコントローラ19およびアドレスラッチ/デコーダ20の概略構成を示す図である。
【図3】図2に示した排他的論理和51の回路構成例を示す図である。
【図4】図2に示したアドレス発生回路61の回路構成例を示す図である。
【図5】図1〜図4に示した本実施形態における半導体記憶装置における2倍速のクロックで試験を行うテストモード時の動作を示す波形図である。
【図6】本発明の第2の実施形態におけるテストモードコントローラ22およびコマンドデコーダ/タイミングコントローラ19の概略構成を示す図である。
【図7】本発明の第3の実施形態におけるコマンドデコーダ/タイミングコントローラ19の概略構成を示す図である。
【符号の説明】
11 アドレスラッチ/デコーダ
12 ロウデコーダ
13 メモリセルアレイ
14 入出力バッファ
15 入力データラッチ/コントローラ
16 センス/スイッチ
17 カラムデコーダ
18 出力データコントローラ
19 コマンドデコーダ/タイミングコントローラ
20 アドレスラッチ/デコーダ
22 テストモードコントローラ
41 テストモードデコーダ
42 テストモード開始/終了回路
43、44、45 テストモードラッチ回路
51、51a 排他的論理和回路
52 コントロール信号発生回路
61 アドレス発生回路
62 アドレスラッチ回路
95 カウンタ回路
101 コントロール信号制御回路
Claims (10)
- 同期型の半導体記憶装置であって、
データの読み出しおよび書き込み可能なメモリセルが配列されたメモリセルアレイと、
外部より供給される周波数が同じで位相の異なる複数のクロック信号を基に、前記クロック信号の周波数より高い周波数の内部クロック信号を生成する内部クロック生成手段と、
前記内部クロック信号に同期して前記メモリセルアレイからのデータの読み出しおよび前記メモリセルアレイへのデータの書き込みを制御するデータ制御手段と
を具備することを特徴とする半導体記憶装置。 - 前記内部クロック生成手段は、前記複数のクロック信号の排他的論理和をとることで、前記クロック信号の周波数より高い周波数の内部クロック信号を生成することを特徴とする請求項1に記載の半導体記憶装置。
- 通常動作時にクロック信号が入力されるクロック信号入力ピンおよびアドレス信号が入力されるアドレス入力ピンを更に具備し、
最大動作周波数に応じた動作試験を行う試験用動作時に、前記外部より供給される周波数が同じで位相の異なる複数のクロック信号として、第1のクロック信号と第2のクロック信号が供給される場合に、前記第1のクロック信号は前記クロック信号入力ピンより入力され、前記第2のクロック信号は前記アドレス入力ピンより入力され、前記内部クロック生成手段は、前記第1のクロックと前記第2のクロックの排他的論理和をとることで2倍速の内部クロック信号を生成することを特徴とする請求項1または請求項2に記載の半導体記憶装置。 - 前記第1のクロックと前記第2のクロックは位相が90度ずれていることを特徴とする請求項3に記載の半導体記憶装置。
- 前記動作試験時に、前記第2のクロックが入力される前記アドレス入力ピンに本来外部より入力されるアドレスデータの代わりとなる内部アドレスデータを生成するアドレスデータ生成手段を更に具備することを特徴とする請求項1から請求項4のいずれか1項に記載の半導体記憶装置。
- 外部から入力されるコントロール信号に応じて最大動作周波数に応じた前記試験用動作を行うテストモードになるよう前記半導体記憶装置の内部を制御するテストモード制御信号を出力するテストモード制御手段を更に具備し、
前記アドレスデータ生成手段は、前記テストモード制御手段が出力する前記テストモード制御信号に応じて前記内部アドレスデータを変化させることを特徴とする請求項5に記載の半導体記憶装置。 - 通常動作時にクロック信号が入力されるクロック信号入力ピンおよびコントロール信号が入力されるコントロール信号入力ピンを更に具備し、
前記試験用動作時に、前記外部より供給される周波数が同じで位相の異なる複数のクロック信号として、第1のクロック信号と第2のクロック信号が供給されて、前記第1のクロック信号は前記クロック信号入力ピンより入力され、前記第2のクロック信号は前記コントロール信号入力ピンより入力される場合に、前記内部クロック生成手段は、前記第1のクロックと前記第2のクロックの排他的論理和をとることで2倍速の内部クロック信号を生成することを特徴とする請求項1または請求項2に記載の半導体記憶装置。 - 前記第1のクロックと前記第2のクロックは位相が90度ずれていることを特徴とする請求項7に記載の半導体記憶装置。
- 前記試験用動作時に、前記第2のクロックが入力される前記コントロール信号入力ピンに本来外部より入力されるコントロール信号の代わりとなる内部コントロール信号を生成するコントロール信号生成手段を更に具備することを特徴とする請求項7または請求項8に記載の半導体記憶装置。
- 記試験用動作時に、前記第2のクロックが入力される前記コントロール信号入力ピンに本来外部より入力されるコントロール信号の代わりとなるコントロール信号が他のコントロール信号入力ピンより入力されるよう制御するコントロール信号制御手段を更に具備することを特徴とする請求項7から請求項9のいずれか1項に記載の半導体記憶装置。
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Cited By (2)
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JP2009181627A (ja) * | 2008-01-30 | 2009-08-13 | Fujitsu Microelectronics Ltd | 半導体記憶装置 |
US9397644B2 (en) | 2014-08-14 | 2016-07-19 | Samsung Electronics Co., Ltd. | Frequency doubler |
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2003
- 2003-03-18 JP JP2003074216A patent/JP2004281001A/ja active Pending
Cited By (2)
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JP2009181627A (ja) * | 2008-01-30 | 2009-08-13 | Fujitsu Microelectronics Ltd | 半導体記憶装置 |
US9397644B2 (en) | 2014-08-14 | 2016-07-19 | Samsung Electronics Co., Ltd. | Frequency doubler |
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