JPH09231743A - 同期型半導体記憶装置および試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 試験装置の使用可能な最大周波数以上の周波
数での動作試験を可能とする導電型半導体記憶装置およ
び試験方法を提供する。 【解決手段】 入力制御回路２００は、クロック信号Ｃ
ＬＫおよび／ＣＬＫにより制御される第１〜第４のスイ
ッチングトランジスタＴ１〜Ｔ４と、２つのラッチ回路
２０２および２０４とを含む。クロック信号の立上がり
のエッジに応じて、スイッチングトランジスタＴ１が導
通しラッチ回路２０２中にデータが取込まれる。クロッ
ク信号ＣＬＫの立下がりのエッジに応答して、スイッチ
ングトランジスタＴ３が導通状態となりラッチ回路２０
４にデータが取込まれる。すなわち、クロック信号の立
上がりおよび立下がりの両方のエッジでデータの入力お
よび出力が行なわれるため、２倍の周波数での動作が可
能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、１または２種類の外部クロッ
ク信号に同期してデータの入出力動作を行なう同期型半
導体記憶装置およびその試験方法に関する。

【０００２】

【従来の技術】近年、パーソナルコンピュータ等のＣＰ
Ｕの高速化に伴い、その２次キャッシュメモリ等に対応
するため、シンクロナスＳＲＡＭ等のいわゆる同期型半
導体記憶装置の開発が進められている。

【０００３】近年、シンクロナスＳＲＡＭやシンクロナ
スＤＲＡＭの高速化は著しく、その使用可能なクロック
信号の最大周波数は１００ＭＨｚ（メガヘルツ）を超え
ている。

【０００４】図２１は、１周期の間に外部クロック信号
の立上がりの位置において、信号の取込を行なうための
従来の入力制御回路１０００の構成を示す回路図であ
る。

【０００５】入力制御回路１０００は、シンクロナスＳ
ＲＡＭの入力データあるいは出力データをラッチする入
力レジスタまたは出力レジスタに含まれるものとする。

【０００６】入力信号Ｉ１は、クロック信号ＣＬＫ１で
制御されるＮチャネルＭＯＳトランジスタＴ１を介し
て、インバータＩＲ１およびＩＲ２で構成されるラッチ
回路に伝えられる。

【０００７】クロック信号ＣＬＫ１がインバータ回路Ｉ
Ｒ３により反転されたクロック反転信号／ＣＬＫ１によ
り制御されるＮチャネルＭＯＳトランジスタＴ２を介し
て、ラッチ回路に保持される信号は、信号Ｏ１として出
力される。

【０００８】このような入力制御回路１０００が、シン
クロナスＳＲＡＭ中の入力レジスタまたは出力レジスタ
中に含まれる構成となっている。

【０００９】次に、その動作についてさらに詳しく説明
する。図２２は、入力制御回路１０００の動作を説明す
るタイミングチャートである。

【００１０】時刻ｔ０においては、クロック信号ＣＬＫ
１は“Ｌ”レベルであって、トランジスタＴ１は遮断状
態であり、トランジスタＴ２が導通状態となっている。

【００１１】時刻ｔ１において、クロック信号ＣＬＫ１
が“Ｈ”レベルに立上がるのに応じて、トランジスタＴ
１が導通状態へ、トランジスタＴ２は遮断状態へと変化
する。これに応じて、時刻ｔ１における入力信号Ｉ１の
電位レベルが、インバータ回路ＩＲ１およびＩＲ２より
構成されるラッチ回路に保持される。すなわち、ラッチ
回路の入力ノードｉ１が“Ｌ”レベルに、出力ノードｉ
２が“Ｈ”レベルに変化する。

【００１２】時刻ｔ２から始まるサイクル２において、
入力信号Ｉ１が“Ｈ”レベルへと変化する。一方、信号
ＣＬＫ１が“Ｌ”レベルとなるのに応じて、トランジス
タＴ１は遮断状態に、トランジスタＴ２は導通状態へと
変化する。

【００１３】このトランジスタＴ１およびＴ２の変化に
応じて、出力信号ｏ１のレベルが“Ｈ”レベルに変化す
る。

【００１４】したがって、サイクル２におけるクロック
信号ＣＬＫ１の立上がりのエッジ、すなわち、時刻ｔ３
において、出力信号Ｏ１のレベルは“Ｈ”レベルに確定
する。つまり、時刻ｔ１において、ラッチ回路に取込ま
れた信号は、時刻ｔ３において出力信号として取出され
る。したがって、データの取込から出力までの期間は、
時刻ｔ１から時刻ｔ３までの期間、すなわち、１サイク
ル分の時間を要する。

【００１５】同様にして、サイクル２におけるクロック
信号ＣＬＫ１の立上がりのエッジ、すなわち時刻ｔ３に
おいて、入力信号Ｉ１の電位レベルが、ラッチ回路に取
込まれ、その値は、時刻ｔ３におけるクロック信号ＣＬ
Ｋ１の立上がりのエッジ、すなわち、時刻ｔ５において
出力信号Ｏ１のレベルとして確定する。

【００１６】一方、シンクロナスＳＲＡＭ等の動作試験
は、外部の試験装置から所定のクロック信号を入力し、
このクロック信号に同期してアドレス信号や試験データ
等をサイクルごとに入力または出力しながら行なわれ
る。

【００１７】しかしながら、上記のような高速動作を行
なうシンクロナスＳＲＡＭ等の動作試験を行なうための
試験装置自体の高速化は、未だ、被測定対象であるシン
クロナスＳＲＡＭ等の高速化に追いつけないのが現状で
ある。

【００１８】また、仮に高速試験が可能な試験装置を、
シンクロナスＳＲＡＭ等の製造工程に組込むことは、現
状では設備経費がかさみ、試験コストの増大がチップコ
ストの増大を招くことになる。

【００１９】

【発明が解決しようとする課題】したがって、この発明
の目的は、試験可能な最大周波数が比較的低い試験装置
を用いて、シンクロナスＳＲＡＭ等の同期型半導体記憶
装置の動作可能な最大周波数近傍における動作試験を効
率よく実施することが可能な同期型半導体記憶装置およ
びその試験方法を提供することである。

【００２０】この発明の他の目的は、同期型半導体記憶
装置の試験コストを削減して、そのチップコストを低減
することにある。

【００２１】

【課題を解決するための手段】請求項１記載の同期型半
導体記憶装置は、外部クロック信号に同期して、制御信
号、アドレス信号およびデータ信号を含む外部信号を取
込む同期型半導体記憶装置であって、行列状に配列され
た複数のメモリセルを含むメモリセルアレイと、外部ク
ロック信号の立上がりに応じて、制御信号を取込む制御
回路と、外部クロック信号の立上がりに応じて、アドレ
ス信号を取込むアドレスレジスタと、制御回路に制御さ
れて、アドレス信号に対応するメモリセルに対して、デ
ータの読出／書込を行なうメモリセル選択手段と、外部
からのデータ信号を受けて、メモリセル選択手段に与え
るデータ入力手段と、メモリセル選択手段からのデータ
を受けて、外部に出力するデータ出力手段とを備え、デ
ータ入力手段およびデータ出力手段は、外部クロック信
号の立上がりおよび立下がりに応じて動作する、同期型
半導体記憶装置。

【００２２】請求項２記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置の構成において、
データ入力手段は、第１の電位レベルと第２の電位レベ
ルとの間を変化する外部クロック信号に応じて相補的に
開閉し、データ信号を一端に受ける第１および第２のス
イッチ手段と、第１および第２のスイッチ手段の他端と
それぞれ接続する第１および第２のラッチ手段と、第１
および第２のラッチ手段の出力をそれぞれ受け、第１お
よび第２のスイッチ手段とは逆相で相補的に開閉する第
３および第３のスイッチ手段とを含み、データ出力手段
は、外部クロック信号に応じて相補的に開閉し、メモリ
セル選択手段からのデータを一端に受ける第５および第
６のスイッチ手段と、第５および第６のスイッチ手段の
他端とそれぞれ接続する第３および第４のラッチ手段
と、第３および第４のラッチ手段の出力をそれぞれ受
け、第５および第６のスイッチ手段とは逆相で相補的に
開閉する第７および第８のスイッチ手段とを含む。

【００２３】請求項３記載の同期型半導体記憶装置は、
請求項２記載の同期型半導体記憶装置の構成に加えて、
テストモード信号に応じて、第２および第４のスイッチ
手段を外部クロック信号にかかわらず遮断状態とする入
力モード制御手段と、テストモード信号に応じて、第６
および第８のスイッチ手段を外部クロック信号にかかわ
らず遮断状態とする出力モード制御手段とをさらに備え
る。

【００２４】請求項４記載の同期型半導体記憶装置は、
外部クロック信号に同期して、制御信号およびアドレス
信号を含む外部信号を取込む同期型半導体記憶装置であ
って、行列状に配列された複数のメモリセルを含むメモ
リセルアレイと、外部クロック信号の立上がりに応じて
制御信号を取込む制御回路と、外部クロック信号の立上
がりに応じてアドレス信号を取込むアドレスレジスタ
と、制御回路に制御されて、アドレス信号に対応するメ
モリセルに対して、データ信号の読出／書込を行なうメ
モリセル選択手段と、外部からのデータ信号を受けて、
メモリセル選択手段に与えるデータ入力手段と、メモリ
セル選択手段からのデータを受けて、外部に出力するデ
ータ出力手段とを備え、データ入力手段およびデータ出
力手段は、外部クロック信号および外部クロック信号と
は逆相の外部サブクロック信号の立上がりに応じてデー
タ信号を取込む。

【００２５】請求項５記載の同期型半導体記憶装置は、
請求項４記載の同期型半導体記憶装置の構成において、
データ入力手段は、外部クロック信号および外部サブク
ロック信号に応じて相補的に開閉し、データ信号を一端
に受ける第１および第２のスイッチ手段と、第１および
第２のスイッチ手段の他端とそれぞれ接続する第１およ
び第２のラッチ手段と、第１および第２のラッチ手段の
出力をそれぞれ受け、第１および第２のスイッチ手段と
は逆相で相補的に開閉する第３および第４のスイッチ手
段とを含み、データ出力手段は、外部クロック信号およ
び外部サブクロック信号に応じて相補的に開閉し、メモ
リセル選択手段からのデータを一端に受ける第５および
第６のスイッチ手段と、第５および第６のスイッチ手段
の他端とそれぞれ接続する第３および第４のラッチ手段
と、第３および第４のラッチ手段の出力をそれぞれ受
け、第５および第６のスイッチ手段とは逆相で、相補的
に開閉する第７および第８のスイッチ手段とを含む。

【００２６】請求項６記載の同期型半導体記憶装置は、
請求項５記載の同期型半導体記憶装置の構成に加えて、
テストモード信号に応じて、第２および第４のスイッチ
手段を外部クロック信号にかかわらず遮断状態とする入
力モード制御手段と、テストモード信号に応じて、第６
および第８のスイッチ手段を外部クロック信号にかかわ
らず遮断状態とする出力モード制御手段とをさらに備え
る。

【００２７】請求項７記載の同期型半導体記憶装置は、
外部クロック信号に同期して、制御信号およびアドレス
信号を含む外部信号を取込む同期型半導体記憶装置であ
って、行列状に配列された複数のメモリセルを含むメモ
リセルアレイと、外部クロック信号の立上がりに応じ
て、制御信号を取込む制御回路と、外部クロック信号の
立上がりに応じて、アドレス信号を取込むアドレスレジ
スタと、制御回路に制御されて、アドレス信号に対応す
るメモリセルに対して、データ信号の読出／書込を行な
うメモリセル選択手段と、外部からのデータ信号を受け
て、メモリセル選択手段に与えるデータ入力手段と、メ
モリセル選択手段からのデータを受けて、外部に出力す
るデータ出力手段とを備え、データ入力手段およびデー
タ出力手段は、外部クロック信号および外部クロック信
号とは１／４周期ずれた外部サブクロック信号の立上が
りおよび立下がりに応じて、データ信号を取込む。

【００２８】請求項８記載の同期型半導体記憶装置は、
請求項１または４記載の同期型半導体記憶装置の構成に
加えて、外部からの制御信号を受けて、カウンタ制御信
号を出力するバースト制御手段と、カウンタ制御信号に
応じて、内部アドレス信号を発生し、メモリセル選択手
段に与えるバーストカウンタとをさらに備える。

【００２９】請求項９記載の試験方法は、外部クロック
信号の立上がりおよび立下がりに応じて、外部からデー
タ信号を取込む同期型半導体記憶装置に対する試験方法
であって、連続してデータを書込む書込動作では、アド
レス信号のうち、互いに１ビットを反転させたアドレス
に対して、それぞれ反転したデータ信号を書込む。

【００３０】請求項１０記載の試験方法は、外部クロッ
ク信号および外部クロック信号とは逆相の外部サブクロ
ック信号の立上がりおよび立下がりに応じて、外部から
データ信号を取込む同期型半導体記憶装置に対するテス
ト動作時のデータ書込方法であって、連続してデータを
書込む書込動作では、アドレス信号のうち、互いに１ビ
ットを反転させたアドレスに対して、それぞれ反転した
データ信号を書込む。

【００３１】請求項１１記載の試験方法は、外部クロッ
ク信号および外部クロック信号と１／４周期ずれた外部
サブクロック信号との立上がりおよび立下がりに応じ
て、外部から４ビットのデータを連続して取込む同期型
半導体記憶装置に対する試験方法であって、アドレス信
号の最下位ビットを外部クロック信号に同期して１／２
周期ごとに反転させ、アドレス信号の２桁目のビット
を、外部サブクロック信号に同期して１／２周期ごとに
反転させ、アドレス信号の３桁目のビットを外部クロッ
ク信号の周期で更新し、外部クロック信号に同期して、
１／２周期ごとに反転したデータを書込む。

【００３２】請求項１２記載のデータ書込方法は、外部
クロック信号および外部クロック信号と１／４周期ずれ
た外部サブクロック信号の立上がりおよび立下がりに応
じて、一連の書込動作により外部から８ビットのデータ
を連続して取込む同期型半導体記憶装置に対する試験方
法であって、アドレス信号の最下位ビットを外部クロッ
ク信号に同期して１／２周期ごとに反転させ、アドレス
信号の２桁目のビットを、外部サブクロック信号に同期
して１／２周期ごとに反転させ、アドレス信号の３桁目
のビットを、外部クロック信号の周期で反転させ、アド
レス信号の４桁目のビットを外部クロック信号の２周期
ごとに更新し、外部クロック信号に同期して、１周期ご
とに反転したデータを書込む。

【００３３】

【発明の実施の形態】

［実施の形態１］図１は、本発明の実施の形態１のシン
クロナスＳＲＡＭ１００の構成を示す概略ブロック図で
ある。

【００３４】シンクロナスＳＲＡＭ１００は、外部クロ
ック信号ＣＬＫにより制御され、チップの活性化を指示
するチップセレクト信号／ＣＳおよび書込動作を許可す
るライトイネーブル信号／ＷＥを受ける制御回路１０
と、信号ＣＬＫにより制御され、外部からアドレス信号
を取込むアドレスレジスタ１２と、信号ＣＬＫにより制
御され、外部からバースト動作制御信号／ＡＤＳＰ，／
ＡＤＳＣおよび／ＡＤＶを受けて、バースト動作モード
を制御するバースト制御信号発生回路１４と、バースト
制御信号発生回路に制御され、バースト動作モード中内
部アドレスを発生するバーストカウンタ１６とを含む。

【００３５】信号／ＡＤＳＰは、ＣＰＵから与えられる
制御信号であり、信号ＣＬＫの立上がりのエッジで内部
に取込まれ、信号／ＡＤＳＰが“Ｌ”レベルではバース
ト動作を中断させ、新たな外部アドレスがラッチされ
る。信号／ＡＤＳＣは、メモリコントローラから与えら
れる制御信号で、信号ＣＬＫの立上がりのエッジで取込
まれ、信号／ＡＤＳＣ＝“Ｌ”レベルでバースト動作が
中止され、新たな外部アドレスがラッチされる。

【００３６】信号／ＡＤＶは、信号ＣＬＫの立上がりの
エッジで取込まれ、／ＡＤＶ＝“Ｌ”レベルで、内部バ
ーストカウンタが起動され、信号／ＡＤＶ＝“Ｈ”レベ
ルで内部バーストカウンタの動作が停止される。

【００３７】シンクロナスＳＲＡＭ１００はさらに、デ
ータの保持を行なうメモリセルアレイ２０と、信号ＣＬ
Ｋにより制御され、アドレスレジスタ１２およびバース
トカウンタ１６から与えられる内部アドレス信号に応じ
て、対応するメモリセルを選択するデコーダ２２と、デ
コーダ２２により選択されたメモリセルとの間でデータ
の読出および書込を行なうセンスアンプ＋書込ドライバ
回路２４とを含む。

【００３８】シンクロナスＳＲＡＭ１００はさらに、信
号ＣＬＫにより制御され、外部からの入力データを受け
て、センスアンプ＋書込ドライバ回路２４に与える入力
レジスタ２６と、信号ＣＬＫにより制御され、センスア
ンプ＋書込ドライバ回路２４からの読出データを受ける
出力レジスタ２８と、制御回路１０および外部から与え
られる出力イネーブル信号／ＯＥとにより制御され、デ
ータの出力を制御する出力イネーブル信号バッファ３０
と、出力イネーブル信号バッファ３４からの信号により
制御され、読出データを外部に出力する出力バッファ３
２とを含む。

【００３９】信号／ＯＥが“Ｈ”レベルのときは、出力
端子はハイインピーダンス状態となる。

【００４０】図２は、シンクロナスＳＲＡＭ１００のバ
ースト転送時の読出動作を示すタイミングチャートであ
る。Ｔ１サイクルでは、アドレスステータス信号／ＡＤ
ＳＣがイネーブル状態（“Ｌ”レベル）となり、同時に
初期アドレスＡ０がシンクロナスＳＲＡＭ１００中に取
込まれる。

【００４１】Ｔ２サイクルでシンクロナスＳＲＡＭ１０
０は、アドレスＡ０をアドレスレジスタ１２に取込むと
同時に、リード動作を開始する。所定のメモリセルをデ
コーダ２２が選択し、センスアンプ＋書込ドライバ回路
２４で読出されたデータが出力レジスタ２８へ伝達され
る。この場合フォロースルーリードが指定されていると
（信号／ＦＴ＝“Ｌ”レベルとなっているとき）出力情
報は、アウトプットバッファ３２を介してスルーで出力
される。一方、信号／ＦＴ＝“Ｈ”レベルの場合、パイ
プラインリード動作が指定され、読出された出力情報は
一旦出力レジスタ２８にラッチされる。このラッチされ
たデータは、次のサイクルのクロックの立上がりを受け
て外部に出力される。

【００４２】このため、パイプラインリードの初期アド
レスのアクセスは、１サイクルのウェイト動作が必要と
なる。しかし、クロックアクセスタイムは、ほぼ出力回
路の遅延時間だけで決定されるため、高速なクロックア
クセスが実現される。

【００４３】このＴ２（Ｔ２Ｗ）サイクルにおいて、ア
ドレスアドバンス信号／ＡＤＶをイネーブル（“Ｌ”レ
ベル）に指定すると、次のサイクルでは、メモリ内部の
バーストカウンタ１６が動作し、内部アドレスが自動的
に変化する。このアドレス変化に応じて、新たなリード
動作が行なわれることになる。

【００４４】以上の動作は、すべて外部から与えられる
クロック信号ＣＬＫの立上がりのエッジに応答して、各
動作が実行される。

【００４５】また、書込動作においても、各制御信号の
タイミング自体は書込動作の指定のために変化するが、
各動作がクロック信号ＣＬＫの立上がりのエッジに応答
して行なわれる点では同様である。

【００４６】実施の形態１では、テストモード信号Ｍ１
に応じて、データの入出力のタイミングを可変とし、書
込動作または読出動作がクロック信号ＣＬＫの立上がり
および立下がりのエッジに応答して行なえる構成として
いる。

【００４７】図３は、実施の形態１の入力制御回路２０
０の構成を示す回路図である。入力制御回路２００は、
ラッチ回路２０２および２０４と、ゲートにクロック信
号ＣＬＫ１を受け、入力信号Ｉ１がそれを介してラッチ
回路２０２に入力されるＮチャネルＭＯＳトランジスタ
Ｔ１と、クロック信号ＣＬＫ１を受けるインバータ回路
Ｎ３と、インバータ回路Ｎ３の出力をゲートに受け、ラ
ッチ回路２０２の出力が、それを介して出力信号Ｏ１と
して出力されるＮチャネルＭＯＳトランジスタＴ２と、
テストモード制御信号Ｍ１を入力として受けるインバー
タ回路Ｎ４と、インバータ回路Ｎ４の出力およびクロッ
ク信号ＣＬＫ１を入力として受けるＮＯＲ回路ＮＲ１
と、ＮＯＲ回路ＮＲ１の出力をゲートに受け、入力信号
Ｉ１が、それを介してラッチ回路２０４に入力するＮチ
ャネルＭＯＳトランジスタＴ３と、インバータ回路Ｎ３
の出力およびテストモード制御信号Ｍ１を入力として受
けるＮＯＲ回路ＮＲ２と、ＮＯＲ回路ＮＲ２の出力をゲ
ートに受け、ラッチ回路２０４の出力が、それを介して
信号Ｏ１として出力されるＮチャネルＭＯＳトランジス
タＴ４とを含む。

【００４８】ラッチ回路２０２は、相互に入力および出
力が接続するインバータ回路ＩＲ１およびＩＲ２を含
む。ラッチ回路２０４は相互に入力および出力が接続さ
れるインバータ回路ＩＲ３およびＩＲ４を含む。

【００４９】次に、その動作について説明する。以下で
は、テストモード信号Ｎ１が“Ｈ”レベルであって、テ
ストモード動作が指定されている場合の動作について説
明することにする。

【００５０】図４は、入力制御回路２００の動作を説明
するタイミングチャートである。サイクル１の始まりの
時刻ｔ０において、クロック信号ＣＬＫ１は“Ｌ”レベ
ルであるものとする。このとき、ＮチャネルＭＯＳトラ
ンジスタＴ１およびＴ４は遮断状態であり、Ｎチャネル
ＭＯＳトランジスタＴ２およびＴ３は導通状態である。

【００５１】したがって、サイクル１におけるクロック
信号Ｔ１の立上がりのエッジにおいては、ラッチ回路２
０４に、入力信号Ｉ１のレベルが保持される。

【００５２】時刻ｔ１におけるクロック信号ＣＬＫ１の
立上がりに応じて、ＮチャネルＭＯＳトランジスタＴ１
およびＴ４が導通状態となり、トランジスタＴ２および
Ｔ３は遮断状態へと変化する。

【００５３】サイクル２の始まりにおけるクロック信号
ＣＬＫ１の立下がりのエッジ、すなわち、時刻ｔ２にお
いて、時刻ｔ１においてラッチ回路２０４に取込まれた
入力信号Ｉ１の電位レベルに応じて、時刻ｔ２において
出力信号Ｏ１のレベルが“Ｈ”レベルとなる。すなわ
ち、サイクル１におけるＣＬＫ１の立上がりのエッジに
おいて取込まれた入力信号が、サイクル１におけるクロ
ック信号ＣＬＫ１の立下がりのエッジにおいて、出力信
号として出力される。したがって、データの取込みから
データの出力までの時間は時刻ｔ１から時刻ｔ２までの
期間、すなわち、１サイクルの半分の時間で行なわれる
ことになる。

【００５４】以後も同様にして、時刻ｔ２、すなわちサ
イクル１におけるクロック信号ＣＬＫ１の立下がりのエ
ッジにおいて、“Ｈ”レベルである入力信号Ｉ１のレベ
ルがラッチ回路２０２に取込まれ、時刻ｔ３において、
出力信号Ｏ１として出力される。

【００５５】すなわち、入力制御回路２００において
は、クロック信号ＣＬＫ１の立上がりのエッジおよび立
下がりのエッジの双方においてデータの取込みおよび出
力が行なわれるため、そのデータの入出力の周期は、外
部クロック信号ＣＬＫ１の半分の周期で行なわれること
になる。

【００５６】つまり、外部クロック信号の１周期内にお
いて、２度入力信号Ｉ１を取込む構成が実現されるの
で、データの入力あるいはデータの出力において２倍の
周波数での動作が実現される。

【００５７】以上の説明においては、テストモード制御
信号Ｍ１が“Ｈ”レベルの場合について説明を行なっ
た。テストモード制御信号Ｍ１が“Ｌ”レベルであって
通常動作である場合には、ＡＮＤ回路Ａ１およびＡ２は
共にその出力レベルが“Ｌ”レベルとなるため、トラン
ジスタＴ３およびＴ４は遮断状態となる。したがって、
入力制御回路２００は、トランジスタＴ１，Ｔ２，イン
バータ回路Ｎ３およびラッチ回路２０２のみが活性な状
態となり、入力制御回路１０００と同様になるため、通
常動作モードにおいては、外部クロック信号の１周期に
対応してデータの入出力が行なわれることになる。

【００５８】［実施の形態２］図５は、本発明の実施の
形態２の入力制御回路３００の構成を示す回路図であ
る。

【００５９】実施の形態１の入力制御回路２００の構成
と異なる点は、ＮチャネルＭＯＳトランジスタＴ３およ
びＴ４が、サブクロック信号ＣＬＫ２およびテストモー
ド信号Ｍ１により制御される構成となっている点であ
る。

【００６０】すなわち、ＮチャネルＭＯＳトランジスタ
Ｔ３のゲートは、信号Ｍ１およびＣＬＫ２を受けるＡＮ
Ｄ回路Ａ１の出力を受け、ＮチャネルＭＯＳトランジス
タＴ４のゲートは、信号ＣＬＫ２がインバータ回路Ｎ４
により反転された信号およびテストモード制御信号Ｍ１
を受けるＡＮＤ回路Ａ２の出力を受ける。

【００６１】ここで、クロック信号ＣＬＫ２は、クロッ
ク信号ＣＬＫ１に対して相補に変化するクロック信号で
あるものとする。

【００６２】図６は、図５に示した入力制御回路３００
の動作を説明するタイミングチャートである。

【００６３】外部から与えられるクロック信号がクロッ
ク信号ＣＬＫ１およびサブクロック信号ＣＬＫ２となっ
ている点以外は、基本的に図４に示した実施の形態１の
入力制御回路２００の動作を同様である。

【００６４】すなわち、実施の形態１の入力制御回路２
００では、クロック信号ＣＬＫ１およびクロック信号Ｃ
ＬＫ１をインバータ回路Ｎ３により反転した反転クロッ
ク信号／ＣＬＫ１とにより制御される構成となっていた
が、実施の形態２では、互いに相補な２つのクロック信
号ＣＬＫ１およびＣＬＫ２により制御される構成となっ
ている点で異なる。

【００６５】この場合も、時刻ｔ１において取込まれた
信号は、時刻ｔ２において出力され、時刻ｔ２において
取込まれた信号は時刻ｔ３において出力される。したが
って、データの取込から出力までに要する時間は、クロ
ック信号の半分の周期で行なわれることになり、実施の
形態１の入力制御回路と同様の効果を奏する。

【００６６】また、本実施の形態では、相補なクロック
信号ＣＬＫ１およびＣＬＫ２を用いる構成となっている
ため、図５に示したような構成に限定されず、たとえ
ば、ＮチャネルＭＯＳトランジスタＴ２のゲートには、
クロック信号ＣＬＫ２が入力する構成とし、ＡＮＤゲー
トＡ２に対してテストモード制御信号およびクロック信
号ＣＬＫ１が入力される構成としてもよい。

【００６７】［実施の形態３］図７は、本発明の実施の
形態３の入力制御回路４００の構成を示す回路図であ
る。

【００６８】実施の形態３の入力制御回路４００が実施
の形態２の入力制御回路３００の構成と異なる点は主に
以下の２点である。

【００６９】第１には、入力制御回路４００の動作を制
御するクロック信号ＣＬＫ１およびＣＬＫ２は、実施の
形態２におけるような互いに相補な信号ではなく、４分
の１周期だけ周期のずれたクロック信号となっている点
である。

【００７０】第２には、入力制御回路４００は、ラッチ
回路を４個有し、各ラッチ回路が相互に入力データを保
持することで、以下に説明するように外部クロック信号
ＣＬＫ１の１周期中にデータの取込および出力をそれぞ
れ４回行なうことが可能な構成となっていることであ
る。

【００７１】すなわち、実施の形態３の入力制御回路４
００は、ラッチ回路４０２，４０４，４０６および４０
８と、入力ノードＩＮ１とラッチ回路４０２の入力との
間に接続され、ゲートにクロック信号ＣＬＫ１を受ける
ＮチャネルＭＯＳトランジスタＴ１と、クロック信号Ｃ
ＬＫ１を受けるインバータ回路Ｎ３と、ラッチ回路４０
２の出力とノードＰ１との間に接続され、ゲートにイン
バータ回路Ｎ３の出力を受けるＮチャネルＭＯＳトラン
ジスタＴ２と、信号ＣＬＫ２を受けるインバータ回路Ｎ
４と、インバータ回路Ｎ４の出力を受けるインバータ回
路Ｎ６と、インバータ回路Ｎ６の出力およびテストモー
ド制御信号Ｍ１を受けるＡＮＤ回路４１０と、ノードＰ
１と出力ノードＯＵＴ１との間に接続され、ゲートにＡ
ＮＤ回路４１０の出力を受けるＰチャネルＭＯＳトラン
ジスタＴ１２と、信号ＣＬＫ１を受けるインバータ回路
Ｎ１と、入力ノードＩＮ１とラッチ回路４０４の入力と
の間に接続され、インバータ回路Ｎ１の出力をゲートに
受けるＮチャネルＭＯＳトランジスタＴ３と、インバー
タ回路Ｎ３の出力を受けるインバータ回路Ｎ２と、ラッ
チ回路４０４の出力とノードＰ２との間に接続され、ゲ
ートにインバータ回路Ｎ２の出力を受けるＮチャネルＭ
ＯＳトランジスタＴ４と、ノードＰ２とノードＰ５との
間に接続され、ゲートにインバータ回路Ｎ４の出力を受
けるＰチャネルＭＯＳトランジスタＴ１３と、ノードＰ
５と出力ノードＯＵＴ１との間に接続され、ゲートにテ
ストモード制御信号Ｍ１を受けるＮチャネルＭＯＳトラ
ンジスタＴ１０とを含む。

【００７２】入力制御回路４００はさらに、クロック信
号ＣＬＫ２を受けるインバータ回路Ｎ５と、入力ノード
ＩＮ１と、ラッチ回路４０６の入力との間に接続され、
ゲートにインバータ回路Ｎ５の出力を受けるＮチャネル
ＭＯＳトランジスタＴ７と、ラッチ回路４０６の出力と
ノードＰ３との間に接続され、ゲートにインバータ回路
Ｎ６の出力を受けるＮチャネルＭＯＳトランジスタＴ８
と、ノードＰ３とノードＰ５との間に接続され、ゲート
にインバータ回路Ｎ２の出力を受けるＰチャネルＭＯＳ
トランジスタＴ１４と、入力ノードＩＮ１とラッチ回路
４０８との間に接続され、ゲートに信号ＣＬＫ２を受け
るＮチャネルＭＯＳトランジスタＴ５と、ラッチ回路４
０８の出力とノードＰ４との間に接続され、ゲートにイ
ンバータ回路Ｎ４の出力を受けるＮチャネルＭＯＳトラ
ンジスタＴ６と、ノードＰ４とノードＰ５との間に接続
され、ゲートにインバータ回路Ｎ３の出力を受けるＰチ
ャネルＭＯＳトランジスタＴ１５とを含む。

【００７３】次に、入力制御回路４００の動作について
説明する。図８は、入力制御回路４００の動作を示すタ
イミングチャートである。

【００７４】時刻ｔ０においては、クロック信号ＣＬＫ
１は“Ｌ”レベルであり、クロック信号ＣＬＫ２は
“Ｈ”レベルであるものとする。

【００７５】したがって、トランジスタＴ２，Ｔ３，Ｔ
６およびＴ７は導通状態であり、トランジスタＴ１，Ｔ
４，Ｔ５およびＴ８は遮断状態であるものとする。

【００７６】時刻ｔ２、すなわちサイクル１における周
期の中央時点で、入力信号Ｉ１が“Ｌ”レベルになって
いるものとする。このとき、信号ＣＬＫ１は“Ｈ”レベ
ルに立上がり、信号ＣＬＫ２は“Ｈ”レベルを維持して
いる。したがって、この入力信号の電位レベルは、導通
状態となっているトランジスタＴ３を介してラッチ回路
４０４に、トランジスタＴ７を介してラッチ回路４０６
にそれぞれ取込まれる。

【００７７】時刻ｔ２におけるクロック信号ＣＬＫ１の
変化に応じて、トランジスタＴ１およびＴ４が導通状態
に、トランジスタＴ２およびＴ３が遮断状態へと変化す
る。

【００７８】サイクル１の４分の３周期経過後の時刻ｔ
３において、入力信号Ｉ１のレベルは“Ｈ”レベルに変
化しているものとする。この入力信号のレベルは、導通
状態となっているトランジスタＴ１を介してラッチ回路
４０２に、トランジスタＴ７を介して、ラッチ回路４０
６に取込まれる。したがって、ラッチ回路４０６の保持
する電位レベルは、時刻ｔ２における入力信号の“Ｌ”
レベルから、時刻ｔ３における入力信号のレベルである
“Ｈ”レベルとなる。

【００７９】時刻ｔ３において、クロック信号ＣＬＫ２
が“Ｌ”レベルに立下がる。これに応じて、トランジス
タＴ５およびＴ８は導通状態に、トランジスタＴ６およ
びＴ７は遮断状態へと変化する。

【００８０】時刻ｔ４、すなわちサイクル１の終了時点
において、時刻ｔ２においてトランジスタＴ３を介して
ラッチ回路４０４に取込まれた入力信号が、トランジス
タＴ４が導通状態となることに応じて、ノードＰ２に出
力される。このとき、トランジスタＴ１３のゲート電位
であるインバータ回路Ｎ４の出力レベル、すなわちノー
ドｒ６の出力レベルは“Ｌ”レベルであって、トランジ
スタＴ１３は導通状態となっているため、ノードＰ２の
電位レベルがノードＰ５に伝達される。さらに、テスト
モード信号が“Ｈ”レベルであるので、ノードＰ５の電
位レベルは出力ノードＯＵＴ１に伝達され、信号Ｏ１と
して出力される。このとき、トランジスタＴ１２のゲー
ト電位のレベル、すなわちインバータ回路Ｎ６の出力レ
ベル（ノードｒ８の電位レベル）は“Ｌ”レベルとなっ
て、トランジスタＴ１２は導通状態となっているが、ト
ランジスタＴ２は遮断状態であるため、ラッチ回路４０
２に保持されている電位レベルは出力ノードＯＵＴ１に
は影響を与えない。さらに、トランジスタＴ１４のゲー
トの電位レベル、すなわちインバータ回路Ｎ２の出力電
位（ノードｒ４の電位レベル）は、時刻ｔ４において
“Ｈ”レベルとなっているため、トランジスタＴ１４は
遮断状態であって、ラッチ回路４０６に保持される電位
レベルも出力ノードＯＵＴ１に影響を与えない。さら
に、トランジスタＴ６のゲートへの入力電位、すなわち
インバータ回路Ｎ４の出力レベル（ノードｒ６の電位レ
ベル）は、時刻ｔ４において“Ｌ”レベルであるため、
トランジスタＴ６は遮断状態であって、ラッチ回路４０
８の保持する電位レベルも出力ノードＯＵＴ１に影響を
与えない。

【００８１】すなわち時刻ｔ２において入力制御回路４
００に取込まれたデータは、半周期経過後の時刻ｔ４に
おいて出力ノードＯＵＴ１に出力される。

【００８２】同様にして、時刻ｔ３において入力制御回
路４００に取込まれた入力信号は、半周期経過後の時刻
ｔ５において出力される。以下、同様にして、クロック
信号ＣＬＫ１またはクロック信号ＣＬＫ２の立上がりの
エッジまたは立下がのエッジにおいて取込まれた入力信
号は、半周期経過後に順次出力ノードに出力される。し
たがって、１周期の間にクロック信号ＣＬＫ１およびク
ロック信号ＣＬＫ２の立上がのエッジおよび立下がのエ
ッジは各４回含まれることとなるので、１サイクル中に
４回のデータの取込が行なわれ、かつ４回のデータ出力
が行なわれることになる。

【００８３】すなわち実施の形態３の入力制御回路４０
０は、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ
１から４分の１周期ずれたクロック信号ＣＬＫ２により
制御され、１周期中に従来の入力制御回路２００の４倍
の周波数でデータの取込を行なうことが可能となる。

【００８４】以上の動作では、クロック信号ＣＬＫ１と
その４分の１周期ずれたクロック信号ＣＬＫ２により４
倍の周波数でデータの取込を行なう構成について説明し
たが、もちろんクロック信号の周期をたとえば２分の１
とすることで、同一の時間内において８倍の頻度でデー
タを取込ことも可能であり、より一般には、所定の期間
内でのデータの入出力動作を２ⁿ 倍（ｎ：自然数）とす
ることも可能である。

【００８５】［実施の形態４］図９は、テスタより入力
されるクロック周波数の２倍の周波数でシンクロナスＳ
ＲＡＭを動作させる場合において、４ビットバースト動
作書込時のテストパターンを示すタイミングチャートで
ある。

【００８６】１周期目では、取込位置Ａで信号／ＡＤＳ
Ｃが“Ｌ”となることにより、バースト動作の開始アド
レスＡ₀ が取込まれる。１周期目の第２取込位置Ｂで、
信号／ＡＤＶが“Ｌ”レベルとなることで、シンクロナ
スＳＲＡＭ中のバーストカウンタが１回動作する。同様
にして、２周期目では取込位置Ａ、第２取込位置Ｂとも
に信号／ＡＤＶを“Ｌ”レベルとすることで、さらにバ
ーストカウンタを１回ずつ動作させる。１、２周期目の
動作を３、４周期目においても同様に繰返す。このと
き、信号／ＷＥを“Ｌ”レベルとすることで、入力信号
ＤＩＮが各取込位置において取込まれる。取込まれた入
力信号は、バーストカウンタによって決まるアドレス
に、順次書込まれていく。

【００８７】このとき、入力信号ＤＩＮは、取込位置Ａ
と第２取込位置Ｂで反転データとなるようにしておくこ
とで、連続して同一のデータが隣接するアドレスに書込
まれないように設定する。このようにして、テスタより
与えられるクロック周波数の２倍の周波数で無駄なく、
バースト動作による書込を行なうことができる。

【００８８】図１０は、図９において書込んだデータ
を、テスタにより入力されるクロック周波数の２倍の周
波数で動作される場合において、４ビットバースト動作
の読出動作のテストパターンのタイミングチャートを示
す。

【００８９】図９と同様に、１周期目での取込位置Ａで
信号／ＡＤＳＣを“Ｌ”レベルとすることでバースト動
作の開始アドレスが取込まれる。１周期目の第２取込位
置Ｂで、信号／ＡＤＶを“Ｌ”レベルとすることでバー
ストカウンタを１回動作させる。

【００９０】２周期目においても、取込位置Ａ、第２取
込位置Ｂともに信号／ＡＤＶを“Ｌ”レベルとすること
で、バーストカウンタを１回ずつ動作させる。１、２周
期目の以上の動作を３、４周期目においても同様に繰返
す。

【００９１】このとき、信号／ＷＥを“Ｈ”レベルと
し、信号／ＯＥを“Ｌ”レベルとすることで、読出動作
を指定し、１周期目の取込位置Ａにおいて取込んだアド
レスとそのアドレスに対してバーストカウンタのカウン
ト値で決まるアドレスからデータの読出を行なう。

【００９２】このとき、１周期に２度データが出力され
るため、テスタからは、１周期中に２回ストローブパル
スを出力する構成とする。このストローブパルスに応じ
て、データ値がテスタに取込まれ、１周期中に２回読出
後のデータの期待値との比較が行なわれる。

【００９３】このようにして、テスタから与えられるク
ロック信号の２倍の周波数で、無駄なくバースト動作に
よる読出およびそのテスト動作を行なうことが可能とな
る。

【００９４】［実施の形態５］図１１は、テスタから入
力されるクロック信号の２倍の周波数でシンクロナスＳ
ＲＡＭを動作させる場合において、通常書込動作を行な
うときのテストパターンを示すタイミングチャートであ
る。

【００９５】１周期目の取込位置Ａで書込を開始するア
ドレスの取込を行なう。１周期目の第２取込位置Ｂで
は、取込位置Ａで取込まれたアドレスの反転アドレスが
テスタから出力されシンクロナスＳＲＡＭに取込まれ
る。

【００９６】このようなアドレス変化の動作を、２、
３、４周期目においても同様に繰返す。

【００９７】このとき、信号／ＷＥを“Ｌ”レベルとす
ることで、書込動作が指定され、順次データの取込位置
において取込まれたアドレス信号に対応するメモリセル
に各取込位置で取込まれた信号ＤＩＮの書込が行なわれ
る。入力信号ＤＩＮは、取込位置Ａと第２取込位置Ｂで
互いに反転したデータとしておくことで、連続して隣接
するアドレスに同一データを書込まないように設定す
る。

【００９８】以上のようにして、テスタから供給される
クロック信号の２倍の周波数で無駄なく通常動作におけ
るデータの書込動作を行なうことが可能となる。

【００９９】図１２は、図１１において書込んだデータ
を、テスタから入力されるクロック周波数の２倍の周波
数で通常の読出動作により読出す場合のテストパターン
を示すタイミングチャートである。

【０１００】図１１と同様に、１周期目の取込位置Ａに
おいてアドレスの取込が行なわれる。１周期目の第２取
込位置Ｂでは、取込位置Ａで指定したアドレスと反転し
たアドレス信号をシンクロナスＳＲＡＭに対して与え
る。このような１周期目の動作と同様の動作を、２、
３、４周期目においても同様に繰返す。

【０１０１】このとき、信号／ＷＥを“Ｈ”レベルと
し、信号／ＯＥを“Ｌ”レベルとすることで読出動作を
指定し、各取込位置において取込んだアドレスからデー
タの読出が行なわれる。

【０１０２】この読出動作においては、１周期中に２度
データの出力が行なわれるので、テスタからは１周期中
に２回ストローブパルス信号を出力することで、このス
トローブ信号が“Ｈ”レベルとなっている時点でのデー
タの反転が行なわれる。書込動作時に与えた期待値との
比較を行なうことで、以上のようにテスタから与えられ
るクロック信号の２倍の周波数で動作する場合において
も、無駄なく通常動作における読出およびテスト動作を
行なうことが可能となる。

【０１０３】［実施の形態６］図１３は、テスタから入
力されるクロック信号の周波数の４倍の周波数でシンク
ロナスＳＲＡＭを動作させる場合において、４ビットバ
ースト動作で書込を行なう場合のテストパターンのタイ
ミングチャートを示す。

【０１０４】１周期目における取込位置Ａで、信号／Ａ
ＤＳＣを“Ｌ”レベルとすることでバースト動作の開始
アドレスの取込が行なわれる。１周期目の第２取込位置
Ｂ、第３取込位置Ａ′、第４取込位置Ｂ′において、信
号／ＡＤＶを“Ｌ”レベルとすることで、バーストカウ
ンタを合計３回動作させる。以上のような１周期目の動
作を２周期目においても同様に繰返す。

【０１０５】このとき、信号／ＷＥを“Ｌ”レベルとし
て書込動作を指定し、１サイクル中では、入力信号ＤＩ
Ｎを半周期で互いに反転した値に切換える。

【０１０６】一方、テスタ側でのアドレス信号は、アド
レス信号の最下位ビットは、半周期ごとにその値を反転
させ、２桁目のビットは、最下位ビットに対して４分の
１周期遅れて半周期ごとにその値を反転させる。３桁目
以上のアドレス信号については、各周期ごとにその値を
更新していくことにする。

【０１０７】シンクロナスＳＲＡＭ中で実際にデータの
書込が行なわれるアドレスは、１周期目の最初の取込位
置において取込まれたアドレスからバーストカウンタに
よりカウントアップされたアドレスとなっているが、テ
スタ側においては、書込が実際に行なわれるアドレスと
関係なく上記のようにアドレスを変化させ、書込データ
とアドレス値との対応を記憶しておくものとする。

【０１０８】上記のようなアドレスの変化方法では、各
アドレスのビットに注目すると、実際の書込アドレス自
体は４分の１周期ごとに変化するものの、テスタ側で記
憶するアドレスは２分の１周期以上の周期で変化させれ
ばよいことになる。したがって、高速なテスト動作を行
なう場合においても、テスタ側の負担は最小に抑えるこ
とが可能である。

【０１０９】また、実際に書込が行なわれたアドレスと
テスタ側で記憶しているアドレスとの不一致は、読出動
作においてもテスタ側のアドレス信号を全く同様に変化
させることで、見掛け上あたかもテスタ側で記憶してい
るアドレスにデータの書込を行なったものとして扱うこ
とが可能である。

【０１１０】以上のようにして、テスタから与えるクロ
ック周波数の４倍の周波数でシンクロナスＳＲＡＭにバ
ースト動作による書込を行なう場合においても、一連の
４ビットの連続書込動作を無駄なく行なうことが可能と
なる。

【０１１１】図１４は、図１３で書込んだデータを、テ
スタから与えられるクロック周波数の４倍の周波数で読
出す場合の４ビットバースト動作時のテストパターンを
示すタイミングチャートである。

【０１１２】図１３と同様に、１周期目での第１取込位
置Ａで信号／ＡＤＳＣを“Ｌ”レベルとすることで、バ
ースト動作の開始アドレスの取込が行なわれる。１周期
目の第２取込位置Ｂ、第３取込位置Ａ′、第４取込位置
Ｂ′において、信号／ＡＤＶを“Ｌ”レベルとすること
で、バーストカウンタを３回カウントアップさせる。

【０１１３】以上のような１周期目の動作を２周期目に
おいても同様に繰返す。このとき、信号／ＷＥを“Ｈ”
レベルとし、信号／ＯＥを“Ｌ”レベルとすることで、
読出動作が指定され、第１周期の第１取込位置において
取込まれたアドレスおよびバーストカウンタのカウント
値で決まるアドレスからデータの読出が行なわれる。こ
のとき、１周期中に４度データの出力が行なわれるが、
図１３における書込動作から明らかなように、出力され
るデータは、第１取込位置Ａおよび第２取込位置Ｂにつ
いては、同一のデータ（Ｄ）であり、第３取込位置Ａ′
および第４取込位置Ｂ′についても同一データ（／Ｄ）
となる。したがって、２ビットずつ連続して同一データ
が出力されることになるため、４分の１周期ごとにテス
タからストローブパルスを出力する必要はなく、図１４
に示すようにたとえば４分の３周期目から４分の４周期
目に至るウィンドストローブ信号を出力することで、こ
のウィンドストローブ信号が“Ｈ”レベル中に出力され
るデータが変化しないことのみの検出を行なうことで期
待値との対比を行なうことが可能となる。同様にして、
２周期目における４分の１周期から４分の２周期に至る
ウィンドストローブ信号がテスタから出力され、このウ
ィンドストローブ信号ＷＳ２が“Ｈ”レベルである期間
中において、出力されるデータ値が変化しないことを確
認することで、読出データの期待値との比較を行なうこ
とが可能となる。

【０１１４】すなわち、この場合の読出動作において
は、テスタから与えられるクロック周波数の４倍の周期
で４ビットのデータが連続して読出されるバースト動作
に対しても、テスタの側からは、２分の１周期ごとに出
力するウィンドストローブ信号に応じて、期待値との比
較を行なえばよく、テスタの負担を軽減することが可能
である。したがって、４ビットバースト動作に対する読
出動作およびテストを無駄なく行なうことが可能とな
る。

【０１１５】［実施の形態７］図１５は、テスタから入
力される周波数の４倍の周波数でシンクロナスＳＲＡＭ
を動作させる場合において、通常の書込動作を行なう場
合のテストパターンのタイミングチャートを示す。

【０１１６】１周期目の取込位置Ａ、第２取込位置Ｂ、
第３取込位置Ａ′および第４取込位置Ｂ′において、１
周期中に合計４回アドレス信号の取込が行なわれる。こ
のときのテスタから与えられるアドレス信号は、アドレ
ス信号の最下位ビットであるＡ０アドレスに関しては、
２分の１周期でその値を反転させるものとする。一方、
２桁目のアドレス信号であるＡ１アドレスについては、
４分の１周期ずらせて互いにその値を反転させるものと
する。３桁目以上のアドレスであるＡ２〜Ａｎについて
は、１周期ごとにその値を更新するものとする。

【０１１７】この場合は、図１２におけるバースト動作
と異なり、テスタから与えられるこのアドレス信号が実
際の書込が行なわれるアドレスを指定することになる。

【０１１８】ただし、アドレス信号の各ビットに注目す
ると、それぞれのビットの信号値の変化は、２分の１周
期ごとの反転動作でよく、テスタに退位する負担が軽減
される。

【０１１９】一方、書込を行なうデータについても、２
分の１周期ごとにその値を反転する信号Ｄおよび／Ｄを
書込む構成としている。

【０１２０】以上の書込動作中は、各周期において信号
／ＡＤＳＣは常に“Ｌ”レベルであって、各取込周期に
おいてアドレスの値がアドレスレジスタにラッチされる
とともに、信号／ＡＤＶは常に“Ｈ”レベルであって、
バーストカウンタは動作しない。

【０１２１】このようなデータの書込動作を行なうこと
で、通常動作においてテスタから与えられるクロック周
波数の４倍の周波数で書込を行なう場合でも、無駄なく
データの書込を行なうことが可能となる。

【０１２２】図１６は、図１５において書込んだデータ
を、テスタから与えるクロック周波数の４倍の周波数で
動作させる場合において通常の読出動作により読出す場
合のテストパターンを示すタイミングチャートである。

【０１２３】図１５と同様に、１周期目の第１取込位置
Ａ、第２取込位置Ｂ、第３取込位置Ａ′、第４取込位置
Ｂ′において、１周期中に合計４回アドレス信号の取込
が行なわれる。このとき、アドレス信号の各ビットの変
化は図１５におけるビット変化と対応させるものとす
る。

【０１２４】読出動作が行なわれる期間中は、信号／Ａ
ＤＳＣはどの取込値においても常に“Ｌ”レベルとする
ことで、各取込位置ごとにアドレス信号がアドレスレジ
スタにラッチされ、信号／ＷＥが“Ｈ”レベルであり、
信号／ＡＤＶも“Ｈ”レベルとなっていることで、通常
動作における読出動作が指定される。

【０１２５】この場合も、１周期に読出される４ビット
のデータは、図１５における書込動作から明らかなよう
に、第１取込位置および第２取込位置または第３取込位
置および第４取込位置において、同一のデータが２ビッ
トずつ連続して出力される。したがって、図１４におけ
るバースト動作時の読出動作と同様に、テスタはウィン
ドストローブ信号を１周期あたり２回出力することで、
期待値と読出データとの比較を行なうことが可能であ
る。つまり、読出動作は１周期中に４度行なわれること
になるが、テスタの側は、２分の１周期ごとにアドレス
信号の変化または読出データの判定を行なえばよく、テ
スタに対する負担が軽減され、テスタから与えられる４
倍の周波数で通常の読出動作を行なう場合においても無
駄なくシンクロナスＳＲＡＭの動作判定を行なうことが
可能となる。

【０１２６】［実施の形態８］図１７は、供給する周波
数を２倍とすることで、テスタの動作下の周波数の８倍
の周波数でシンクロナスＳＲＡＭを動作させる場合にお
いて、４ビットバースト動作書込を行なう場合のテスト
パターンを示すタイミングチャートである。

【０１２７】この場合、シンクロナスＳＲＡＭの構成等
は図７に示した入力制御回路４００を含む構成とするこ
とが可能である。クロック周波数のみを２倍とすること
で、テスタの動作下の周波数よりもより高い周波数での
テストが可能となる。

【０１２８】１周期目の８分の１周期における第１取込
位置Ａで信号／ＡＤＳＣを“Ｌ”レベルとすることによ
りバースト動作の開始アドレスが取込まれる。１周期目
の第２取込位置Ｂ、第３取込位置Ａ′、第４取込位置
Ｂ′において信号／ＡＤＶを“Ｌ”レベルとすること
で、バーストカウンタを合計３回動作させる。供給する
クロック信号の周波数を２倍とすることで、テスタ動作
の１周期において４ビットのバースト動作を２回行なう
構成とする。

【０１２９】８ビット分のバースト動作を行なうため、
アドレス信号の下位３ビットについては、テスタ中で
は、疑似的に以下の値に変化しているものとしてその期
待値を記憶することとする。第４ビット以上のアドレス
信号については１周期ごとにその値が更新されるものと
する。

【０１３０】すなわち、最下位ビットのＡ０について
は、４分の１周期ごとにその値が反転され、２桁目のビ
ットのＡ１については、アドレスビットＡ０と８分の１
周期ずれて、４分の１周期ごとにその値が反転している
ものとする。３桁目のアドレスビットＡ２については、
２分の１周期ごとにその値が反転しているものとする。

【０１３１】実際、シンクロナスＳＲＡＭ中のデータ書
込が行なわれるアドレスは、８分の１周期目の第１取込
位置Ａにおいて取込まれたアドレスからバーストカウン
タのカウント動作により決定されるアドレスとなるた
め、このテスタ中で疑似的に設定されるアドレスと実際
の書込が行なわれるアドレスとは一致しない。

【０１３２】しかしながら、読出動作においても、同様
に疑似アドレスが変化しているものとしてテストを行な
うことで、テスト動作に関する限りその不一致は問題と
ならない。

【０１３３】また、書込を行なう入力データは２分の１
周期ごとにその値を反転させるものとする。

【０１３４】以上のような書込動作を行なうことで、書
込動作自体は８分の１周期ごとに行なわれるものの、テ
スタの側での処理は４分の１周期以上の周期で行なえば
よく、テスタの負担が軽減され、連続して８ビットのバ
ースト動作による書込を無駄なく行なうことが可能とな
る。

【０１３５】図１８は、図１７で書込んだデータを通常
のテスト周波数の８倍の周波数で動作させる場合におい
て、４ビットバースト動作の読出を行なう際のテストパ
ターンを示すタイミングチャートである。

【０１３６】図１７と同様に、１周期目の取込位置Ａで
バースト動作の開始アドレスの取込が行なわれる。１周
期目の第２取込位置Ｂ、第３取込位置Ａ′、第４取込位
置Ｂ′において、信号／ＡＤＶを“Ｌ”レベルとするこ
とで、バーストカウンタを合計３回動作させる。

【０１３７】このような４ビットのバースト動作を１周
期中において２回行なうことで、８ビットのデータの連
続した読出を行なう構成とする。

【０１３８】図１７における書込動作から明らかなよう
に、最初の４ビットから読出されるデータはすべて同一
のデータ（Ｄ）であるため、テスタからは２分の１周期
のデータ変化を検知可能なウィンドストローブ信号ＷＳ
１が発生される。このウィンドストローブ信号ＷＳ１が
活性である期間中、出力データＤＯＵＴに変化がなけれ
ば、読出データが期待値と一致していると判断される。

【０１３９】同様にして、以後の４ビットの読出動作に
おいてもウィンドストローブ信号ＷＳ２が活性となり、
このウィンドストローブ信号ＷＳ２が活性である期間
中、読出信号ＤＯＵＴのレベルが変化しないことで、信
号ＤＯＵＴが期待値と一致しているものと判定される。

【０１４０】以上のように、連続して８ビットのデータ
がバースト動作により読出される場合でも、そのテスト
動作を無駄なく行なうことが可能となる。

【０１４１】図１９は、８ビットのデータを連続して通
常動作により書込む場合のテストパターンを示すタイミ
ングチャートである。

【０１４２】この場合、各取込位置Ａ、Ｂ、Ｃ、Ｄ、
Ａ′、Ｂ′、Ｃ′およびＤ′において、信号／ＡＤＳＣ
は常に“Ｌ”レベルであって、各取込位置におけるアド
レス信号がアドレスレジスタにラッチされる。一方、信
号／ＡＤＶが“Ｈ”レベルであって、信号／ＷＥが
“Ｌ”レベルであることにより、通常の書込動作が指定
される。

【０１４３】その他の点、たとえばアドレス信号の変化
や入力データの変化については、図１７に示したバース
ト動作における書込動作と同様である。

【０１４４】ただし、テスタの側でのアドレス信号の変
化は、疑似的なものではなく、実際にこのアドレスで指
定されるメモリセルにデータの書込が行なわれる点が異
なっているのみである。

【０１４５】図２０は、図１９で書込んだデータを８ビ
ット連続して通常動作において読出す場合のテストパタ
ーンを示すタイミングチャートである。

【０１４６】図１９に示した書込動作と同様にしてアド
レスを変化させることとすると、図１９における書込動
作から明らかなように、最初の４ビットから読出される
読出信号ＤＯＵＴは同一の信号（Ｄ）であり、以後の４
ビットから読出される読出データＤＯＵＴも同一のデー
タ（／Ｄ）となる。したがって、図１８に示したバース
ト動作モードにおけるテスト動作と同様に、２分の１周
期分のデータ変化を検出するためのウィンドストローブ
信号ＷＳ１がテスタにおいて発生させる構成とすればよ
い。

【０１４７】つまり、ウィンドストローブ信号ＷＳ１が
活性状態が“Ｈ”レベルである期間、テスタに入力され
る信号ＤＯＵＴのレベルが変化しない場合は、読出され
たデータが期待値と一致しているものと判定される。

【０１４８】一方、ウィンドウストローブ信号ＷＳ１が
活性である期間中に読出信号のレベルが変化すれば、期
待値との不一致があるものと判定される。

【０１４９】以後の４ビットについても同様にしてウィ
ンドストローブ信号の活性である期間中でのデータ判定
を行なうことで、シンクロナスＳＲＡＭの動作テストを
効率よく行なうことが可能となる。

【０１５０】しかも、書込動作自体は１周期（ｎの期
間）に８回行なわれるものの、テスタの動作は４分の１
周期以上の変化に対応できればよく、その負担が軽減さ
れる構成となっている。

【図面の簡単な説明】

【図１】 本発明の実施の形態１のシンクロナスＳＲＡ
Ｍ１００の構成を示す概略ブロック図である。

【図２】 シンクロナスＳＲＡＭの読出動作を示すタイ
ミングチャートである。

【図３】 本発明の実施の形態１の入力制御回路２００
の構成を示す回路図である。

【図４】 入力制御回路２００の動作を示すタイミング
チャートである。

【図５】 本発明の実施の形態２の入力制御回路３００
の構成を示す回路図である。

【図６】 入力制御回路３００の動作を説明するタイミ
ングチャートである。

【図７】 本発明の実施の形態３の入力制御回路４００
の構成を示す回路図である。

【図８】 入力制御回路４００の動作を説明するタイミ
ングチャートである。

【図９】 本発明の実施の形態４のバースト動作での書
込動作に対するテストパターンを示すタイミングチャー
トである。

【図１０】 図９に対応する読出動作のテストパターン
を示すタイミングチャートである。

【図１１】 本発明の実施の形態５の通常動作での書込
動作に対するテストパターンを示すタイミングチャート
である。

【図１２】 図１１に対応する読出動作のテストパター
ンを示すタイミングチャートである。

【図１３】 本発明の実施の形態６のバースト動作での
書込動作に対するテストパターンを示すタイミングチャ
ートである。

【図１４】 図１３に対応する読出動作に対するテスト
パターンを示すタイミングチャートである。

【図１５】 本発明の実施の形態７の通常動作での書込
動作に対するテストパターンを示すタイミングチャート
である。

【図１６】 図１５に対応する読出動作に対するテスト
パターンを示すタイミングチャートである。

【図１７】 本発明の実施の形態８のバースト動作での
書込動作に対するテストパターンを示すタイミングチャ
ートである。

【図１８】 図１７に対する読出動作のテストパターン
を示すタイミングチャートである。

【図１９】 本発明の実施の形態９の通常動作の書込動
作に対するテストパターンを示すタイミングチャートで
ある。

【図２０】 図１９に対する読出動作のテストパターン
を示すタイミングチャートである。

【図２１】 従来の入力制御回路１０００の構成を示す
回路図である。

【図２２】 入力制御回路１０００の動作を示すタイミ
ングチャートである。

【符号の説明】

１０ 制御回路、１２ アドレスレジスタ、１４ バー
スト制御信号発生回路、１６ バーストカウンタ、２０
メモリセルアレイ、２２ デコーダ回路、２４ セン
スアンプ＋書込ドライバ回路、２６ 入力レジスタ、２
８ 出力レジスタ、３０ アウトプットイネーブル信号
バッファ、３２ 出力バッファ、１００シンクロナスＳ
ＲＡＭ、２００、３００、４００、１０００ 入力制御
回路。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 外部クロック信号に同期して、制御信
   号、アドレス信号およびデータ信号を含む外部信号を取
   込む同期型半導体記憶装置であって、 行列状に配列された複数のメモリセルを含むメモリセル
   アレイと、 前記外部クロック信号の立上がりに応じて、前記制御信
   号を取込む制御回路と、 前記外部クロック信号の立上がりに応じて、前記アドレ
   ス信号を取込むアドレスレジスタと、 前記制御回路に制御されて、前記アドレス信号に対応す
   る前記メモリセルに対して、データの読出／書込を行な
   うメモリセル選択手段と、 外部からの前記データ信号を受けて、前記メモリセル選
   択手段に与えるデータ入力手段と、 前記メモリセル選択手段からのデータを受けて、外部に
   出力するデータ出力手段とを備え、 前記データ入力手段および前記データ出力手段は、前記
   外部クロック信号の立上がりおよび立下がりに応じて動
   作する、同期型半導体記憶装置。
2. 【請求項２】 前記データ入力手段は、 第１の電位レベルと第２の電位レベルとの間を変化する
   前記外部クロック信号に応じて相補的に開閉し、前記デ
   ータ信号を一端に受ける第１および第２のスイッチ手段
   と、 前記第１および前記第２のスイッチ手段の他端とそれぞ
   れ接続する第１および第２のラッチ手段と、 前記第１および第２のラッチ手段の出力をそれぞれ受
   け、前記第１および前記第２のスイッチ手段とは逆相で
   相補的に開閉する第３および第３のスイッチ手段とを含
   み、 前記データ出力手段は、 前記外部クロック信号に応じて相補的に開閉し、前記メ
   モリセル選択手段からのデータを一端に受ける第５およ
   び第６のスイッチ手段と、 前記第５および前記第６のスイッチ手段の他端とそれぞ
   れ接続する第３および第４のラッチ手段と、 前記第３および前記第４のラッチ手段の出力をそれぞれ
   受け、前記第５および前記第６のスイッチ手段とは逆相
   で相補的に開閉する第７および第８のスイッチ手段とを
   含む、請求項１記載の同期型半導体記憶装置。
3. 【請求項３】 テストモード信号に応じて、前記第２お
   よび前記第４のスイッチ手段を前記外部クロック信号に
   かかわらず遮断状態とする入力モード制御手段と、 前記テストモード信号に応じて、前記第６および前記第
   ８のスイッチ手段を前記外部クロック信号にかかわらず
   遮断状態とする出力モード制御手段とをさらに備える、
   請求項２記載の同期型半導体記憶装置。
4. 【請求項４】 外部クロック信号に同期して、制御信号
   およびアドレス信号を含む外部信号を取込む同期型半導
   体記憶装置であって、 行列状に配列された複数のメモリセルを含むメモリセル
   アレイと、 前記外部クロック信号の立上がりに応じて、前記制御信
   号を取込む制御回路と、 前記外部クロック信号の立上がりに応じて、前記アドレ
   ス信号を取込むアドレスレジスタと、 前記制御回路に制御されて、前記アドレス信号に対応す
   る前記メモリセルに対して、データ信号の読出／書込を
   行なうメモリセル選択手段と、 外部からの前記データ信号を受けて、前記メモリセル選
   択手段に与えるデータ入力手段と、 前記メモリセル選択手段からのデータを受けて、外部に
   出力するデータ出力手段とを備え、 前記データ入力手段および前記データ出力手段は、前記
   外部クロック信号および前記外部クロック信号とは逆相
   の外部サブクロック信号の立上がりに応じてデータ信号
   を取込む、同期型半導体記憶装置。
5. 【請求項５】 前記データ入力手段は、 前記外部クロック信号および前記外部サブクロック信号
   に応じて相補的に開閉し、前記データ信号を一端に受け
   る第１および第２のスイッチ手段と、 前記第１および前記第２のスイッチ手段の他端とそれぞ
   れ接続する第１および第２のラッチ手段と、 前記第１および前記第２のラッチ手段の出力をそれぞれ
   受け、前記第１および前記第２のスイッチ手段とは逆相
   で相補的に開閉する第３および第４のスイッチ手段とを
   含み、 前記データ出力手段は、 前記外部クロック信号および前記外部サブクロック信号
   に応じて相補的に開閉し、前記メモリセル選択手段から
   のデータを一端に受ける第５および第６のスイッチ手段
   と、 前記第５および前記第６のスイッチ手段の他端とそれぞ
   れ接続する第３および第４のラッチ手段と、 前記第３および前記第４のラッチ手段の出力をそれぞれ
   受け、前記第５および前記第６のスイッチ手段とは逆相
   で、相補的に開閉する第７および第８のスイッチ手段と
   を含む、請求項４記載の同期型半導体記憶装置。
6. 【請求項６】 テストモード信号に応じて、前記第２お
   よび前記第４のスイッチ手段を、前記外部クロック信号
   にかかわらず遮断状態とする入力モード制御手段と、 前記テストモード信号に応じて、前記第６および前記第
   ８のスイッチ手段を前記外部クロック信号にかかわらず
   遮断状態とする出力モード制御手段とをさらに備える、
   請求項５記載の同期型半導体記憶装置。
7. 【請求項７】 外部クロック信号に同期して、制御信号
   およびアドレス信号を含む外部信号を取込む同期型半導
   体記憶装置であって、 行列状に配列された複数のメモリセルを含むメモリセル
   アレイと、 前記外部クロック信号の立上がりに応じて、前記制御信
   号を取込む制御回路と、 前記外部クロック信号の立上がりに応じて、前記アドレ
   ス信号を取込むアドレスレジスタと、 前記制御回路に制御されて、前記アドレス信号に対応す
   る前記メモリセルに対して、データの読出／書込を行な
   うメモリセル選択手段と、 外部からの前記データ信号を受けて、前記メモリセル選
   択手段に与えるデータ入力手段と、 前記メモリセル選択手段からのデータを受けて、外部に
   出力するデータ出力手段とを備え、 前記データ入力手段および前記データ出力手段は、前記
   外部クロック信号および前記外部クロック信号とは１／
   ４周期ずれた外部サブクロック信号の立上がりおよび立
   下がりに応じて、データ信号を取込む同期型半導体記憶
   装置。
8. 【請求項８】 外部からの制御信号を受けて、カウンタ
   制御信号を出力するバースト制御手段と、 前記カウンタ制御信号に応じて、内部アドレス信号を発
   生し、前記メモリセル選択手段に与えるバーストカウン
   タとをさらに備える、請求項１または４記載の同期型半
   導体記憶装置。
9. 【請求項９】 外部クロック信号の立上がりおよび立下
   がりに応じて、外部からデータ信号を取込む同期型半導
   体記憶装置に対する試験方法であって、 連続してデータを書込む書込動作では、アドレス信号の
   うち、互いに１ビットを反転させたアドレスに対して、
   それぞれ反転したデータ信号を書込む試験方法。
10. 【請求項１０】 外部クロック信号および前記外部クロ
    ック信号とは逆相の外部サブクロック信号の立上がりお
    よび立下がりに応じて、外部からデータ信号を取込む同
    期型半導体記憶装置に対する試験方法であって、 連続してデータを書込む書込動作では、アドレス信号の
    うち、互いに１ビットを反転させたアドレスに対して、
    それぞれ反転したデータ信号を書込む試験方法。
11. 【請求項１１】 外部クロック信号および前記外部クロ
    ック信号と１／４周期ずれた外部サブクロック信号との
    立上がりおよび立下がりに応じて、外部から４ビットの
    データを連続して取込む同期型半導体記憶装置に対する
    試験方法であって、 アドレス信号の最下位ビットを前記外部クロック信号に
    同期して１／２周期ごとに反転させ、 アドレス信号の２桁目のビットを、前記外部サブクロッ
    ク信号に同期して１／２周期ごとに反転させ、 アドレス信号の３桁目のビットを前記外部クロック信号
    の周期で更新し、 前記外部クロック信号に同期して、１／２周期ごとに反
    転したデータを書込む試験方法。
12. 【請求項１２】 外部クロック信号および外部クロック
    信号と１／４周期ずれた外部サブクロック信号の立上が
    りおよび立下がりに応じて、一連の書込動作により外部
    から８ビットのデータを連続して取込む同期型半導体記
    憶装置に対する試験方法であって、 アドレス信号の最下位ビットを前記外部クロック信号に
    同期して１／２周期ごとに反転させ、 アドレス信号の２桁目のビットを、前記外部サブクロッ
    ク信号に同期して１／２周期ごとに反転させ、 アドレス信号の３桁目のビットを、前記外部クロック信
    号の周期で反転させ、 アドレス信号の４桁目のビットを前記外部クロック信号
    の２周期ごとに更新し、 前記外部クロック信号に同期して、１周期ごとに反転し
    たデータを書込む試験方法。