KR100274731B1

KR100274731B1 - 전력소비를최소화한동기dram

Info

Publication number: KR100274731B1
Application number: KR1019970045915A
Authority: KR
Inventors: 다츠야 간다; 히로유키 고바야시
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1997-04-03
Filing date: 1997-09-05
Publication date: 2000-12-15
Also published as: JPH10283775A; US6014339A; KR19980079350A; JP3504104B2

Abstract

고속으로 동작하면서도 적은 전력 소비량만을 필요로하는 SDRAM이 개시되었다. 이 SDRAM은 외부에서 입력되는 클록에 동기하여 동작하는 동기 DRAM으로서, 외부 클록 신호를 사용하여 동작 클록을 생성하는 클록 버퍼와, 복수의 파이프라인과, 파이프라인 사이에 설치되어 이전 단의 출력을 다음 단에 입력하는 타이밍을 규정하도록 동작 클록 신호에 따라 동작하는 게이트를 갖는 파이프라인을 구비한다. 연속적으로 행해지는 동작의 적어도 일부를 파이프라인 동작으로 행하는 동기 DRAM에 있어서, 동기 DRAM의 동작 상태로부터 파이프라인을 동작시킬 필요가 있는지의 여부를 판정하는 동작 명령 판정 회로와, 동작 명령 판정 회로가 파이프라인을 동작시킬 필요가 있다고 판정했을 때에만 동작 클록 신호가 게이트에 공급되도록 제어하는 게이트 제어 회로를 추가로 구비한다.

Description

전력 소비를 최소화한 동기 DRAM{SYNCHRONOUS DRAM WHOSE POWER CONSUMPTION IS MINIMIZED}

본 발명은 외부 입력 신호에 동기하여 동작하는 동기 다이나믹 랜덤 억세스 메모리(동기 DRAM 또는 SDRAM)에 관한 것이다. 특히, 본 발명은 처리 속도를 높이기 위해 하나의 처리 동작에 관계하는 신호 경로가 다수 단(stage)의 파이프라인으로 분할되고 이러한 단들이 병렬로 동작하는 동기 DRAM에 관한 것이다.

통상, 반도체 집적 회로(LSI)에 신호가 외부로부터 입력되고 이 입력 신호에 따라 처리 동작이 행해져서 출력 신호가 출력된다. 따라서, 외부 입력 신호에 대해 적절한 타이밍으로 출력 신호를 출력하는 것이 중요하다. 범용 LSI에 있어서, 이러한 타이밍은 통상, LSI용 사양으로 규정되어 있다. SDRAM을 예로 들면, 어드레스 신호의 최대 주파수와 함께, 어드레스 신호의 상태 변화 에지에서 데이타를 출력하는 타이밍과 데이타를 기록하기 위한 데이타 셋업 시간이 명시되어 있다.

최근, 컴퓨터 시스템에 있어서의 CPU의 고속 클록 또는 다른 여러가지 전자 회로의 높은 처리 속도에 대처하기 위해, 고속으로 동작할 수 있는 인터페이스 수단이 요구되고 있다. 예컨대, 100MHz이상의 클록을 사용하는 CPU도 등장하였다. 메인 메모리로서 널리 사용되는 DRAM의 액세스 속도나 데이타 전송 속도는 이러한 클록 주파수의 1/10이다. 그래서, 100MHz이상의 데이타 전송 속도를 실현하기 위한 시도로 SDRAM 등의 각종의 새로운 방식의 DRAM이 제안되고 있다.

SDRAM은 외부로부터 입력되는 고속의 클록에 동기하여 데이타를 입력 또는 출력한다. SDRAM은 내부에 복수 비트의 데이타를 병렬로 입력 또는 출력할 수 있는 복수의 유닛을 가지고, 외부 인터페이스가 이 복수 비트의 데이타를 직렬 데이타로 변환함으로써 고속화하는 방식과, 내부 동작을 파이프라인화하여 파이프라인의 동작을 병렬로 행함으로써 고속화하는 방식이 있다. 본 발명은 파이프라인 방식의 SDRAM에 관한 것이다. 본 명세서에서 파이프라인 방식 SDRAM은 간단히 SDRAM으로 부르기로 한다.

SDRAM은 연속하는 어드레스, 즉 연속하는 컬럼 어드레스의 데이타의 입출력을 고속으로 행할 수 있으며, 이 동작 모드를 버스트 모드라고 부른다. 버스트 모드에서 데이타의 입출력을 행할 때에는, 버스트 모드를 가리키는 제어 신호를 입력한다. 동시에, 입출력을 개시하는 어드레스와, 연속하여 입출력되는 데이터 아이템의 길이가 입력된다. 파이프라인 방식을 사용하는 SDRAM에서는, 이 버스트 모드시의 데이타의 입출력에 관계하는 신호 경로, 실제로는 데이타의 독출시의 출력 경로가 파이프라인화 된다.

SDRAM에서의 독출 동작에 관계하는 처리 회로는 처리의 흐름에 따라서 복수의 단으로 분할된다. 분할된 각각의 단의 회로를 파이프라인이라 칭한다. 인접하고 있는 파이프라인 사이에, 이전단의 데이타를 후속단에 입력하는 타이밍을 제어하는 게이트가 설치된다. 내부 클록은 클록 버퍼로부터 파이프라인 및 게이트에 공급된다. 파이프라인 및 게이트는 공급된 내부 클록에 따라서 제어된다.

최근, 배터리 구동식 휴대형 컴퓨터 분야에 동작 속도의 고속화가 요구되어 메모리로서 SDRAM을 사용하는 것이 필요하게 되었다. 이러한 배터리 구동식 휴대형 컴퓨터에 있어서, 소비 전력을 최소화하는 것은 대단히 중요하다. 즉, SDRAM은 고속으로 동작하는 동시에 소비 전력을 최소화해야 한다.

SDRAM의 게이트는 P채널 트랜지스터와 N채널 트랜지스터를 조합시킨 트랜스퍼 게이트로 구성된다. 트랜스퍼 게이트는 고속으로 온/오프를 반복하므로, 소비 전력(충전 및 방전 전류)이 매우 크다. 이 때문에, SDRAM 전체의 소비 전력이 커지게 되었다. 종래의 SDRAM에서는 고속 동작의 요구는 충족시킬 수 있어도, 저소비 전력의 요구는 충족시킬 수 없다는 문제가 있었다.

본 발명은 이러한 문제를 해결하기 위한 것으로, 고속 동작하는 SDRAM의 소비 전력을 최소화하는 것을 목적으로 한다.

도 1은 동기 DRAM(SRAM)의 전체 구성을 나타내는 블록도.

도 2는 SDRAM의 기본적인 동작을 나타내는 타이밍 차트.

도 3은 파이프라인 SDRAM의 기본적인 동작도.

도 4a는 본 발명의 SDRAM의 기본 구성을 나타내는 도면.

도 4b는 동작 신호를 나타내는 타이밍 차트.

도 5는 본 발명의 실시예에 따른 SDRAM의 파이프라인 구성을 나타내는 도면.

도 6은 실시예의 제1 게이트의 회로 구성을 나타내는 도면.

도 7은 실시예의 제2 게이트의 회로 구성을 나타내는 도면.

도 8은 실시예의 게이트 정지 신호 생성 회로의 회로 구성을 나타내는 도면.

도 9는 실시예의 제1 게이트 제어 회로의 회로 구성을 나타내는 도면.

도 10은 실시예의 제2 게이트 제어 회로의 회로 구성을 나타내는 도면.

도 11은 실시예에 따른 동작 상태를 리스트로 나타낸 도표.

〈도면의 주요 부분에 대한 부호의 설명〉

11 : 클록 신호 입력 단자

12 : 신호 출력 단자

21 : 파이프라인 1

22 : 파이프라인 2

23 : 파이프라인 3

31 : 제1 게이트

32 : 제2 게이트

41 : 동작 명령 판정 회로

42 : 제1 게이트 제어 회로

43 : 제2 게이트 제어 회로

본 발명의 동기 DRAM에 있어서, 파이프라인은 항상 동작할 필요는 없으며 일부 동작 모드나 동작 상태에 따라 반드시 동작할 필요가 있는 것도 아니다. 파이프라인이 동작할 필요가 없는 경우에는 게이트에 공급되는 동작 클록 신호를 중단하여 게이트에서의 소비 전력을 감소시킨다. 따라서, 본 발명의 동기 DRAM은 동기 DRAM의 동작 상태로부터 파이프라인을 동작시킬 필요가 있는지의 여부를 판정하는 동작 명령 판정 회로와, 동작 명령 판정 회로가 파이프라인을 동작시킬 필요가 있다고 판정했을 때에만 동작 클록이 게이트에 공급되도록 제어하는 게이트 제어 회로를 구비한다.

현재의 SDRAM에 있어서, 파이프라인 구성으로 하는 것은 주로, 데이타를 독출할 때의 신호 경로이다. 본 발명은 데이타를 독출하는 신호 경로가 파이프라인으로 분할된 파이프라인 시스템에 적용되지만, 이것에 제한되지 않는다. 본 발명은 데이타를 기록할 때의 신호 경로가 파이프라인화됨에 따라 파이프라인 시스템에도 당연히 적용될 수 있다. 다른 신호 경로를 파이프라인으로 구성한 경우에, 파이프라인이 동작할 필요가 없는 경우에는 본 발명이 신호 경로에 적용될 수 있다.

본 발명의 양호한 실시예의 상세한 설명에 앞서, 종래 기술과 본 발명간의 차이를 명확하게 이해시키기 위해 종래 기술의 동기 다이나믹 랜덤 액세스 메모리(SDRAM)가 관련 도면을 참조하여 기술될 것이다.

도 1은, SDRAM의 구성의 일예인, 2개의 뱅크를 가지며 8비트 데이터 길이를 처리하는 16 메가바이트의 기억 용량을 갖는 SDRAM의 블록도이다.

SDRAM은 범용 DRAM의 코어 메모리(108a,108b) 이외에, 클록 버퍼(101), 명령 디코더(102), 어드레스 버퍼/레지스터 및 뱅크 어드레스 선택부(103; 이하, 어드레스 버퍼라 함), I/O 데이타 버퍼/레지스터(104), 제어 신호 래치(105a,105b), 모드 레지스터(106), 컬럼 어드레스 카운터(107a,107b)를 갖고 있다. /CS, /RAS, /CAS, /WE 단자는 종래의 동작과는 달리, 그 조합으로 각종 명령을 입력함으로써 동작 모드가 결정되게 되어 있다. 각종 명령은 명령 디코더로 해독된다. 각각의 회로는 동작 모드에 따라서 제어된다. 또한, /CS, /RAS, /CAS, /WE 신호는 제어 신호 래치(105a,l05b)에도 입력되어 다음 명령이 입력될 때까지 유지된다.

어드레스 신호는 어드레스 버퍼(103)에 의해 증폭되어 각 뱅크의 로드(load) 어드레스로서 사용되고, 컬럼 어드레스 카운터(107a,107b)의 초기치로서도 사용된다. DRAM인 코어 메모리(108a,108b)에서 독출된 신호는 I／O 데이타 버퍼/레지스터(104)로 증폭되어 외부에서 입력되는 외부 클록 CLK의 상승에 동기하여 출력된다. 입력 신호에 관해서도 동일한 동작이 행해진다. 입력된 데이타는 I／O 데이타 버퍼/레지스터(104)에 기록된다.

도 2는 일반적인 SDRAM의 독출 동작의 타이밍을 나타내는 도면이다.

외부 클록 CLK는 이 SDRAM이 사용되는 시스템으로부터 공급되는 신호이다. 이 클록 CLK의 상승에 동기하여, 각종 명령, 어드레스 신호, 입력 데이타가 인출되거나 또는 출력 데이타가 출력된다.

SDRAM에서 데이타가 독출될 경우, 명령 신호(/CS, /RAS, /CAS, /WE 신호)의 조합으로부터 액티브(ACT) 명령을 명령 단자에 입력하고, 어드레스 단자에는 로우 어드레스 신호가 입력된다. 명령 및 로우 어드레스가 입력되면, SDRAM은 액티브 상태가 되고, 로우 어드레스로 나타낸 워드 라인을 선택하여 워드 라인상의 셀 정보를 비트 라인에 출력하고, 감지 증폭기를 사용하여 상기 정보를 증폭한다.

이러한 로우 어드레스에 관하여 필요한 동작 시간 rRCD 후에, 독출 명령과 컬럼 어드레스를 입력한다. 컬럼 어드레스에 따라, 선택된 감지 증폭기 데이타를 데이타 버스선에 출력하고, 데이타 버스 증폭기로 증폭한다. 데이터는 출력 버퍼로부터 출력 단자 DQ에 출력된다. 이러한 일련의 동작은 범용 DRAM에서의 동작과 완전히 동일하다. SDRAM의 경우, 컬럼 어드레스에 관하여 회로가 파이프라인 동작하게 되어 있으며, 독출 데이타는 매사이클동안 연속하여 출력되게 된다. 이에 의해 데이타 전송 주기는 외부 클록의 주기와 같게 된다.

SDRAM에서의 액세스 시간에는 3종류가 있으며, 어느 것이나 클록 CLK의 상승 시점을 기준으로 하여 정의된다. 도 2에 있어서, tRAC는 로우 어드레스 액세스 시간, tCAC는 컬럼 어드레스 액세스 시간, tAC는 클록 액세스 시간을 나타내고 있다. 이 SDRAM을 고속 메모리 시스템에 사용할 경우, 명령을 입력하고나서 최초로 데이타가 획득되는데 필요한 시간인 tRAC나 tCAC도 중요하지만, 데이타의 전송 속도를 높이기 위해서는 클록 액세스 시간 tAC도 중요하다.

도 3은, SDRAM의 독출 동작에 있어서의 파이프라인 동작을 설명하기 위한 블록도로서, 그 일예로서 3개의 파이프라인을 나타내고 있다.

SDRAM에서의 독출 동작에 관계하는 처리 회로는 처리의 흐름에 따라서 복수 단으로 분할되어 있다. 분할된 각 단의 회로는 파이프라인으로 지칭된다. 전단의 데이타를 후속단에 입력하는 타이밍을 제어하는 게이트는 인접하고 있는 파이프라인 사이에 설치된다. 클록 버퍼(101)는 외부 클록 CLK을 사용하여 파이프라인 및 게이트에 공급되는 내부 클록을 생성한다. 파이프라인 및 게이트는 공급되는 내부 클록에 따라서 제어된다.

이 예에 있어서, 파이프라인-1에서는, 컬럼 어드레스 버퍼(116)는 어드레스 신호를 증폭하여 컬럼 디코더(118)에 이 어드레스 신호를 전송한다. 컬럼 디코더(118)로 선택된 어드레스 번지에 상당하는 감지 증폭기 회로(117)의 정보를 데이타 버스에 출력하여, 데이타 버스의 정보를 데이타 버스 증폭기(119)에서 증폭한다. 파이프라인-2는 하이 임피던스 제어 회로(120)와 데이타 길이 변환 회로(130)로 구성된다. 예컨대, 외부 데이타 길이가 16비트인 경우, 내부 데이타 길이를 32비트로 구성한다. 이 경우, 데이타 버스 증폭기(119)로부터 출력되는 데이타는 32비트이고, 데이타 길이 제어 회로(130)가 이 32비트의 데이타를 16비트로 변환하여 출력한다. 데이타 길이 제어 회로(130)는 제어 신호에 따라 데이타의 길이를 4비트, 8비트, 16비트의 데이타 길이로 선택할 수 있다. 하이 임피던스 제어 회로(130)는 출력 임피던스를 제어한다. 파이프라인-3은 출력 버퍼(104)로 구성되어 있고, 출력 데이타 버퍼(104)는 출력 타이밍을 조정한다. 어느 쪽의 파이프라인 내의 회로도 클록 사이클 시간 내에 동작을 완료하면, 파이프라인과 파이프라인 사이에 있는 게이트(121,122)를 외부 클록 CLK로 동기하여 개폐함으로써, 릴레이식으로 데이타를 전송할 수 있다. 이에 따라, 파이프라인에서의 동작은 병행하여 행해지고, 데이타는 외부 클록 CLK에 동기하여 출력 단자를 통해 연속적으로 출력되게 된다.

도 3에 도시된 바와 같이, 종래의 SDRAM에 있어서, 버스트 모드에서 데이타의 입출력에 관계하는 신호 경로를 파이프라인 구성으로 하고, 각 파이프라인 사이에 게이트(121,122)를 설치하였다. 게이트(121,122)는 각각 P채널 트랜지스터와 N채널 트랜지스터를 조합시킨 트랜스퍼 게이트로 구성된다. 게이트(121,122)에는 클록 신호와 같은 주파수의 고속의 신호가 인가되고, 트랜스퍼 게이트는 고속으로 온/오프를 반복하기 때문에, 게이트에서의 소비 전력(충방전 전류)이 매우 크다.

도 4a는 본 발명의 동기 DRAM의 기본 구성을 나타내는 도면이고, 도 4b는 동작 신호를 나타내는 타이밍 차트이다.

도시된 바와 같이, 본 발명의 동기 DRAM은 외부에서 입력되는 클록 CLK에 동기하여 동작하는 동기 DRAM으로서, 외부 클록을 사용하여 동작 클록 신호 n01을 생성하는 클록 버퍼와, 복수 단의 파이프(21,22,23)와, 파이프라인 사이에 설치되어, 이전 단의 출력을 다음 단에 입력하는 타이밍을 규정하도록 동작 클록 신호에 따라서 동작하는 게이트(31,32)를 갖는 파이프라인을 구비한다. 연속적으로 행해지는 동작의 적어도 일부를 파이프라인 동작으로 행하는 동기 DRAM에 있어서, 동기 DRAM의 동작 상태로부터 파이프라인을 동작시킬 필요가 있는지의 여부를 판정하는 동작 명령 판정 회로(41)와, 동작 명령 판정 회로(41)가 파이프라인을 동작시킬 필요가 있다고 판정했을 때에만 동작 클록 신호가 게이트에 공급되도록 제어하는 게이트 제어 회로(42,43)를 추가로 구비한다.

도 4b에 도시된 바와 같이, 동작 클록 신호 a는 외부 클록 CLK과 같은 주파수의 신호이다. 종래, 동작 클록 신호는 항상 게이트를 구성하는 트랜스퍼 게이트에 인가되었지만, 본 발명에서는 동작 명령 판정 회로(41)가 파이프라인을 동작시킬 필요가 있는지의 여부를 판정하여, 동작할 필요가 있을 때에는 예컨대, 신호 d를 「고레벨(H)」로 하고, 동작할 필요가 없을 때에는 신호 d를 「저레벨(L)」로 한다. 제1 게이트 제어 회로(42)는 동작 클록 신호 a와 신호 d가 입력되는 NAND 게이트를 포함하고 있다. 신호 d가 「L」일 때에는 n01은 「L」로 고정되기 때문에, 게이트(31)를 구성하는 트랜스퍼 게이트는 차단 상태가 되어, 거의 전력이 소비되지 않는 상태가 된다.

게이트(31,32)로의 동작 클록 신호의 공급을 정지할 때에는, 게이트를 도통 상태로 하여도 좋다.

이하에, 본 발명의 실시예에 관해서 설명한다. 도 4a 및 도 4b에 도시한 바와 같이, 본 발명은 종래의 SDRAM의 구성에 덧붙여서 동작 명령 판정 회로의 출력에 의존하는 게이트 제어 회로가 포함된 점이 특징이다. 그 이외의 부분에 관해서는 종래의 구성이 그대로 사용할 수 있기 때문에, 이하에서는 게이트, 동작 명령 판정 회로, 및 게이트 제어 회로에 관한 부분만을 설명한다. 상기한 바와 같이, 현재의 SDRAM에서는, 파이프라인 구성으로 하는 것은 주로, 데이타를 독출할 때의 신호 경로이다. 이하에, 본 발명을 데이타를 독출하는 신호 경로의 파이프라인에 적용한 실시예에 관해서 설명한다.

도 5는 본 발명의 실시예의 SDRAM의 데이타 독출 신호 경로의 파이프라인 구성을 나타내는 도면이다. 도시된 바와 같이, 파이프라인-1은 컬럼 어드레스 신호가 입력되는 입력 단자(11; 복수의 입력 단자 포함), 컬럼 어드레스 버퍼(116), 명령 디코더(102), 코어 메모리(108; 감지 증폭기 포함), 및 데이타 버스 증폭기(119)로 구성된다. 파이프라인-2는 데이타 길이 32비트의 데이타 버스 증폭기(119)의 출력을, 필요한 비트 길이로 변환하는 비트 길이 제어 회로(130)와 하이 임피던스 제어 회로(120)로 구성된다. 파이프라인-3은 하이 임피던스 제어 회로(120)로부터 출력되는 데이타가 외부 클록에 동기하여 출력되도록 제어하는 출력 회로(232)로 구성된다. 파이프라인-1과 파이프라인-2의 사이에는 제1 게이트(31)가 설치되고, 제1 게이트(31)는 제1 게이트 제어 회로(421)에 의해 제어된다. 파이프라인-2와 파이프라인-3의 사이에는 제2 게이트(32)가 설치되고, 제2 게이트(32)는 제2 게이트 제어 회로(422)에 의해 제어된다. 또한, 명령 디코더(102) 및 컬럼 어드레스 카운터로부터 전송된 신호에 기초하여 파이프라인을 동작시킬 필요가 있는지의 여부를 판정하여, 그 판정 결과에 따라서 게이트 정지 신호 pz를 출력하는 게이트 정지 신호 생성 회로(411)가 설치된다.

상기한 바와 같이, 도 5의 파이프라인의 구성은 도 3에 나타낸 종래의 구성에 게이트 정지 신호 생성 회로(411)와, 제1 및 제2 게이트 제어 회로(421,422)를 추가한 구성이다. 보다 정확히 말하면, 제1 및 제2 게이트 제어 회로(421,422)는 종래의 회로에도 설치되어, 관련 게이트를 제어하는 신호를 생성하지만, 본 실시예에서의 제1 및 제2 게이트 제어 회로(421,422)에는 게이트 정지 신호 생성 회로(411)로부터 출력되는 게이트 정지 신호 pz에 따라 각 게이트에 인가되는 동작 클록 신호의 발생을 정지시키는 기능이 부가되어 있다. 본 실시예에서는 동작 모드에 따라서, 제1 게이트(31)와 제2 게이트(32)가 모두 도통 상태가 되는 상태 1과, 제1 게이트(31)는 도통 상태가 되지만 제2 게이트(32)는 클록에 동기하여 동작하는 상태 2와, 제1 게이트(31)와 제2 게이트(32)가 모두 클록에 동기하여 동작하는 상태 3과, 제1 게이트(31)와 제2 게이트(32)가 모두 차단 상태가 되는 상태 4를 취할 수 있도록 되어 있다. 상태 1은 예컨대, 파이프라인 동작을 행하지 않을 때의 상태 또는 SDRAM이 통상의 DRAM처럼 동작을 행할 때의 상태이다. 상태 2는 약간 주파수가 낮은 클록 신호가 사용되는 경우의 상태, 또는 제1 게이트는 도통 상태로 하고, 파이프라인-1과 파이프라인-2은 제1 단계 파이프라인으로서 동작하고, 파이프-3은 제2 단계 파이프라인으로 동작하는, 2 단계 파이프라인 구성으로 한 상태이다. 상태 3은 도시한 바와 같이, 3 단계 파이프라인 구성으로 할 경우이다. 상태 4는 파이프라인을 동작시킬 필요가 없을 때의 상태이다.

도 6은 제1 게이트(31)의 구성을 나타내는 도면이다. 도 6에 도시된 바와 같이, 데이타 버스 증폭기(119)의 출력 sk는, 인버터 i01를 통해, P채널 트랜지스터 m01과 N채널 트랜지스터 m02로 구성되는 트랜스퍼 게이트에 입력된다. 트랜스퍼 게이트의 출력에는, 인버터 i03 및 i04로 구성되는 플립플롭이 접속된다. 플립플롭은 다음 단으로 출력 신호 s1을 출력한다. N채널 트랜지스터 m02의 게이트에는 제1 동작 클록 cka가 인가되고, P채널 트랜지스터 m01의 게이트에는 동작 클록 cka를 인버터 i02로 반전한 신호가 인가된다. 트랜스퍼 게이트는 동작 클록 cka가 「H」일 때에 도통 상태로 되고, 「L」일 때에 차단 상태로 된다. 따라서, 동작 클록 cka가 클록 신호와 같이 변화할 때에는, 트랜스퍼 게이트는 동작 클록 cka의 주기로 교호적으로 도통 상태와 차단 상태가 된다. 도통 상태일 때에는 트랜스퍼 게이트는 반전된 출력 신호 sk를 통과시켜서 플립플롭을 출력 신호 sk를 처리할 수 있는 상태로 세팅하고, 차단 상태일 때에는 그 상태를 유지하여, 출력 신호 sk의 상태가 변화하여도 플립플롭의 상태는 변화하지 않도록 한다. 이에 의해, 동작 클록 cka에 동기하여 파이프라인-1의 출력을 파이프라인-2에 보낼 수 있다. 도 6은 1비트분을 처리하는 게이트 회로를 나타내고 있고, 데이타 길이를 규정하는 비트수만큼 도 6에 도시된 회로가 설치된다.

도 7은 제2 게이트(32)의 구성을 나타내는 도면이다. 하이 임피던스 제어 회로(120)는 제1 게이트(31)를 통과한 데이타 버스 증폭기(119)의 출력을 상보 신호로 변환하여 출력한다. 도 7에서, 신호 smz와 smx는 이러한 상보 신호이고, 각각 P채널 트랜지스터 m11와 N채널 트랜지스터 m12를 조합시킨 트랜스퍼 게이트와, N채널 트랜지스터 m13와 P채널 트랜지스터m14를 조합시킨 트랜스퍼 게이트에 입력된다. 이 트랜스퍼 게이트는 신호 ckb로 제어되고, ckb가 「H」일 때에는 차단 상태가 되고, 「L」일 때에는 도통 상태가 되며, 동작 클록 신호가 입력되면 차단 상태와 도통 상태를 반복한다. 이 트랜스퍼 게이트의 다음에는 NAND 게이트 a12와 인버터 Iv12로 구성되는 래치와 NOR 게이트 o12와 인버터 Iv13로 구성되는 래치가 설치되어 있으며, 그 후에 또 P채널 트랜지스터 m15와 N채널 트랜지스터 m16를 조합시킨 트랜스퍼 게이트와, N채널 트랜지스터 ml7와 P채널 트랜지스터 m18를 조합시킨 트랜스퍼 게이트가 설치된다. 이 트랜스퍼 게이트는 신호 ckc로 제어된다. 파이프라인-2의 출력을 파이프라인-3에 전달하는 타이밍을 조정하기 위해 이와 같이 2단 트랜스퍼 게이트를 설치한다. 파이프라인-2 출력의 상보 신호는 앞의 트랜스퍼 게이트를 도통한 후, 래치 회로에 의해 일시적으로 유지된다. 트랜스퍼 게이트가 도통 상태가 되면 신호는 파이프라인-3에 전달된다. 다음의 트랜스퍼 게이트를 도통한 신호는 각각 딜레이부(51,52)를 통과하여 타이밍 조정된 후, NAND 게이트 a13와 o13에 입력된다. NAND 게이트 a11와 NOR 게이트 o12는 상태 1일 때에, 입력 smz와 smx가 상기의 경로를 통과하지 않고서 직접 NAND 게이트 a13와 NOR 게이트 o13에 입력되도록 바이패스하기 위한 경로이다. 신호 la1는 상태 1일 때에 바이패스 경로가 유효해지고, 그 이외의 상태에서는 트랜스퍼 게이트를 포함하는 경로가 유효하게 되도록 제어하는 제어 신호이며, a11과 o11 및 a12와 o12에 입력된다. 또한, 트랜지스터 m19에서 m26으로 구성되는 부분은, 상태 1일 때에 딜레이부(51,52)의 출력을 각각 「H」와 「L」로 고정하기 위한 회로이다.

도 8은 게이트 정지 신호 생성 회로의 구성을 나타내는 도면이다. 상태 판정 회로(410)는 명령 디코더(102)로부터의 신호 및 컬럼 어드레스 카운터(107a,107b)에서 신호가 입력되는 논리 회로이고, 이들 신호로부터 이제부터 행하는 동작이 독출 동작인지의 여부를 판정한다. 제1 및 제2 게이트(31,32)를 동작시킬 필요가 있을 때에는 출력 신호 caz를 「L」로 하고, 동작시킬 필요가 없을 때에는 「H」로 한다. 출력 신호 caz는 파이프라인 동작이 초단에서 종료한 시점에서 「H」로 변화하지만, 파이프라인 동작이기 때문에 또 2단분의 동작을 행하여 모든 파이프라인 동작이 종료한다. 인버터 Iv31에서 Iv42, NOR 게이트 o31에서 o33, 2개의 트랜스퍼 게이트 및 딜레이부(53)는 신호 caz를 2클록분까지 연장함으로써 게이트 정지 신호 pz를 생성하기 위한 회로이다. 게이트 정지 신호 pz는 게이트 동작을 정지하여 게이트를 차단할 때에는 「L」로, 그 이외일 때애는 「H」로 된다. 신호 t1과 t2는 테스트시에 신호 pz를 「H」로 하기 위한 신호이고, 클록 신호 ck1는 트랜스퍼 게이트를 동작시키기 위해 사용된다.

도 9는 제1 게이트 제어 회로(421)의 회로 구성을 나타내는 도면이다. 도시된 바와 같이, 이 회로는 2개의 NAND 게이트 a51와 a52로 구성되고, 신호 ck2는 외부 클록 신호와 같은 주파수로 제1 게이트를 동작시키도록 위상을 조정한 동작 클록 신호이다. 또한, 신호 1a3은 제1 게이트(31)를 도통 상태로 할 때에는 「L」이 되고, 그 이외일 때에는 「H」가 되는 제어 신호이다. 게이트 정지 신호 pz를 「L」로 하면, cka는 「L」이 되고 제1 게이트(31)는 고정된다.

도 10은 제2 게이트 제어 회로(422)의 구성을 나타내는 도면이다. 신호 ck3는 외부 클록 신호와 같은 주파수의 신호이고, 이 회로에서는 신호 ck3으로부터 펄스폭과 위상이 다른 게이트 제어 신호 ckb와 ckc가 생성된다. 신호 1a1는 도 7에서 나타낸 제어 신호이고, 신호 1a2도 동일한 제어 신호이다. 이 회로에서도 게이트 정지 신호 pz를 「L」로 하면, 신호 ckb는 「H」가 되고, 신호 ckc는 「L」가 되어, 제2 게이트(32)는 차단 상태가 된다.

도 11은, 실시예에 있어서의 제어 신호 1a1,1a2,1a3와 게이트 정지 신호 pz의 논리치에 대한 게이트 제어 신호 cka,ckb,ckc의 상태를 나타낸 표이다. 도시된 바와 같이, 상태 1에서는 m01과 m02로 구성되는 제1 게이트(31)의 트랜스퍼 게이트와, m11과 m12, m13과 ml4, m15와 m16, m17과 m18로 구성되는 제2 게이트(32)의 4개의 트랜스퍼 게이트가 전부 도통 상태가 되며, 상태 2에서는 제1 게이트(31)의 트랜스퍼 게이트는 도통 상태이지만, 제2 게이트(32)의 4개의 트랜스퍼 게이트는 동작 클록 신호에 따라서 도통 상태와 차단 상태를 반복하며, 상태 3에서는 제1 게이트(31)의 트랜스퍼 게이트와 제2 게이트(32)의 4개의 트랜스퍼 게이트는 전부 동작 클록 신호에 따라서 도통 상태와 차단 상태를 반복한다. 상태 1,2,3에서, 게이트 정지 신호 pz는 「H」이다. 게이트 정지 신호 pz를 「L」로 하는 상태 4에서는 제1 게이트(31)의 트랜스퍼 게이트와 제2 게이트(32)의 4개의 트랜스퍼 게이트는 전부 차단 상태가 된다. 도 8에서 설명한 바와 같이, 독출 동작이고 또한 제1 및 제2 게이트(31,32)를 동작시킬 필요가 있을 때 이외, 즉 제1 및 제2 게이트(31,32)를 동작시킬 필요가 없을 때에는, 게이트 정지 신호 pz는 「L」가 되기 때문에 제1 및 제2 게이트(31,32)를 쓸데없이 동작시키는 일이 없어지고, 제1 및 제2 게이트(31,32)에서의 소비 전력을 최소화할 수 있다.

이상 설명한 바와 같이, 본 발명에 의해 동작 속도를 향상시키기 위한 파이프라인 방식에 있어서의 소비 전력이 감소되기 때문에, 고속으로 동작할 수 있고 소비 전력이 작은 동기 DRAM이 실현된다.

Claims

외부 클록에 동기하여 동작하는 동기 DRAM에 있어서,

상기 외부 클록을 수신하고 내부 클록을 발생시키는 클록 버퍼와,

복수 개의 파이프라인과,

상기 복수 개의 파이프라인 사이에 설치된 게이트와,

입력되는 명령에 응답하여 동작 모드를 판정하고 모드 신호를 출력하는 동작 모드 판정 회로와,

상기 모드 신호를 수신하여, 상기 동작 모드가 제1 동작 모드인 경우 상기 게이트에 내부 클록을 제공하며, 상기 동작 모드가 제2 동작 모드인 경우 상기 게이트에 내부 클록을 제공하지 않는 게이트 제어 회로

를 구비하는 것을 특징으로 하는 동기 DRAM.
제1항에 있어서, 상기 게이트는 상기 제2 동작 모드에서 차단되는 것을 특징으로 하는 동기 DRAM.
제1항에 있어서, 메모리 셀에 기억된 데이터를 출력 단자에 대해 독출하기 위한 신호 경로가 상기 복수 개의 파이프라인으로 분할되어 있는 것을 특징으로 하는 동기 DRAM.
제1항에 있어서, 상기 제1 동작 모드는 독출 동작 모드인 것을 특징으로 하는 동기 DRAM.
외부 클록을 수신하고 내부 클록을 발생시키는 클록 버퍼와,

메모리 셀에 기억된 데이터를 외부 단자에 대해 독출하기 위한 복수 단의 신호 경로와,

상기 신호 경로의 이웃하는 2개의 단 사이에 위치한 복수 개의 트랜스퍼 게이트와,

입력되는 명령에 응답하여 동작 모드를 검출하고 모드 신호를 출력하는 동작 모드 판정 회로와,

상기 동작 모드가 독출 동작 모드인 경우 상기 복수 개의 트랜스퍼 게이트에 상기 내부 클록을 제공하고, 상기 동작 모드가 독출 동작 모드가 아닌 경우 상기 복수 개의 트랜스퍼 게이트에 상기 내부 클록을 제공하지 않는 게이트 제어 회로를 구비하는 것을 특징으로 하는 동기 DRAM.
제5항에 있어서, 상기 복수 단의 신호 경로는 제1, 제2 및 제3의 단을 포함하며,

상기 복수 개의 트랜스퍼 게이트는 제1 및 제2 트랜스퍼 게이트를 포함하고,

상기 제1 트랜스퍼 게이트는 상기 제1 및 제2의 단 사이에 위치하며,

상기 제2 트랜스퍼 게이트는 상기 제2 및 제3의 단 사이에 위치하고,

상기 클록 버퍼 회로는 상기 제1 및 제2 내부 클록을 내부 클록으로서 출력하며,

상기 게이트 제어 회로는 제1 및 제2 제어 회로부로 구성되고,

상기 제1 게이트 제어 회로부는 상기 제1 내부 클록과 동작 모드 신호를 수신하여, 상기 동작 모드가 독출 동작 모드가 아닌 경우 상기 제1 트랜스퍼 게이트에 상기 제1 내부 클록을 제공하지 않으며,

상기 제2 게이트 제어 회로부는 상기 제2 내부 클록과 동작 모드 신호를 수신하여, 상기 동작 모드가 독출 동작 모드가 아닌 경우 상기 제2 트랜스퍼 게이트에 제2 내부 클록을 제공하지 않는 것을 특징으로 하는 동기 DRAM.
제1항에 있어서, 상기 복수 개의 게이트는 각각 한쌍의 P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터로 구성된 전송 게이트인 것을 특징으로 하는 동기 DRAM.
제7항에 있어서, 선택된 2개의 상기 전송 게이트 사이에 래치 회로가 배치되는 것을 특징으로 하는 동기 DRAM.
제1항에 있어서, 상기 복수 개의 파이프라인은 상기 복수 개의 게이트의 하나 이상의 전송 게이트로 분리된 3개의 단을 포함하고, 상기 전송 게이트는 각각 한쌍의 P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터로 구성된 것을 특징으로 하는 동기 DRAM.
제7항에 있어서, 상기 입력되는 명령을 수신하여 복호화된 명령 신호를 출력하는 명령 디코더를 추가로 구비하며,

상기 동작 모드 판정 회로는 상기 복호화된 명령 신호와 컬럼 어드레스 카운터로부터의 어드레스 출력 신호에 응답하여 동작 모드 신호를 출력하는 상태 검출 회로를 포함하는 것을 특징으로 하는 동기 DRAM.
제10항에 있어서, 상기 동작 모드 판정 회로는 상기 상태 검출 회로로부터 출력 신호를 지연시켜 상기 동작 모드 신호를 생성하는 딜레이 회로를 추가로 포함하는 것을 특징으로 하는 동기 DRAM.
제11항에 있어서, 상기 딜레이 회로는 클록 신호에 의해 제어되는 것을 특징으로 하는 동기 DRAM.
제11항에 있어서, 상기 딜레이 회로에서의 지연 시간은 상기 독출 동작 모드에서 상기 게이트 제어 회로가 상기 모든 단에서의 신호 경로에서의 동작이 완료된 후 상기 복수 개의 트랜스퍼 게이트에 상기 내부 클록을 제공하는 것을 중단시키도록 조정되는 것을 특징으로 하는 동기 DRAM.
제6항에 있어서, 상기 제1 게이트 제어 회로부는 타이밍 제어 신호를 수신하고, 이 타이밍 제어 신호에 응답하여 상기 독출 동작 모드에서 상기 제1 트랜스퍼 게이트를 턴온시키도록 상기 제1 내부 클록 대신에 일정 전압을 출력하는 것을 특징으로 하는 동기 DRAM.
제1항에 있어서, 메모리 셀에 데이터를 기록하기 위한 신호 경로는 상기 복수 개의 파이프라인으로 분할되는 것을 특징으로 하는 동기 DRAM.
제1항에 있어서, 상기 제1 동작 모드에서 상기 게이트 제어 회로는 상기 복수 개의 게이트 중 일부에 상기 내부 클록을 제공하는 것을 특징으로 하는 동기 DRAM.