JPH01137489A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体メモリに関し、特にメモリチップ内に多
段のレジスタもしくはラッチを設けることによりメモリ
サイクルタイムを短くし、複数のメモリ読み出し／書き
込みを同時に処理するバイブラインメモリに関する。

（従来の技術） メモリチップにパイプラインレジスタ（もしくはラッチ
）を設け、チップ内において処理中のリクエストとは別
に、相前後して発せられたリクエストのアドレス／書き
込みデータ／読み出しデータ等を保持する半導体メモリ
が開発きれ、レジスタ付ＳＲＡＭあるいはパイプライン
ＳＲＡＭと呼ばれている。

ここで半導体メモリにおけるパイプライン動作とは、読
み出し／書き込みリクエストの処理の過程を複数の独立
動作可能な小さな処理（以降ステージと呼ぶ）に分割し
、流れ作業的に複数のメモリリクエストを処理していく
ことを意味する。他方、パイプライン化されていない半
導体メモリとは、読み出し／書き込みリクエストを一つ
処理完了するごとに、次のリクエストを受理可能な状態
になることを基本とする半導体メモリである。すなわち
パイプライン化されていない半導体メモリでは、メモリ
に読み出し／書き込みリクエストを投入してから処理が
完了するまでの時間（以降メモリアクセスタイムと呼ぶ
）と、メモリに読み出し／書き込みリクエストを投入す
ることが出来る時間間隔（以降メモリサイクルタイムと
呼ぶ）がほぼ等しい。パイプラインメモリはメモリサイ
クルタイムがメモリアクセスタイムよりも短く、スルー
ブツトがパイプライン化きれていないメモリよりも大き
いことを特徴とする。

例えばＡＭＤ社のＡｍ９１５１はメモリからの読み出し
データの出力段にラッチを設け、あるメモリ読み出しリ
クエストの処理結果であるデータをチップ外に出力中に
、後続する読み出し／書き込みリクエストを同時処理す
る。また、ＧｉｇａＢｉｔＬｏｇｉｃ社の１２ＧＯ１４
は久方レジスタと出方レジスタを持ち、パイプライン動
作が可能である。また、この考え方をより発ｉｔせたも
のとしては特開昭６Ｌ−１４８６９２号に、アドレスデ
コーダ会ドライバとメモリセルアレイの間にも一時記憶
をもち、アドレスデコーダ・ドライバとメモリセルアレ
イでの処理をそれぞれ独立に動作°可能なステージとし
たものが示されている。

（発明が解決しようとする問題点） しかしながら、かかるバイブラインメモリはパイプライ
ン化した各ステージを同期許せて動作させることを特徴
とし、同期をとることはアクセスタイム増加の問題を招
く、また、この同期信号は半導体メモリの外部から供給
する必要があり（通常クロックが用いられる）、システ
ムに組み込まれる全メモリチップに同期信号を供給する
ことは装置全体のフスト、消費電力を増加させる。さら
に、従来の非同期にメモリアクセス・サイクルを開始で
きるパイプライン化されていないメモリとの互換性の問
題も残る。以下、アクセスタイム増加の問題点について
具体的に説明する。

パイプライン化と同期が招くアクセスタイム増加の問題
は、パイプラインを構成する各ステージの処理時間を、
互いに全く等しい時間にすることが困難であることに起
因する０例えば処理時間２０μｓｅｃを要する第１のス
テージと、処理時間１０μｓｅｃを要する第２のステー
ジによってパイブラインが構成される場合、最小サイク
ル・タイムは２０μｓｅｃ　（最大処理時間を要する第
１のステージの処理時間）、同期信号も２０μＳｅｅ毎
に与えることになる。ここでアクセス・タイムはパイプ
ラインが２段なので４０μ５ｅｃ（２０１１ｓｅｃＸ　
２　）となり、パイプライン化しなければ３０μｓｅｃ
ですむアクセス・タイムが、バイブライン化して同期信
号を与えることにより、１０ｇ５ｅｃ遅くなることにな
る。

（問題点を解決するための手段） 前述の問題点を解決するために本発明が提供する手段は
、アドレス信号を入力する入力回路と、この入力回路か
ら受けた前記アドレス信号を解読するアドレスデコーダ
・ドライバと、このアドレスデコーダ・ドライバの出力
で示されるアドレスのメモリセルにデータの書き込みを
し又はそのアドレスからデータの読み出しをするメモリ
セルアレイと、このメモリセルアレイの出力信号を増幅
するセンスアンプと、このセンスアンプの出力をメモリ
読み出し結果として出力する出力回路と、前記メモリセ
ルアレイの読み出しと書き込みのタイミングを制御する
読み出し／書き込み制御回路とを備える半導体メモリで
あって：前記アドレス入力回路の出力を記憶して前記ア
ドレスデコーダ・ドライバに入力する第１の一時記憶回
路と；前記アドレスデコーダ・ドライバの出力であるデ
コードされたアドレスを記憶して前記メモリセルアレイ
に入力する第２の一時記憶回路と：前記メモリセルアレ
イの出力である読み出し結果を記憶して前記センスアン
プに入力する第３の一時記憶回路と：前記センスアンプ
の出力であるメモリ読み出し結果を記憶して前記出力回
路に入力する第４の一時記憶回路と；先行するメモリ読
み出し処理開始信号とは非同期に入力きれる処理開始信
号を入力される度、まず前記第１の一時記憶回路に前記
アドレス入力回路の出力をラッチし、次に前記アドレス
デコーダ・ドライバでの処理が確定するのと等しい遅延
時間を経過した後に前記第２の一時記憶回路にデコード
きれたアドレスをラッチし、次に前記メモリセルアレイ
からの読み出し処理が確定するのと等しい遅延時間を経
過した後に前記第３の一時記憶回路に前記メモリセルア
レイの読み出し結果をラッチし、次に前記センスアンプ
での処理が確定するのと等しい遅延時間を経過した後に
前記第４の一時記憶回路に前記センスアンプの出力をラ
ッチし、最後に前記出力回路を経てメモリ読み出し結果
を出力することにより、複数のメモリ読み出しを非同期
に開始、かつ同時に処理する第１の機能と、前記第１〜
第４の一時記憶回路のうち少なくとも２つを同期させて
動作させることによりメモリ読み出しを同期して複数処
理する第２の機能とを任意に切り換えて行う手段とを備
えることを特徴とする。

（実施例） 以下、図面を参照しながら本発明の実施例について説明
する。

第１図は本発明の一実施例を示す半導体メモリのブロッ
ク図である。Ｖ！！Ｊにおいて、１〜４．７〜１０　、
１５はバイブラインレジスタでありラッチで代用しても
よい、入力レジスタ１〜４はチップ外からの入力を受は
取る０行アドレス入力レジスタ１は行アドレス入力端子
信号ＣＡ、〜ＣＡ＋を、列アドレス入力レジスタ２は列
アドレス入力端子信号Ｒ／Ｌ〜ＲＡ、を、書き込みデー
タ入力レジスタ３は書き込みデータ入力端子信号ＤＩＮ
＠〜ＤＩＮｍを、制御信号入力レジスタ４は“書き込み
可”入力端子信号層を、それぞれ受は取る。１〜４のバ
イブラインレジスタは１８のセレクタ出力信号入力時に
、各々入力データを取り込む。

行アドレスデコーダ５は行アドレス入力レジスタ１に接
続される。また、列アドレスデコーダ６は列アドレス入
力レジスタ２に接続される。

レジスタ７〜１０はメモリチップ内の処理途中に設置し
たバイブラインレジスタである６本実施例ではアドレス
デコーダとメモリセルアレイ間に設置しているが、行ア
ドレスデコーダ及び列アドレスデコーダを２段階にわけ
てその間に設置してもかまわない、また、複数段のバイ
ブラインレジスタを設けてもかまわない、７〜１０の各
バイブラインレジスタには、セレクタ１９を経てデータ
取り込み信号が印加諮れる。

メモリセルアレイ１３は多数のスタティク型メモリセル
をアレイ上に構成したものである。

書き込み回路１１はメモリセルアレイ１３への書き込み
を行う。

読み出し／書き込み制御回路１２は制御信号入力レジス
タ４と制御信号レジスタ１０を介して受は取った“書き
込み可信号（可）”に従い、読み出し可信号（ＲＥ）を
作成してセンスアンプ１４に、また書き込み可信号（花
）を作成して書き込み回路１１に送出する。

センスアンプ１４はメモリセルアレイ１３から読み出さ
れた微弱な信号を検知してメモリ読み出し結果を確定さ
せる。

出力データレジスタ１５はセンスアンプ１４からメモリ
読み出し結果を受は取り、こ、れを出力端子ＤＯＵＴ＊
〜ＤＯＵＴ＊に送出する。この出力レジスタ１５には、
セレクタ２０を経てデータ取り込み信号が印加きれる。

遅延回路１６は、アドレスデコードに要するＭ延時間＋
パイプラインレジスタのセットアツプタイムに等しい時
間Ｄ１だけ５ｔａｒｔ信号に遅延を与え、５ｔａｒｔ信
号の入力をしてから遅延時間Ｄｌ後に、セレクタ１９に
取り込み信号を供給し、また、その取り込み信号を遅延
回路、の入力信号としても供給する。遅延回路、は、メ
モリセルアクセスとセンスに要する遅延時間＋パイプラ
インレジスタのセットアツプタイムに等しい時間Ｄ２だ
け取り込み信号に時間遅延を与える。したがって、遅延
回路、は、遅延回路１６の出力の取り込み信号が入力き
れると、遅延時間Ｄ２後にセレクタ２０に取り込み信号
を供給する。

セレクタ１８〜２０は５ｔａｒｔ信号による非同期動作
／ＣＬＫ信号による同期動作を切り換えるものである。

第１図、第２図を参照して非同期動作時の読み出し操作
を説明する。

データの読み出し操作において、先ず、アドレス入力端
子ＣＡ、〜ＣＡ、に印加きれた行アドレスは、５ｔａｒ
ｔ信号の立ち上がりで行アドレス入力レジスタに取り込
まれてその出力となる。他方これと平行してアドレス入
力端子ＲＡ、〜ＲＡ、に印加された列アドレスも５ｔａ
ｒｔ信号の立ち上がりで列アドレス入力レジスタに取り
込まれてその出力となる。

次にアドレス入力レジスタの出力は、遅延時間Ｄ１−次
段のバイブラインレジスタのセットアツプタイムを要し
てアドレスデコードされ、遅延時間Ｄｌ後に行／列選択
レジスタ７．８に取り込まれて出力となる６行アドレス
は行アドレスデコーダ５において、列アドレスは列アド
レスデコーダ６においてそれぞれデコードされる。

さらに、行／列選択レジスタの出力は、遅延時間Ｄ２−
次段のバイブラインレジスタのセットアツプタイムを要
してメモリセルアクセスを行い、センスされる。遅延時
間Ｄ２後に出力データレジスタ１５に取り込まれてその
出力となる。最後に、出力データレジスタ１５の出力は
チップ外に送出される。

ここで第２図を用いて、データの読み出し操作における
非同期バイブライン動作を説明する。アドレス入力端子
ＣＡ、〜ＣＡ、　、　ＲＡ、〜ＲＡ、へのアドレス印加
と５ｔａｒｔ信号によるメモリアクセスの起動間隔（メ
モリサイクルタイム）の最低値は、チップ内の各バイブ
ラインステージでの処理遅延時間の最大値により定まる
６本実施例においては、バイブラインステージであるア
ドレスデコード処理遅延よりも、メモリセルアクセスと
センスによる処理遅延が長い、従って、メモリセルアク
セスとセンスによる遅延時間にバイブラインレジスタの
セットアツプタイムを加えた遅延時間Ｄ２がメモリサイ
クルタイムの最低値保証となる。第２図においては、ア
ドレスＭを入力した次サイクルでアドレスＡｍが印加さ
れている。アドレスＭの入力が先行するアドレス入力Ｍ
のデコードと衝突することはアドレス入力レジスタによ
り抑止される。同様にアドレス入力レジスタの出力がＡ
ｍとなった時点では、すでにアドレスＭに対するデコー
ド結果は行／列選択レジスタにより保持きれ、メモリセ
ルアクセスが開始されている。バイブラインレジスタを
境にした第１ステージ（チップ外→アドレス入力レジス
タ）、第２ステージ（アドレス入力しジスタ→アドレス
デコーダ→行／列選択レジスタ）、第３ステージ（行／
列選択しジスタ→メモリセルアレイ→センスアンプ→出
力レジスタ）、第４ステージ（出力レジスタ→デツプ外
）は独立に異なるメモリ読み出しリクエストに対するサ
ービスを行うことが可能である。

以上により、メモリアクセスタイムよりも短いメモリサ
イクルタイムで次々とメモリ読み出しを行うことが可能
であり、かつ、メモリアクセスサイクルを先行するリク
エストとは非同期に開始することが可能であることを示
した１本発明では、直列に接続された各パイプラインス
テージでの処理遅延時間とパイプラインレジスタのセッ
トアツプタイムの総和によってのみメモリアクセスタイ
ムは定まる。他方、同期型のパイプラインメモリでは、
（直列に接続きれたパイプラインステージ中の最大遅延
時間＋パイプラインレジスタのセットアツプタイム）×
チップ内ステージ段数によってメモリアクセスタイムが
定まる。このことは同期型パイプラインメモリで各パイ
プラインステージの処理時間を互いに等しく出来ない場
合、パイプライン化することによる分割損を生じること
を意味する０本発明による非同期動作時のパイプライン
メモリではこのような欠点を有しない。

以上に第１図、第２図を参照して非同期動作時のメモリ
の読み出し操作を説明した。

次に、第１図、第３図を参照して非同期動作時の書き込
み操作を説明する。

データの書き込み操作において、先ず、アドレス入力端
子ＣＡａ〜ＣＡ＋に印加された行アドレスは、５ｔａｒ
ｔ信号の立ち上がりで行アドレス入力レジスタ１に取り
込まれて出力となる。他方これと平行してアドレス入力
端子ＲＡ、〜ＲＡ、に印加された列アドレスも５ｔａｒ
ｔ信号の立ち上がりで列アドレス入力レジスタ２に取り
込まれて出力となる。

次にアドレス入力レジスタの出力は遅延時間Ｄ１−次段
のパイプラインレジスタのセットアツプタイムの時間を
要してアドレス入力時刻きれ、遅延時間Ｄ２後に行／列
選択レジスタ７．８に取り込まれて出力となる。

一方、メモリに書き込まれるデータ自身であるが、本実
施例ではアドレス入力時刻と同じタイミングで書き込み
データ入力端子ＤＩＮ、〜ＤＩＮ、に印加している。書
き込みデータはアドレスと同様に５ｔａｒｔ信号の立ち
上がりで書き込みデータ入力レジスタの出力となる。ま
た、遅延時間Ｄ１−次段のパイプラインレジスタのセッ
トアツプタイム経過した時点で書き込みデータレジスタ
に取り込まれる。パイプラインレジスタである書き込み
データ入力レジスタ３と書き込みデータレジスタ９の間
には特に大きな遅延を要するような処理は含まれないの
で、レジスタを１段にして、書き込みデータの入力タイ
ミングをＤ１時間だけ遅らせてもかまわない。

最後に、行／列選択レジスタの出力により選択されたメ
モリセルは、遅延時間Ｄ２内に書き込みデータレジスタ
値を書き込まれ、書き込み操作を終了する。

以上に第１図、第３図を参照して非同期動作時のメモリ
の書き込み操作を説明した。

最後にメモリへの読み出し操作と書き込み操作を混在さ
せて非同期にメモリへの処理を行った場合を第４図に示
す。第４ｒＭはアドレスＭへの読み田し、アドレスＡｍ
への書き込み、アドレスＡｎへの読み出し、をパイプラ
イン処理で連続的に行った場合のタイミングであり、連
続動作が可能であることを示している。また、ＣＬＫ信
号による同期動作は１８〜２０のセレクタでＣＬＫから
の信号を選択することで動作し、同期動作時に与えられ
るＣＬＫ信号の周波数（メモリサイクルタイム）は、直
列に接続されたパイプラインステージ中の最大遅延時間
＋パイプラインレジスタのセットアツプタイムにより定
められる。同期動作時の、メモリ読み出し／書き込み、
さらに連続動作させた時のタイミングを各々第５図、第
６図、第７図に示す。

（発明の効果） 以上の通り、本発明による半導体メモリは、メモリ読み
出しを非同期に開始、かつ同時に複数処理することが可
能である。また上記第１〜第４のパイプラインレジスタ
にＣＬＫからの同期信号を与えることで同期動作きせる
ことも可能である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
データ読み出し動作時における各部信号のタイミングチ
ャート、第３ｒ！！：Ｉはデータ書き込み時における各
部信号のタイミングチャート、第４図はデータ読み出し
と書き込みを交互に連続的に行う場合における各部信号
のタイミングチャート、第５図は同期動作時のメモリ読
み出しにおける各部信号のタイミングチャート、第６図
は同期動作時のメモリ書き込みにおける各部信号のタイ
ミングチャート、第７図は同期動作時の連続動作におけ
る各部信号のタイミングチャートである。 第１図において、１〜４，７〜１０．１５はパイプライ
ンレジスタ、１は行アドレス入力レジスタ、２は列アド
レス入力レジスタ、３は書き込みデータ入力レジスタ、
４は制御信号入力レジスタ、５は行アドレスデコーダ、
６は列アドレスデコーダ、７は行選択レジスタ、８は列
選択レジスタ、９は書き込みデータレジスタ、１０は制
御信号レジスタ、１１は書き込み回路、１２は読み出し
／書き込み制御回路、１３はメモリセルアレイ、１４は
センスアンプ、１５は出力データレジスタ、１６はアジ
レスデコーダの処理遅延時間＋パイプラインレジスタの
セットアツプタイムに等しい遅延時間Ｄ１を生成する遅
延回路、、はメモリセルアクセスとセンスに要する遅延
時間＋パイプラインレジスタのセットアツプタイムに等
しい遅延時間Ｄ２を生成する遅延回路、１８〜２０は同
期／非同期動作モードを切り換えるためのセレクタであ
る。

Claims (2)

【特許請求の範囲】
1. （１）アドレス信号を入力する入力回路と、この入力回
   路から受けた前記アドレス信号を解読するアドレスデコ
   ーダ・ドライバと、このアドレスデコーダ・ドライバの
   出力で示されるアドレスのメモリセルにデータの書き込
   みをし又はそのアドレスからデータの読み出しをするメ
   モリセルアレイと、このメモリセルアレイの出力信号を
   増幅するセンスアンプと、このセンスアンプの出力をメ
   モリ読み出し結果として出力する出力回路と、前記メモ
   リセルアレイの読み出しと書き込みのタイミングを制御
   する読み出し／書き込み制御回路とを備える半導体メモ
   リにおいて：前記アドレス入力回路の出力を記憶して前
   記アドレスデコーダ・ドライバに入力する第１の一時記
   憶回路と；前記アドレスデコーダ・ドライバの出力であ
   るデコードされたアドレスを記憶して前記メモリセルア
   レイに入力する第２の一時記憶回路と；前記メモリセル
   アレイの出力である読み出し結果を記憶して前記センス
   アンプに入力する第３の一時記憶回路と；前記センスア
   ンプの出力であるメモリ読み出し結果を記憶して前記出
   力回路に入力する第４の一時記憶回路と；先行するメモ
   リ読み出し処理開始信号とは非同期に入力される処理開
   始信号を入力される度、まず前記第１の一時記憶回路に
   前記アドレス入力回路の出力をラッチし、次に前記アド
   レスデコーダ・ドライバでの処理が確定するのと等しい
   遅延時間を経過した後に前記第２の一時記憶回路にデコ
   ードされたアドレスをラッチし、次に前記メモリセルア
   レイからの読み出し処理が確定するのと等しい遅延時間
   を経過した後に前記第３の一時記憶回路に前記メモリセ
   ルアレイの読み出し結果をラッチし、次に前記センスア
   ンプでの処理が確定するのと等しい遅延時間を経過した
   後に前記第４の一時記憶回路に前記センスアンプの出力
   をラッチし、最後に前記出力回路を経てメモリ読み出し
   結果を出力することにより、複数のメモリ読み出しを非
   同期に開始、かつ同時に処理する第１の機能と、前記第
   １〜第４の一時記憶回路のうち少なくとも２つを同期さ
   せて動作させることによりメモリ読み出しを同期して複
   数処理する第２の機能とを任意に切り換えて行う手段と
   を備えることを特徴とする半導体メモリ。
2. （２）前記第１〜第４の各一時記憶回路は、制御信号に
   応じて入力信号を一時記憶して出力するか、又は入力信
   号を記憶することなくそのまま通過させることを特徴と
   する特許請求の範囲第１項記載の半導体メモリ。