KR970063250A - 파이프라인 동작식 반도체 메모리 장치 - Google Patents

파이프라인 동작식 반도체 메모리 장치 Download PDF

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Abstract

본 발명의 장치는 여러 가지 형태의 동작을 각각 수행할 수 있는 복수의 블록(2,2A,50,50A)과, 이 복수의 블록(2,2A,50,50A)을 하나씩 선택하는 제어 유닛(1,1A,41,41A)을 구비한다. 이 장치에 있어서, 제어 유닛에 의해 선택된 각 블록은 파이프라인 동작으로 소정 순서에 의거하여 동작의 수행을 개시함으로써, 모든 동작은 주어진 시간내에 각 블록(2,2A,50,50A)내에서 처리된다.

Description

파이프라인 동작식 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도 및 제2b도는 본 발명의 원리에 따른 파이프라인 동작 장치의 구성을 나타낸 블록도.
제3도는 본 발명의 원리의 제1실시예에 따른 DRAM을 나타낸 블록도.

Claims (58)

  1. 상이한 형태의 동작을 각각 실행할 수 있는 복수의 블록(2,2A,50,50A)과; 상기 복수의 블록(2,2A,50,50A)으로부터 한 블록씩 선택하는 제어 수단(1,1A,41,41A)을 구비하며, 상기 제어 수단에 의해 선택된 각 블록은 파이프라인 동작으로 소정 순차에 기초하여 상기 동작의 실행을 개시함으로써, 상기 동작 각각은 주어진 시간에서 상기 블록(2,2A,50,50A)중 한 블록에서 처리되는 것을 특징으로 하는 장치.
  2. 제1항에 있어서, 상기 복수의 블록(2,50) 각각은 상기 소정 순차에 기초하여 상기 동작을 실행하기 위해 동작 하나씩을 선택하는 수단(51)을 구비하는 것을 특징으로 하는 장치.
  3. 제1항에 있어서, 상기 제어 수단(1A,41A)은 상기 소정 순차에 기초하여 동작 하나씩을 선택하고, 상기 동작중 선택된 동작을 실행하기 위해 매 동작마다 각 선택된 블록에 명령을 주는 수단을 구비하는 것을 특징으로 하는 장치.
  4. 제1항에 있어서, 신호를 입력 및 출력하는 입력/출력 수단(10,30)을 추가로 구비하며, 상기 복수의 블록(2,2A,50,50A) 각각은 메모리 셀 유닛(56,57)을 추가로 구비하는 것을 특징으로 하는 장치.
  5. 제4항에 있어서, 상기 제어 수단(1,1A,41,41A)은 상기 파이프라인 동작에서의 방해를 검출하여, 상기 각 선택된 블록에 대하여 상기 동작의 실행을 딜레이시키는 수단(401)을 구비하는 것을 특징으로 하는 장치.
  6. 제4항에 있어서, 상기 제어 수단(1,1A,41,41A)은 상기 파이프라인 동작에서의 방해를 검출하여, 상기 각 선택된 블록에 대하여 방해를 일으킨 동작을 실행하지 않고 상기 동작의 다음에 오는 동작을 실행하는 수단(401)을 구비하는 것을 특징으로 하는 장치.
  7. 제6항에 있어서, 상기 제어수단(1,1A,41,41A)은 상기 입력/출력 수단(10,30)을 통해 상기 방해의 검출을 지시하는 신호를 출력하는 수단을 구비하는 것을 특징으로 하는 장치.
  8. 제4항에 있어서, 상기 복수의 블록(2,2A,50,50A)과 제어 수단(1,1A,41,41A)를 동기화하는데 사용된 스트로브 신호를 수신하는 동기 신호 입력 수단(20)을 추가로 구비하는 것을 특징으로 하는 장치.
  9. 제8항에 있어서, 상기 입력/출력 수단(10, 30)은 상기 스트로브 신호를 이용해 상기 신호 입력 및 출력을 동기화하는 입력/출력 동기 수단 (100A,100B,101A,101B,101C,101D,520,521)을 구비하는 것을 특징으로 하는 장치.
  10. 제9항에 있어서, 상기 동기 신호 입력 수단(20)은 상기 스트로브 신호에 가산된 적어도 한 신호를 수신하고, 상기 입력/출력 동기 수단 (100A,100B,101A,101B,101C,101D,520,521)은 상기 적어도 한 신호와 스트로브 신호를 이용하여 상기 신호 입력을 디멀티플렉싱 하는 것을 특징으로 하는 장치.
  11. 제10항에 있어서, 상기 디멀티플렉싱의 1 사이클은 상기 스트로브 신호의 N(양의 양수) 사이클에 대응하는 것을 특징으로 하는 장치.
  12. 제11항에 있어서, 상기 선택된 각 블록은 상기 스트로브 신호의 N 사이클에서 상기 동작을 하나씩 스위치하는 것을 특징으로 하는 장치.
  13. 제9항에 있어서, 상기 동기 신호 입력 수단(20)은 상기 스트로브 신호에 가산된 적어도 하나의 신호를 수신하고, 상기 입력/출력 동기 수단(520, 521)은 상기 적어도 하나의 신호와 스트로브 신호를 이용하여 상기 신호 출력을 멀티플렉싱 하는 것을 특징으로 하는 장치.
  14. 제13항에 있어서, 상기 입력/출력 동기 수단(520, 521)은 버스와, 상이한 위상을 갖는 복수의 클록을 이용하여 상이한 타이밍에서 상기 버스에 N(양의 정수)개의 상이한 데이타 신호를 제공하는 수단(520)과; 상기 버스에 접속되어 상기 N개의 상이한 데이타 신호를 수신하고, 상기 스트로브 신호에 기초하여 상기 장치로부터 상기 신호 출력을 출력하는 출력 버퍼(521)를 구비하는 것을 특징으로 하는 방치.
  15. 제13항에 있어서, 상기 멀티플렉싱의 1 사이클은 상기 스트로브 신호의 N(양의 정수) 사이클에 대응하는 것을 특징으로 하는 장치.
  16. 제10항에 있어서, 상기 스트로브 신호로부터 유도된 신호에 기초하여 2개의 플립플롭 사이의 데이타 전송을 제어함으로써 내부 클록 신호를 발생시키며, 상기 입력/출력 수단(10, 30), 상기 복수의 블록(2,2A,50,50A) 및 상기 제어 수단 (1,1A,41,41A)을 동기화하는 내부 클록 발생 수단(102)을 추가로 구비하는 것을 특징으로 하는 장치.
  17. 제4항에 있어서, 상기 입력/출력 수단(10,30)은 상기 복수의 블록 (2,2A,50,50A)중 한 블록을 지시하는 블록 어드레스를 수신하는 것을 특징으로 하는 장치.
  18. 제4항에 있어서, 상기 복수의 블록(2,2A,50,50A) 각각은 복수의 로우 및 칼럼으로 정렬되며 센스 증폭기(58)를 포함하는 메모리 셀 어레이(56, 57)와, 상기 복수의 로우로부터 선택된 로우를 나타내는 데이타를 저장하는 수단(51A, 52)을 구비하며, 상기 제어 수단(1,1A,41,41A)은 상기 복수의 블록(2,2A,50,50A)중 한 블록을 선택할 때 상기 복수의 로우중 한 로우를 선택하는 것을 특징으로 하는 장치.
  19. 제18항에 있어서, 상기 복수의 블록(2,2A,50,50A) 각각은 상기 복수의 로우중 한 로우를 선택하는 워드라인과; 상기 복수의 블록(2,2A,50,50A)중 한 블록에서 내부 클록 신호를 이용하여 동기화된 상기 워드 라인을 구동시키는 수단(53, 54)을 구비하는 것을 특징으로 하는 장치.
  20. 제18항에 있어서, 상기 복수의 블록(2,2A,50,50A) 각각은 상기 복수의 로우중 한 로우를 선택하는 워드 라인과; 상기 복수의 블록(2,2A,50,50A)중 한 블록을 선택하는 블록 선택 신호를 이용하여 동기화된 상기 워드 라인을 구동시키는 수단(53, 54)을 구비하는 것을 특징으로 하는 장치.
  21. 제18항에 있어서, 주어진 시간에서 동작중에 잇는 상기 선택된 블록(2,2A,50,50A)은 상기 선택된 로우의 메모리 셀(56, 57)로부터 상기 센스 증폭시(58)로 데이타를 전송하는 블록과; 선택된 칼럼의 상기 센스 증폭기(58)에 대한 데이타 판독/기록 동작을 실행하는 블록과; 전치충전 동작을 실행하는 블록을 구비하는 것을 특징으로 하는 장치.
  22. 제18항에 있어서, 주어진 시간에서 동작중에 있는 상기 선택된 블록(2,2A,50,50A)은 상기 복수의 로우 중 한 로우가 선택된 블록과; 상기 메모리 셀(56, 57)에 대한 데이타 기록 동작을 실행하는 블록과; 전치충전 동작을 실행하는 블록을 구비하는 것을 특징으로 하는 장치.
  23. 제18항에 있어서, 데이타 전송용 데이타 버스(60,DB,/DB)와; 상기 데이타 버스(60,DB,/DB)와 상기센스 증폭기(58)중 대응하는 한 센스 증폭기 사이에 접속하기 위해 직렬로 정렬된 복수의 MOS 스위치(204,505,506,507)를 추가로 구비하며, 상기 복수의 MOS 스위치(504,505,506,507)는 상기 데이타 전송을 위해 상기 센스 증폭기(58)중 하나를 선택하기 위해 턴온되는 것을 특징으로 하는 장치.
  24. 제18항에 있어서, 데이타 전송용 데이타 버스(60,DB,/DB)와, 상기 데이타 버스(60,DB,/DB)와 상기 센스 증폭기(58)중 대응하는 한 센스 증폭기 사이에 접속하기 위해 직렬로 정렬된 2개의 스위치(504,505,506,507)를 추가로 구비하며, 상기 2개의 스위치(504,505,506,507)는 상기 데이타 전송을 위해 상기 센스 증폭시(58)중 하나를 선택하기 위해 턴온되는 것을 특징으로 하는 장치.
  25. 제24항에 있어서, 상기 메모리 셀(56, 57)에 접속되어, 상기 메모리 셀(56, 57)로부터 상기 센스 증폭기(58)로 데이타를 전송하는 비트 라인(BIT,/BIT)을 추가로 구비하며, 상기 데이타 버스(60,DB,/DB)는 상기 비트 라인(BIT,/BIT)과 병렬로 배치된 것을 특징으로 하는 장치.
  26. 제24항에 있어서, 상기 2개의 스위치(504,505,506,507)중 한 스위치는 상기 복수의 블록(2,2A,50,50A)중 한 블록을 선택하는 블록 선택 신호에 의해 동작하며 상기 2개의 스위치 (504,505,506,507)중 다른 스위치는 상기 복수의 칼럼중 한 칼럼을 선택하는 칼럼 선택 신호에 의해 동작하는 것을 특징으로 하는 장치.
  27. 어드레스 입력, 데이타 입력 및 데이타를 출력용 입력/출력 유닛(10,30); 서로 동일한 복수의 회로 블록(2,2A,50,50A)을 제어하는 제어 신호를 발생시키는 제어 회로(1,1A,41,41A)와; 상기 회로 블록(2,2A,50,50A)에서 상기 제어 신호를 제공하는 제어 라인(3,3A)과; 상기 입력/출력 유닛(10,30)으로부터 어드레스를 수신하고, 상기 회로 블록(2,2A,50,50A)중 한 블록을 선택하기 위해 상기 어드레스를 디코딩하는 어드레스 디코더(13)와; 상기 어드레스에 의해 선택된 상기 회로 블록(2,2A,50,50A)중 한 블록을 선택하는 어드레스 라인과; 상기 회로 블록(2,2A,50,50A)과 입력/출력(10,30) 사이에서 데이타를 전송하는 데이타 버스(60,DB,/DB)와; 상기 회로 블록(2,2A,50,50A)중 대응하는 블록에 대해 각각 제공되며, 상기 회로 블록(2,2A,50,50A)중 대응하는 블록의 상태를 나타내는 데이타를 저장하는 래치(51A)를 구비하는 것을 특징으로 하는 메모리 장치.
  28. a) 복수의 워드 라인 및 비트 라인을 가지며 매트릭스로 정렬된 메모리 셀 어레이(56,57)와; b) 워드 라인을 선택하는 워드 라인 선택 회로(53,54)와; c) 상기 선택된 워드 라인의 어드레스를 저장하는 로우 어드레스 레지스터 회로(51A,52)와; d) 상기 선택된 워드 라인의 메모리 셀(56, 57)의 데이타를 저장하는 센스 증폭시(58)를 포함하는 복수의 블록(2,2A,50,50A)과, 상기 센스 증폭기(58)로부터 상기 데이타를 판독하는 데이타 버스(60,DB,/DB)를 추가로 구비하며, 상기 복수의 블록(2,2A,50,50A)으로부터 제1블록을 선택하고 상기 제1블록의 센스 증폭기(58)로부터 상기 데이타를 판독하는 제1동작은 상기 복수의 블록(2,2A,50,50A)으로 부터 제2블록을 선택하고 상기 제2블록에 있는 워드 라인을 선택하는 제2동작과 병렬로 실행되는 것을 특징으로 하는 메모리 장치.
  29. 제28항에 있어서, 상기 제1 및 제2동작을 클록 신호와 동기하도록 제어하는 제어 회로(1,1A,41,41A,51,51A)를 추가로 구비하는 것을 특징으로 하는 메모리 장치.
  30. a) 복수의 워드 라인 및 비트 라인을 가지며 매트릭스로 정렬된 메모리 셀 어레이(56,57)와; b) 워드 라인을 선택하는 워드 라인 선택 회로(53,54)와; c) 상기 선택된 워드 라인의 어드레스를 저장하는 로우 어드레스 레지스터 회로 (51A,52) 와; d) 상기 선택된 워드 라인의 메모리 셀(56, 57)의 데이타를 저장하는 센스 증폭기(58)를 포함하는 복수의 블록(2,2A,50,50A)과, 상기 센스 증폭기(58)를 통해 상기 메모리 셀(56, 57)로부터 상기 데이타를 판독하거나 워드 라인을 선택하기 위해 블록의 동작을 제어하는 제어 회로(51,51A)와, 상기 센스 증폭기(58)로부터 상기 데이타를 판독하는 데이타 버스(60,DB,/DB)를 추가로 구비하며, 상기 복수의 블록(2,2A,50,50A)으로부터 제1블록을 선택하고, 상기 제1블록의 센스 증폭기 (58)로부터 상기 데이타를 판독하는 제1동작은 상기 복수의 블록(2,2A,50,50A)으로부터 제2블록을 선택하고, 상기 제2블록에 있는 워드 라인을 선택하는 제2동작과 병렬로 실행되는 것을 특징으로 하는 메모리 장치.
  31. 제30항에 있어서, 상기 제1 및 제2동작을 클록 신호와 동기하도록 제어하는 제어 회로(51,51A)를 추가로 구비하는 것을 특징으로 하는 메모리 장치.
  32. a) 복수의 워드 라인과 복수의 비트 라인을 가지며 매트릭스로 정렬된 메모리 셀 어레이(56,57)와; b) 워드 라인을 선택하는 워드 라인 선택 회로(53,54)와; c) 상기 선택된 워드 라인의어드레스를 저장하는 로우어드레스 레지스터 회로 (51A,52)와; d) 상기 선택된 워드 라인의 메모리 셀(56, 57)의 데이타를 저장하는 센스 증폭기(58)를 포함하는 복수의 블록(2,2A,50,50A)과, 상기 센스 증폭기(58)로부터 상기 데이타를 판독하는 데이타 버스(60,DB,/DB)와, 상기 복수의 블록 (2,2A,50,50A)으로부터 제1블록을 선택하고 상기 제1블록의 센스 증폭기(58)로부터 상기 데이타를 판독하기 위해 동작을 제어하는 제1제어 회로 (403, 62)와, 상기 복수의 블록(2,2A,50,50A)으로부터 제2블록을 선택하고 상기 제2블록에 있는 워드 라인을 선택하기 위해 동작을 제어하는 제2제어 회로(402, 61)를 추가로 구비하는 것을 특징으로 하는 메모리 장치.
  33. 제32항에 있어서, 상기 제1제어 회로(403, 62)와 제2제어 회로(402, 61)는 클록 신호로 동기화되어 동작하는 것을 특징으로 하는 메모리 장치.
  34. a) 복수의 워드 라인 및 비트 라인을 가지며 매트릭스로 정렬된 메모리 셀 어레이(56, 57)와; b) 워드 라인을 선택하는 워드 라인 선택 회로(53, 54)와; c) 상기 선택된 워드 라인의 어드레스를 저장하는 로우 어드레스 레지스터 회로(51A, 52)와; d) 상기 선택된 워드 라인의 메모리 셀(56, 57)의 데이타를 저장하는 센스 증폭기(58)를 포함하는 복수의 블록(2,2A,50,50A)과, 상기 센스 증폭기(58)로부터 상기 데이타를 판독하고 상기 센스 증폭기(58)에 상기 데이타를 기록하는 데이타 버스 (60,DB,/DB)를 추가로 구비하고, 상기 복수의 블록(2,2A,50,50A)으로부터 제1블록을 선택하고, 상기 제1블록 및 상기 데이타 버스(60,DB,/DB)의 센스 증폭기(58) 사이에서 상기 데이타를 전송하는 제1동작은 상기 복수의 블록(2,2A,50,50A)으로부터 제2블록을 선택하고, 상기 제2블록에 있는 워드 라인을 선택하는 제2동작과 병렬로 실행되는 것을 특징으로 하는 메모리 장치.
  35. 제34항에 있어서, 상기 제1 및 제2동작을 클록 신호와 동기하도록 제어하는 제어 회로(1,1A,41,41A,51,51A)를 추가로 구비하는 것을 특징으로 하는 메모리 장치.
  36. a) 복수의 워드 라인 및 비트 라인을 가지며 매트릭스로 정렬된 메모리 셀 어레이(56,57)와; b) 워드 라인을 선택하는 워드 라인 선택회로(53,54)와; c) 상기 선택된 워드 라인의 어드레스를 저장하는 로우 어드레스 레지스터 회로(51A,52)와; d) 상기 선택된 워드 라인의 메모리 셀(56, 57)의 데이타를 저장하는 센스 증폭기(58)와; e) 상기 센스 증폭기(58)를 통해 상기 메모리 셀(56, 57)로부터 상기 데이타를 판독하거나 워드 라인을 선택하기 위해 블록의 동작을 제어하는 제어 회로(51,51A)를 포함하는 복수의 블록(2,2A,50,50A)과, 상기 센스 증폭기(58)로부터 상기 데이타를 판독하고 상기 센스 증폭기(58)에 상기 데이타를 기록하는 데이타 버스(60,DB,/DB)를 추가로 구비하고, 상기 복수의 블록(2,2A,50,50A)으로부터 제1블록을 선택하고, 상기 제1블록의 센스 증폭기(58) 사이에서 상기 데이타를 판독하는 제1동작은 상기 복수의 블록(2,2A,50,50A)으로 부터 제2블록을 선택하고, 상기 제2블록에 있는 워드 라인을 선택하는 제2동작과 병렬로 실행되는 것을 특징으로 하는 메모리 장치.
  37. 제36항에 있어서, 상기 제1 및 제2동작을 클록 신호와 동기하도록 제어하는 제어 회로(51, 51A)를 추가로 구비하는 것을 특징으로 하는 메모리 장치.
  38. a) 복수의 워드 라인 및 비트 라인을 가지며 매트릭스로 정렬된 메모리 셀 어레이(56, 57)와; b) 워드 라인을 선택하는 워드 라인 선택 회로(53, 54)와; c) 상기 선택된 워드 라인의 어드레스를 저장하는 로우 어드레스 레지스터 회로(51A, 52)와; d) 상기 선택된 워드 라인의 메모리 셀(56, 57)의 데이타를 저장하는 센스 증폭기(58)를 포함하는 복수의 블록(2,2A,50,50A)과, 상기 센스 증폭기(58)로부터 상기 데이타를 판독하거나 상기 센스 증폭기(58)에 상기 데이타를 기록하는 데이타 버스 (60,DB,/DB)를 추가로 구비하고, 상기 복수의 블록(2,2A,50,50A)으로부터 제1블록을 선택하고, 상기 제1블록의 센스 증폭기(58)로부터 상기 데이타를 판독하거나 상기 센스 증폭기(58)에 상기 데이타를 기록하는 동작을 제어하는 제1제어 회로(403, 62)와; 상기 복수의 블록(2,2A,50,50A)으로부터 제2블록을 선택하고 상기 제2블록에 있는 워드 라인을 선택하기 위해 동작을 제어하는 제2제어 회로(402, 61)를 추가로 구비되는 것을 특징으로 하는 메모리 장치.
  39. 제38항에 있어서, 상기 제1제어 회로(403, 62)와 제2제어 회로(402, 61)는 클록 신호로 동기화되어 동작하는 것을 특징으로 하는 메모리 장치.
  40. a) 복수의 워드 라인 및 비트 라인을 가지며 매트릭스로 정렬된 메모리 셀 어레이(56, 57)와; b) 워드 라인을 선택하는 워드 라인 선택 회로(53, 54)와; c) 상기 선택된 워드 라인의 어드레스를 저장하는 로우 어드레스 레지스터 회로(51A, 52)와; d) 상기 선택된 워드 라인의 메모리 셀(56, 57)의 데이타를 저장하는 센스 증폭기(58)와; e) 상기 비트 라인을 전치충전시키는 전치충전 회로(651)와; f) 상기 센스 증폭기(58)를 통해 상기 메모리 셀(56, 57)로부터 상기 데이타를 판독하거나 워드 라인을 선택하기 위해 블록의 동작을 제어하는 제어 회로(51, 51A)를 포함하는 복수의 블록(2,2A,50,50A)과, 상기 센스 증폭기(58)로부터 상기 데이타를 판독하는데이타 버스(60,DB,/DB)를 추가로 구비하고, 상기 복수의 블록(2,2A,50,50A) 으로부터 제1블록을 선택하여 상기 제1블록의 센스 증폭기(58)로부터 상기 데이타를 판독하는 제1동작과, 상기 복수의 블록(2,2A,50,50A)으로부터 제2블록을 실행하여 상기 제2블록에서 워드 라인을 선택하는 제2동작과, 상기 복수의 블록2,2A,50,50A)으로부터 제3블록을 실행하여 상기 제3블록의 비트 라인을 전치충전시키는 제3동작은 서로 병렬로 실행되는 것을 특징으로 하는 메모리 장치.
  41. 제40항에 있어서, 상기 제1, 제2 및 제3동작은 클록 신호로 동기하도록 제어하는 동기 제어 회로(1,1A,41,41A,51,51A)를 추가로 구비하는 것을 특징으로 하는 메모리 장치.
  42. a) 복수의 워드 라인 및 비트 라인을 가지며 매트릭스로 정렬된 메모리 셀 어레이(56, 57)와; b) 워드 라인을 선택하는 워드 라인 선택 회로(53, 54)와; c) 상기 선택된 워드 라인의 어드레스를 저장하는 로우 어드레스 레지스터 회로(51A, 52)와; d) 상기 선택된 워드 라인의 메모리 셀(56, 57)의 데이타를 저장하는 센스 증폭기(58)와; e) 상기 비트 라인을 전치충전시키는 전치충전 회로(651)를 포함하는 복수의 블록(2,2A,50,50A)과, 상기 센스 증폭기(58)로부터 판독하는 데이타 버스(60,DB,/DB)를 추가로 구비하고, 상기 복수의 블록(2,2A,50,50A)으로부터 제1블록을 선택하여 상기 제1블록의 센스 증폭기(58)로부터 상기 데이타를 판독하는 제1동작과, 상기 복수의 블록(2,2A,50,50A)으로부터 제2블록을 선택하여 상기 제2블록에서 워드 라인을 선택하는 제2동작과, 상기 복수의 블록(2,2A,50,50A)으로부터 제3블록을 선택하여 상기 제3블록의 비트 라인을 전치충전시키는 제3동작은 서로 병렬로 실행되는 것을 특징으로 하는 메모리 장치.
  43. 제41항에 있어서, 상기 제1, 제2 및 제3동작은 클록 신호로 동기하도록 제어하는 동기 제어 회로(1,1A,41,41A,51,51A)를 추가로 구비하는 것을 특징으로 하는 메모리 장치.
  44. a) 복수의 워드 라인 및 비트 라인을 가지며 매트릭스로 정렬된 메모리 셀 어레이(56, 57)와; b) 워드 라인을 선택하는 워드 라인 선택 회로(53, 54)와; c) 상기 선택된 워드 라인의 어드레스를 저장하는 로우 어드레스 레지스터 회로(51A, 52)와; d) 상기 선택된 워드 라인의 메모리 셀(56, 57)의 데이타를 저장하는 센스 증폭기(58)와; e) 상기 비트 라인을 전치충전시키는 전치충전 회로(651)를 포함하는 복수의 블록(2,2A,50,50A)과, 상기 센스 증폭기(58)로부터 상기 데이타를 판독하는 데이타 버스(60,DB,/DB)와, 상기 복수의 블록(2,2A,50,50A)으로부터 제1블록을 선택하여 상기 제1블록의 센스 증폭기(58)로부터 상기 데이타를 판독하는 제1제어 회로(403, 62)와, 상기 복수의 블록(2,2A,50,50A)으로부터 제2블록을 선택하여 상기 제2블록에서 워드 라인을 선택하는 제2제어 회로(402, 61)와, 상기 복수의 블록(2,2A,50,50A)으로부터 제3블록을 선택하여 상기 제3블록의 비트 라인을 전치충전시키는 제3제어 회로(404, 63)를 추가로 구비하는 것을 특징으로 하는 메모리 장치.
  45. 제44항에 있어서, 상기 제1제어 회로(403, 62)와, 제2제어 회로(402, 61)와, 제3제어 회로(404, 63)는 클록 신호로 동기화되어 동작하는 것을 특징으로 하는 메모리 장치.
  46. a) 복수의 워드 라인과 복수의 비트 라인을 가지며 매트릭스로 정렬된 메모리 셀 어레이(56, 57)와; b) 워드 라인을 선택하는 워드 라인 선택 회로(53, 54)와; c) 상기 선택된 워드 라인의 어드레스를 저장하는 로우 어드레스 레지스터 회로(51A, 52)와; d) 상기 선택된 워드 라인의 메모리 셀(56, 57)의 데이타를 저장하는 센스 증폭기(58)와; e) 상기 비트 라인을 전치충전시키는 전치충전 회로(651)와; f) 상기 센스 증폭기(58)를 통해 상기 메모리 셀(56, 57)에 데이타를 기록거나 상기 메모리 셀로부터 데이타를 판독하거나 또는 워드 라인을 선택하기 위해 블록의 동작을 제어하는 제어 회로(51, 51A)를 포함하는 복수의 블록(2,2A,50,50A)과, 상기 센스 증폭기(58)에 데이타를 기록하거나 상기 센스 증폭기로부터 데이타를 판독하는 데이타 버스(60,DB,/DB)를 추가로 구비하며, 상기 복수의 블록 (2,2A,50,50A)으로부터 제1블록을 선택하여 상기 제1블록의 센스증폭기(58) 및 데이타 버스(60,DB,/DB)사이에서 상기 데이타를 전송하는 제1동작과, 상기 복수의 블록(2,2A,50,50A)으로부터 제2블록을 선택하여 상기 제2블록에서 워드 라인을 선택하는 제2동작과, 상기 복수의 블록(2,2A,50,50A)으로부터 제3블록을 선택하여 상기 제3블록의 비트 라인을 전치충전시키는 제3동작은 서로 병렬로 실행되는 것을 특징으로 하는 메모리 장치.
  47. 제46항에 있어서, 상기 제1, 제2 및 제3동작은 클록 신호로 동기시키도록 제어하는 동기 제어 회로(1,1A,41,51,51A)를 추가로 구비하는 것을 특징으로 하는 메모리 장치.
  48. a) 복수의 워드 라인과 복수의 비트 라인을 가지며 매트릭스로 정렬된 메모리 셀 어레이(56, 57)와; b) 워드 라인을 선택하는 워드 라인 선택 회로(53, 54)와; c) 상기 선택된 워드 라인의 어드레스를 저장하는 로우 어드레스 레지스터 회로(51A, 52)와; d) 상기 선택된 워드 라인의 메모리 셀(56, 57)의 데이타를 저장하는 센스증폭기(58)와; e) 상기 비트 라인을 전치충전시키는 전치충전 회로(651)를 포함하는 복수의 블록(2,2A,50,50A)과, 상기 센스 증폭기(58)에 데이타를 기록하거나 상기 센스 증폭기로부터 데이타를 판독하는 데이타 버스(60,DB,/DB)를 추가로 구비하며, 상기 복수의 블록(2,2A,50,50A)으로부터 제1블록을 선택하여 상기 제1블록의 센스 증폭기(58) 및 데이타 버스(60,DB,/DB) 사이에서 상기 데이타를 전송하는 제1동작과, 상기 복수의 블록(2,2A,50,50A)으로부터 제2블록을 선택하여 상기 제2블록에서 워드 라인을 선택하는 제2동작과, 상기 복수의 블록(2,2A,50,50A)으로부터 제3블록을 선택하여 상기 제3블록의 비트 라인을 전치충전시키는 제3동작은 서로 병렬로 실행되는 것을 특징으로 하는 메모리 장치.
  49. 제48항에 있어서, 상기 제1, 제2 및 제3동작은 클록 신호로 동기하도록 제어하는 동기 제어 회로(1,1A,41,41A,51,51A)를 추가로 구비하는 것을 특징으로 하는 메모리 장치.
  50. a) 복수의 워드 라인과 복수의 비트 라인을 가지며 매트릭스로 정렬된 메모리 셀 어레이(56, 57)와; b) 워드 라인을 선택하는 워드 라인 선택 회로(53, 54)와; c) 상기 선택된 워드 라인의 어드레스를 저장하는 로우 어드레스 레지스터 회로(51A, 52)와; d) 상기 선택된 워드 라인의 메모리 셀(56, 57)의 데이타를 저장하는 센스증폭기(58)와; e) 상기 비트 라인을 전치충전시키는 전치충전 회로(651)를 포함하는 복수의 블록(2,2A,50,50A)과, 상기 센스 증폭기(58)에 데이타를 기록하거나 상기 센스 증폭기로부터 데이타를 판독하는 데이타 버스(60,DB,/DB)와, 상기 복수의 블록(2,2A,50,50A)으로부터 제1블록을 선택하여 상기 제1블록의 센스 증폭기(58) 및 데이타 버스(60,DB,/DB) 사이에서 상기 데이타를 전송하는 제1제어 회로(403, 62)와, 상기 복수의 블록(2,2A,50,50A)으로부터 제2블록을 선택하여 상기 제2블록에서 워드 라인을 선택하는 제2제어 회로(402, 61)와, 상기 복수의 블록(2,2A,50,50A)으로부터 제3블록을 선택하여 상기 제3블록의 비트 라인을 전치충전시키는 제3제어 회로(404, 63)를 추가로 구비되는 것을 특징으로 하는 메모리 장치.
  51. 제50항에 있어서, 상기 제1제어 회로(403, 62)와, 제2제어 회로(402, 61)와, 제3제어 회로(404, 63)는 클록 신호로 동기화되어 동작하는 것을 특징으로 하는 메모리 장치.
  52. 제28항에 있어서, 제1동작, 제2동작 및 상기 비트 라인을 전치충전시키는 동작을 클록 신호로 동기시키도록 제어하는 동기 제어 회로(1,1A,41,41A,51,51A)를 추가로 구비하는 것을 특징으로 하는 메모리 장치.
  53. 제30항에 있어서, 제1동작, 제2동작 및 상기 비트 라인을 전치충전시키는 동작을 클록 신호로 동기시키도록 제어하는 동기 제어 회로(1,1A,41,41A,51,51A)를 추가로 구비하는 것을 특징으로 하는 메모리 장치.
  54. 제32항에 있어서, 상기 제1제어 회로(403, 62)와, 제2제어 회로(402, 61)와, 상기 비트 라인을 전치충전시키는 제3제어 회로(404, 63)를 클록 신호로 동기화시키도록 제어하는 동기 제어 회로(1,1A,41,41A,51,51A)를 추가로 구비하는 것을 특징으로 하는 메모리 장치.
  55. 제34항에 있어서, 상기 제1동작, 제2동작 및 상기 비트 라인을 전치충전시키는 동작을 클록신호로 동기 시키도록 제어하는 동기 제어 회로 (1,1A,41,41A,51,51A)를 추가로 구비하는 것을 특징으로 하는 메모리 장치.
  56. 제36항에 있어서, 상기 제1동작, 제2동작 및 상기 비트 라인을 전치충전시키는 동작을 클록 신호로 동기 시키도록 제어하는 동기 제어 회로 (1,1A,41,41A,51,51A)를 추가로 구비하는 것을 특징으로 하는 메모리 장치.
  57. 제38항에 있어서, 상기 제1제어 회로(403, 62)와, 제2제어 회로(402, 61)와, 상기 비트 라인을 전치충전시키는 제3제어 회로(404, 63)를 클록 신호로 동기화시키도록 제어하는 동기 제어 회로(1,1A,41,41A,51,51A)를 추가로 구비하는 것을 특징으로 하는 메모리 장치.
  58. 복수의 상이한 형태의 동작을 각각 실행할 수 있는 복수의 블록 (2,2A,50,50A)과, 상기 복수의 블록(2,2A,50,50A)으로부터 순서대로 블록을 하나씩 선택하는 제어 회로(1,1A,41,41)를 구비하며, 상기 제어 수단에 의해 선택된 블록은 파이프라인 동작으로 소정 순서에 의거하여 상기 복수의 동작을 실행을 개시하는 것을 특징으로 하는 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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