JPH08335397A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08335397A JPH08335397A JP16301095A JP16301095A JPH08335397A JP H08335397 A JPH08335397 A JP H08335397A JP 16301095 A JP16301095 A JP 16301095A JP 16301095 A JP16301095 A JP 16301095A JP H08335397 A JPH08335397 A JP H08335397A
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- address
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Abstract
(57)【要約】
【目的】 確実なデータ出力を可能とするチップセレク
ト機能を持たせたクロック同期式の半導体記憶装置を提
供する。 【構成】 メモリセルアレイ１、アドレスバッファ２、
ロウデコーダ３、カラムセレクタ４、センスアンプ５及
び出力回路６を有するマスクＲＯＭにおいて、アドレス
バッファ２、ロウデコーダ３、センスアンプ５及び出力
回路６をクロック同期式とする。チップセレクト信号／
ＣＳから、順次１クロックサイクルずつ遅れた内部活性
化信号／ＣＳａ，／ＣＳｂ，／ＣＳｃ，／ＣＳｄを発生
するシフトレジスタ８を設けて、これらによりアドレス
バッファ２、ロウデコーダ３、センスアンプ５及び出力
回路６の活性、非活性を制御する。
ト機能を持たせたクロック同期式の半導体記憶装置を提
供する。 【構成】 メモリセルアレイ１、アドレスバッファ２、
ロウデコーダ３、カラムセレクタ４、センスアンプ５及
び出力回路６を有するマスクＲＯＭにおいて、アドレス
バッファ２、ロウデコーダ３、センスアンプ５及び出力
回路６をクロック同期式とする。チップセレクト信号／
ＣＳから、順次１クロックサイクルずつ遅れた内部活性
化信号／ＣＳａ，／ＣＳｂ，／ＣＳｃ，／ＣＳｄを発生
するシフトレジスタ８を設けて、これらによりアドレス
バッファ２、ロウデコーダ３、センスアンプ５及び出力
回路６の活性、非活性を制御する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に係
り、特にデータがマスクプログラムにより記憶されるク
ロック同期式の読出し専用メモリ（ＲＯＭ）に関する。
り、特にデータがマスクプログラムにより記憶されるク
ロック同期式の読出し専用メモリ（ＲＯＭ）に関する。
【０００２】
【従来の技術】ＲＯＭの中でもレーザプリンタや電子楽
器（電子音源）の音色用として用いられるマスクＲＯＭ
は、近年ますます大容量化しており、大容量化に伴って
高速性能を実現することが難しくなっている。一般的な
マスクＲＯＭについて言えば、外部から入力されたアド
レスはアドレスバッファでτ１だけ遅れ、アドレスデコ
ーダでτ２だけ遅れて、メモリアレイにデコード信号が
供給される。メモリアレイからの出力データはセンスア
ンプでτ３遅れて出力され、更に出力回路でτ４遅れて
出力される。従ってこのマスクＲＯＭのアクセスタイム
は、τ１＋τ２＋τ３＋τ４であり、アドレスのサイク
ルタイムはこれより短くすることはできない。
器（電子音源）の音色用として用いられるマスクＲＯＭ
は、近年ますます大容量化しており、大容量化に伴って
高速性能を実現することが難しくなっている。一般的な
マスクＲＯＭについて言えば、外部から入力されたアド
レスはアドレスバッファでτ１だけ遅れ、アドレスデコ
ーダでτ２だけ遅れて、メモリアレイにデコード信号が
供給される。メモリアレイからの出力データはセンスア
ンプでτ３遅れて出力され、更に出力回路でτ４遅れて
出力される。従ってこのマスクＲＯＭのアクセスタイム
は、τ１＋τ２＋τ３＋τ４であり、アドレスのサイク
ルタイムはこれより短くすることはできない。
【０００３】これに対して本出願人は既に、アドレスバ
ッファやセンスアンプを２系統設けて、これら２系統の
回路をクロック同期により交互に動作させることによ
り、サイクルタイム短縮を可能としたマスクＲＯＭを提
案している（特願平６−３３８２６８号、特願平６−３
３９６３１号等）。このクロック同期方式を採用する
と、アドレス入力からデータ出力までは例えば２乃至３
クロックサイクル分遅れるが、２系統の回路が互いに時
間的にオーバラップした信号処理ができるために、サイ
クルタイムが各部の信号遅延の和で制限されることはな
くなり、高速のアクセスが可能となる。
ッファやセンスアンプを２系統設けて、これら２系統の
回路をクロック同期により交互に動作させることによ
り、サイクルタイム短縮を可能としたマスクＲＯＭを提
案している（特願平６−３３８２６８号、特願平６−３
３９６３１号等）。このクロック同期方式を採用する
と、アドレス入力からデータ出力までは例えば２乃至３
クロックサイクル分遅れるが、２系統の回路が互いに時
間的にオーバラップした信号処理ができるために、サイ
クルタイムが各部の信号遅延の和で制限されることはな
くなり、高速のアクセスが可能となる。
【０００４】一方、通常の非同期式メモリにおいては、
チップセレクト信号が用いられ、チップセレクト信号が
“Ｌ”の時そのメモリチップが動作状態になり、“Ｈ”
のときスタンバイ状態になるように制御される。チップ
セレクト信号は、図８に示すように複数のメモリチップ
８１ａ，８１ｂ，８１ｃが用いられる場合に、最上位ア
ドレスとして機能するものであり、図９に示すように、
メモリチップ８１ａ，８１ｂ，８１ｃが順次動作状態に
入るように、チップセレクト信号／ＣＳＡ，／ＣＳＢ，
／ＣＳＣが供給される。
チップセレクト信号が用いられ、チップセレクト信号が
“Ｌ”の時そのメモリチップが動作状態になり、“Ｈ”
のときスタンバイ状態になるように制御される。チップ
セレクト信号は、図８に示すように複数のメモリチップ
８１ａ，８１ｂ，８１ｃが用いられる場合に、最上位ア
ドレスとして機能するものであり、図９に示すように、
メモリチップ８１ａ，８１ｂ，８１ｃが順次動作状態に
入るように、チップセレクト信号／ＣＳＡ，／ＣＳＢ，
／ＣＳＣが供給される。
【０００５】
【発明が解決しようとする課題】しかし、クロック同期
式のマスクＲＯＭにおいて上述のチップセレクト信号を
用いる場合、例えば必要なアドレス取り込みが完了した
時点でチップセレクト信号を“Ｈ”にすると、必要なデ
ータを完全に読み出さないうちにチップ全体がスタンバ
イ状態になってしまうという誤動作が生じる。クロック
同期式マスクＲＯＭでは前述のように、アドレス入力か
ら例えば３クロックサイクル遅れてデータが出力されよ
うになっているからである。
式のマスクＲＯＭにおいて上述のチップセレクト信号を
用いる場合、例えば必要なアドレス取り込みが完了した
時点でチップセレクト信号を“Ｈ”にすると、必要なデ
ータを完全に読み出さないうちにチップ全体がスタンバ
イ状態になってしまうという誤動作が生じる。クロック
同期式マスクＲＯＭでは前述のように、アドレス入力か
ら例えば３クロックサイクル遅れてデータが出力されよ
うになっているからである。
【０００６】この問題は、チップセレクト信号を、内部
遅延を考慮してデータが完全に出力されるまで動作状態
に保つようにすれば原理的に解決できる。しかし、前述
のように複数のメモリチップを用いてチップセレクト信
号を最上位アドレスとして利用する場合には、動作状態
の時間を任意に長くすることはできず、また動作状態の
時間を長くすればそれだけ高速アクセス性能が損なわれ
る。
遅延を考慮してデータが完全に出力されるまで動作状態
に保つようにすれば原理的に解決できる。しかし、前述
のように複数のメモリチップを用いてチップセレクト信
号を最上位アドレスとして利用する場合には、動作状態
の時間を任意に長くすることはできず、また動作状態の
時間を長くすればそれだけ高速アクセス性能が損なわれ
る。
【０００７】この発明は上記の点に鑑みなされたもの
で、確実なデータ出力を可能とするチップセレクト機能
を持たせたクロック同期式の半導体記憶装置を提供する
ことを目的としている。
で、確実なデータ出力を可能とするチップセレクト機能
を持たせたクロック同期式の半導体記憶装置を提供する
ことを目的としている。
【０００８】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、データが記憶されるメモリセルアレイと、ア
ドレスを取り込んで前記メモリセルアレイのデータを選
択するためのクロックに同期して動作するアドレス入力
手段と、前記メモリセルアレイから選択されたデータを
読み出して出力するように前記クロックに同期して動作
するデータ出力手段と、チップセレクト信号に基づいて
前記クロックに同期して遅延させた活性化信号を生成し
て前記アドレス入力手段とデータ出力手段とを所定時間
遅延させて動作状態に保つ活性化手段とを備えたことを
特徴としている。
憶装置は、データが記憶されるメモリセルアレイと、ア
ドレスを取り込んで前記メモリセルアレイのデータを選
択するためのクロックに同期して動作するアドレス入力
手段と、前記メモリセルアレイから選択されたデータを
読み出して出力するように前記クロックに同期して動作
するデータ出力手段と、チップセレクト信号に基づいて
前記クロックに同期して遅延させた活性化信号を生成し
て前記アドレス入力手段とデータ出力手段とを所定時間
遅延させて動作状態に保つ活性化手段とを備えたことを
特徴としている。
【０００９】
【作用】この発明によると、通常メモリチップ全体を活
性又は非活性にするためのチップセレクト信号に基づい
て、内部的に、少なくともアドレス入力手段とデータ出
力手段の間で所定の遅延時間を持たせて動作状態に設定
する活性化信号を生成して、活性又は非活性の制御を行
うことにより、内部遅延のあるクロック同期式メモリに
チップセレクト機能を持たせたときの誤動作を確実に防
止することが可能になる。
性又は非活性にするためのチップセレクト信号に基づい
て、内部的に、少なくともアドレス入力手段とデータ出
力手段の間で所定の遅延時間を持たせて動作状態に設定
する活性化信号を生成して、活性又は非活性の制御を行
うことにより、内部遅延のあるクロック同期式メモリに
チップセレクト機能を持たせたときの誤動作を確実に防
止することが可能になる。
【００１０】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例に係るマスクＲ
ＯＭのブロック構成である。このマスクＲＯＭは、マス
クプログラムされるメモリセルアレイ１を有し、このメ
モリアレイ１へのアドレス入力手段として、外部アドレ
スを取り込むアドレスバッファ２と、このアドレスバッ
ファ２に取り込まれたアドレスをデコードしてワード線
選択を行うアドレスデコーダ３を有する。メモリセルア
レイ１のデータを読み出してデータ出力手段として、ビ
ット線選択を行うカラムセレクタ４、選択ビット線のデ
ータをセンスするセンスアンプ５、及び読み出されたデ
ータを外部出力端子に取り出す出力回路６を有する。
説明する。図１は、この発明の一実施例に係るマスクＲ
ＯＭのブロック構成である。このマスクＲＯＭは、マス
クプログラムされるメモリセルアレイ１を有し、このメ
モリアレイ１へのアドレス入力手段として、外部アドレ
スを取り込むアドレスバッファ２と、このアドレスバッ
ファ２に取り込まれたアドレスをデコードしてワード線
選択を行うアドレスデコーダ３を有する。メモリセルア
レイ１のデータを読み出してデータ出力手段として、ビ
ット線選択を行うカラムセレクタ４、選択ビット線のデ
ータをセンスするセンスアンプ５、及び読み出されたデ
ータを外部出力端子に取り出す出力回路６を有する。
【００１１】メモリセルアレイ１は、例えば図２に示す
ように、多数のワード線ＷＬとビット線ＢＬの間にｎチ
ャネルＭＯＳトランジスタＭＴ1 〜ＭＴ16とセレクトト
ランジスタＳＴとからなる１６段ＮＡＮＤ型メモリセル
を配置して構成されている。ＮＡＮＤ型メモリセルは図
示のようにブロック１〜ｎまでブロック化されている。
各メモリトランジスタＭＴは、マスクプログラムによっ
て、ワード線ＷＬが“Ｌ”レベルでオンするデプレショ
ン（Ｄ）タイプ状態、又は“Ｌ”レベル信号ではオンせ
ず“Ｈ”レベル信号が入ってオンするエンハンスメント
（Ｅ）タイプ状態のいずれかに設定される。
ように、多数のワード線ＷＬとビット線ＢＬの間にｎチ
ャネルＭＯＳトランジスタＭＴ1 〜ＭＴ16とセレクトト
ランジスタＳＴとからなる１６段ＮＡＮＤ型メモリセル
を配置して構成されている。ＮＡＮＤ型メモリセルは図
示のようにブロック１〜ｎまでブロック化されている。
各メモリトランジスタＭＴは、マスクプログラムによっ
て、ワード線ＷＬが“Ｌ”レベルでオンするデプレショ
ン（Ｄ）タイプ状態、又は“Ｌ”レベル信号ではオンせ
ず“Ｈ”レベル信号が入ってオンするエンハンスメント
（Ｅ）タイプ状態のいずれかに設定される。
【００１２】アドレスバッファ２はクロック同期式であ
って、各アドレスバッファ毎に、図３（ａ）に示すよう
に、アドレスバッファ２０と、このアドレスバッファ２
０の出力を共通接続した２系統のアドレスラッチ２１
ａ，２１ｂを有する。これらアドレスラッチ２１ａ，２
１ｂは、クロック制御によって時分割で交互にアドレス
取り込みを行う。アドレスラッチ２１ａ，２１ｂに取り
込まれたアドレスは、セレクタ２２により選択されて、
アドレスデコーダ３及びカラムセレクタ４に供給され
る。
って、各アドレスバッファ毎に、図３（ａ）に示すよう
に、アドレスバッファ２０と、このアドレスバッファ２
０の出力を共通接続した２系統のアドレスラッチ２１
ａ，２１ｂを有する。これらアドレスラッチ２１ａ，２
１ｂは、クロック制御によって時分割で交互にアドレス
取り込みを行う。アドレスラッチ２１ａ，２１ｂに取り
込まれたアドレスは、セレクタ２２により選択されて、
アドレスデコーダ３及びカラムセレクタ４に供給され
る。
【００１３】この実施例では、アドレスデコーダ３及び
センスアンプ４もクロック同期式としている。即ちアド
レスデコーダ３は、図３（ｂ）に示すように、プリデコ
ーダ３１と２系統のラッチ３２ａ，３２ｂ及びセレクタ
３３により構成される。同様にセンスアンプ５は、図３
（ｃ）に示すように、選択ビット線につながるプリセン
スアンプ５１と２系統のラッチ５１ａ，５２ｂ及びセレ
クタ５３を有する。出力回路６は、図３（ｄ）に示すよ
うに、ラッチ機能を持たないＣＭＯＳバッファにより構
成される。
センスアンプ４もクロック同期式としている。即ちアド
レスデコーダ３は、図３（ｂ）に示すように、プリデコ
ーダ３１と２系統のラッチ３２ａ，３２ｂ及びセレクタ
３３により構成される。同様にセンスアンプ５は、図３
（ｃ）に示すように、選択ビット線につながるプリセン
スアンプ５１と２系統のラッチ５１ａ，５２ｂ及びセレ
クタ５３を有する。出力回路６は、図３（ｄ）に示すよ
うに、ラッチ機能を持たないＣＭＯＳバッファにより構
成される。
【００１４】図３（ａ）〜（ｃ）はいずれも、入力が共
通接続された２系統のラッチとセレクタを含むが、その
具体的構成は例えば図４のようになる。第１系統のラッ
チＬＡａは、入力信号をクロック同期により反転して取
り込むクロックドＣＭＯＳインバータ４１と、そのデー
タを保持するためのＣＭＯＳインバータ４２とクロック
ドＣＭＯＳインバータ４３が逆並列接続されたラッチ回
路とから構成されている。クロックドＣＭＯＳインバー
タ４１と４３とは、互いに補のクロック信号ＣＫＡ，／
ＣＫＡにより制御される。第２系統のラッチＬＡｂも同
様の構成であるが、第２系統のクロックドＣＭＯＳイン
バータ４１と４３は、第１系統とは位相がずれた互いに
補のクロック信号ＣＫＢ，／ＣＫＢにより制御される。
通接続された２系統のラッチとセレクタを含むが、その
具体的構成は例えば図４のようになる。第１系統のラッ
チＬＡａは、入力信号をクロック同期により反転して取
り込むクロックドＣＭＯＳインバータ４１と、そのデー
タを保持するためのＣＭＯＳインバータ４２とクロック
ドＣＭＯＳインバータ４３が逆並列接続されたラッチ回
路とから構成されている。クロックドＣＭＯＳインバー
タ４１と４３とは、互いに補のクロック信号ＣＫＡ，／
ＣＫＡにより制御される。第２系統のラッチＬＡｂも同
様の構成であるが、第２系統のクロックドＣＭＯＳイン
バータ４１と４３は、第１系統とは位相がずれた互いに
補のクロック信号ＣＫＢ，／ＣＫＢにより制御される。
【００１５】２系統のラッチＬＡａ，ＬＡｂから出力さ
れる信号を選択するセレクタＳＥＬは、クロックドＣＭ
ＯＳインバータ４４ａ，４４ｂにより構成される。これ
ら２系統のインバータ４４ａ，４４ｂは、互いに補のク
ロック信号Ａ，Ｂにより制御される。
れる信号を選択するセレクタＳＥＬは、クロックドＣＭ
ＯＳインバータ４４ａ，４４ｂにより構成される。これ
ら２系統のインバータ４４ａ，４４ｂは、互いに補のク
ロック信号Ａ，Ｂにより制御される。
【００１６】以上のように各回路部を時分割で動作させ
るために、基準クロックＣＫに基づいて各種内部クロッ
クを生成する内部クロック発生回路７が設けられてい
る。図５は、この内部クロック発生回路７の具体的な構
成である。図示のように、基準クロックＣＫが入力され
るＴタイプフリップフロップ７１と、その二つの出力
Ｑ，／Ｑと基準クロックＣＫの論理積をとるＡＮＤゲー
ト７２，７３、及びこれらの出力を反転するインバータ
７４，７５により構成される。
るために、基準クロックＣＫに基づいて各種内部クロッ
クを生成する内部クロック発生回路７が設けられてい
る。図５は、この内部クロック発生回路７の具体的な構
成である。図示のように、基準クロックＣＫが入力され
るＴタイプフリップフロップ７１と、その二つの出力
Ｑ，／Ｑと基準クロックＣＫの論理積をとるＡＮＤゲー
ト７２，７３、及びこれらの出力を反転するインバータ
７４，７５により構成される。
【００１７】フリップフロップ７１の二つの出力Ｑ，／
Ｑは、基準クロックを１／２分周した信号であり、その
まま図４のセレクタＳＥＬを制御する相補クロック信号
Ａ，Ｂとなる。また出力Ｑと基準クロックＣＫの積をと
るＡＮＤゲート７２の出力から、第１系統のラッチＬＡ
ａを制御する相補クロック信号ＣＫＢ，／ＣＫＢが得ら
れ、出力／Ｑと基準クロックＣＫの積をとるＡＮＤゲー
ト７３の出力から、第２系統のラッチＬＡｂを制御する
相補クロック信号ＣＫＡ，／ＣＫＡが得られる。
Ｑは、基準クロックを１／２分周した信号であり、その
まま図４のセレクタＳＥＬを制御する相補クロック信号
Ａ，Ｂとなる。また出力Ｑと基準クロックＣＫの積をと
るＡＮＤゲート７２の出力から、第１系統のラッチＬＡ
ａを制御する相補クロック信号ＣＫＢ，／ＣＫＢが得ら
れ、出力／Ｑと基準クロックＣＫの積をとるＡＮＤゲー
ト７３の出力から、第２系統のラッチＬＡｂを制御する
相補クロック信号ＣＫＡ，／ＣＫＡが得られる。
【００１８】この実施例では更に、外部からのチップセ
レクト信号／ＣＳにより内部回路を時間的に順次活性、
非活性にするような活性化回路が設けられている。即ち
図１に示すように、チップセレクト信号／ＣＳをクロッ
クＣＫに同期して１ビットずつ遅延するためのシフトレ
ジスタ８が設けられ、このシフトレジスタ８の各段出力
が、互いに１クロックサイクルずつ遅延した内部活性化
信号／ＣＳａ，／ＣＳｂ，／ＣＳｃ，／ＣＳｄとして出
力される。
レクト信号／ＣＳにより内部回路を時間的に順次活性、
非活性にするような活性化回路が設けられている。即ち
図１に示すように、チップセレクト信号／ＣＳをクロッ
クＣＫに同期して１ビットずつ遅延するためのシフトレ
ジスタ８が設けられ、このシフトレジスタ８の各段出力
が、互いに１クロックサイクルずつ遅延した内部活性化
信号／ＣＳａ，／ＣＳｂ，／ＣＳｃ，／ＣＳｄとして出
力される。
【００１９】具体的に例えば、クロック同期式のアドレ
スバッファ２、アドレスデコーダ３、センスアンプ５及
び出力回路６の各ＣＭＯＳ出力バッファがイネーブル端
子を有し、内部活性化信号／ＣＳａ，／ＣＳｂ，／ＣＳ
ｃ，／ＣＳｄが“Ｈ”の時には出力バッファが非活性状
態になるように構成される。
スバッファ２、アドレスデコーダ３、センスアンプ５及
び出力回路６の各ＣＭＯＳ出力バッファがイネーブル端
子を有し、内部活性化信号／ＣＳａ，／ＣＳｂ，／ＣＳ
ｃ，／ＣＳｄが“Ｈ”の時には出力バッファが非活性状
態になるように構成される。
【００２０】図７は、この様に構成されたマスクＲＯＭ
の動作タイミングである。外部からのアドレス，，
，…が図示のようにアドレスバッファ２でクロックＣ
Ｋに同期して取り込まれ、アドレスデコーダ３で１クロ
ックサイクルＴだけ遅れてデコードされる。以下順次１
クロックサイクルずつ遅れてセンスアンプ５によるデー
タセンス、及び出力回路６によるデータ出力がなされ
る。
の動作タイミングである。外部からのアドレス，，
，…が図示のようにアドレスバッファ２でクロックＣ
Ｋに同期して取り込まれ、アドレスデコーダ３で１クロ
ックサイクルＴだけ遅れてデコードされる。以下順次１
クロックサイクルずつ遅れてセンスアンプ５によるデー
タセンス、及び出力回路６によるデータ出力がなされ
る。
【００２１】チップセレクト信号／ＣＳが、アドレス
の入力後“Ｈ”レベル（即ちスタンバイ状態）になる
と、シフトレジスタ８にはクロックＣＫにより順次
“Ｈ”データが転送される。クロックＣＫの立下がりで
各段出力が確定して取り出されるとすると、アドレスバ
ッファ２、アドレスデコーダ３、センスアンプ５及び出
力回路６に与えられる活性化信号／ＣＳａ，／ＣＳｂ，
／ＣＳｃ，／ＣＳｄは順次１クロックサイクルＴずつ遅
れて“Ｈ”になり、これらの回路は順次非活性状態（即
ちスタンバイ状態）に設定される。つまり各回路が動作
状態におかれる時間帯が少しずつずらされることにな
る。
の入力後“Ｈ”レベル（即ちスタンバイ状態）になる
と、シフトレジスタ８にはクロックＣＫにより順次
“Ｈ”データが転送される。クロックＣＫの立下がりで
各段出力が確定して取り出されるとすると、アドレスバ
ッファ２、アドレスデコーダ３、センスアンプ５及び出
力回路６に与えられる活性化信号／ＣＳａ，／ＣＳｂ，
／ＣＳｃ，／ＣＳｄは順次１クロックサイクルＴずつ遅
れて“Ｈ”になり、これらの回路は順次非活性状態（即
ちスタンバイ状態）に設定される。つまり各回路が動作
状態におかれる時間帯が少しずつずらされることにな
る。
【００２２】以上により、アドレス〜のデータを全
て取り残すことなく、出力することができる。活性化信
号／ＣＳａ，／ＣＳｂ，／ＣＳｃ，／ＣＳｄは、チップ
セレクト信号／ＣＳに基づいて内部的に形成されるもの
であるから、複数チップを用いたシステムにおいて、チ
ップセレクト信号／ＣＳを最上位アドレスとして利用し
て高速アクセスを行うことが可能になる。
て取り残すことなく、出力することができる。活性化信
号／ＣＳａ，／ＣＳｂ，／ＣＳｃ，／ＣＳｄは、チップ
セレクト信号／ＣＳに基づいて内部的に形成されるもの
であるから、複数チップを用いたシステムにおいて、チ
ップセレクト信号／ＣＳを最上位アドレスとして利用し
て高速アクセスを行うことが可能になる。
【００２３】なお実施例では、アドレスバッファ、アド
レスデコーダ及びセンスアンプの４ブロックをクロック
同期型としたが、例えばアドレスデコーダを同期型では
ない通常のものとした場合にも、この発明は有効であ
る。また実施例では、クロック同期式の各回路が２系統
のラッチを持つ場合を説明したが、３系統以上のラッチ
を持つように構成することができる。更に実施例ではＮ
ＡＮＤ型マスクＲＯＭを説明したが、ＮＯＲ型マスクＲ
ＯＭは勿論、他の各種ＲＯＭにも同様にこの発明を適用
することができる。
レスデコーダ及びセンスアンプの４ブロックをクロック
同期型としたが、例えばアドレスデコーダを同期型では
ない通常のものとした場合にも、この発明は有効であ
る。また実施例では、クロック同期式の各回路が２系統
のラッチを持つ場合を説明したが、３系統以上のラッチ
を持つように構成することができる。更に実施例ではＮ
ＡＮＤ型マスクＲＯＭを説明したが、ＮＯＲ型マスクＲ
ＯＭは勿論、他の各種ＲＯＭにも同様にこの発明を適用
することができる。
【００２４】
【発明の効果】以上述べたようにこの発明によると、チ
ップセレクト信号に基づいて、内部的に、少なくともア
ドレス入力手段とデータ出力手段の間では所定の遅延時
間を持たせた活性化信号を生成して、活性又は非活性と
する制御を行うことにより、内部遅延のあるクロック同
期式メモリにチップセレクト機能を持たせたときの誤動
作を確実に防止することが可能になる。
ップセレクト信号に基づいて、内部的に、少なくともア
ドレス入力手段とデータ出力手段の間では所定の遅延時
間を持たせた活性化信号を生成して、活性又は非活性と
する制御を行うことにより、内部遅延のあるクロック同
期式メモリにチップセレクト機能を持たせたときの誤動
作を確実に防止することが可能になる。
【図１】 この発明の一実施例によるマスクＲＯＭのブ
ロック構成を示す。
ロック構成を示す。
【図２】 同実施例のメモリアレイ構成例を示す。
【図３】 同実施例の各回路の具体構成を示す。
【図４】 同実施例の各回路におけるラッチとセレクタ
の具体構成を示す。
の具体構成を示す。
【図５】 同実施例の内部クロック発生回路の構成を示
す。
す。
【図６】 同内部クロック発生回路の動作タイミングを
示す。
示す。
【図７】 同実施例のマスクＲＯＭの動作タイミングを
示す。
示す。
【図８】 複数メモリチップのチップセレクト機能を示
す。
す。
【図９】 複数メモリチップのチップセレクト動作を示
す。
す。
１…メモリセルアレイ、２…アドレスバッファ、３…ア
ドレスデコーダ、４…カラムセレクタ、５…センスアン
プ、６…出力回路、７…内部クロック発生回路、８…シ
フトレジスタ、／ＣＳ…チップセレクト信号、／ＣＳ
ａ，／ＣＳｂ，／ＣＳｃ，／ＣＳｄ…内部活性化信号。
ドレスデコーダ、４…カラムセレクタ、５…センスアン
プ、６…出力回路、７…内部クロック発生回路、８…シ
フトレジスタ、／ＣＳ…チップセレクト信号、／ＣＳ
ａ，／ＣＳｂ，／ＣＳｃ，／ＣＳｄ…内部活性化信号。
Claims (1)
- 【請求項１】 データが記憶されるメモリセルアレイ
と、 アドレスを取り込んで前記メモリセルアレイのデータを
選択するためのクロックに同期して動作するアドレス入
力手段と、 前記メモリセルアレイから選択されたデータを読み出し
て出力するように前記クロックに同期して動作するデー
タ出力手段と、 チップセレクト信号に基づいて前記クロックに同期して
遅延させた活性化信号を生成して前記アドレス入力手段
とデータ出力手段とを所定時間遅延させて動作状態に保
つ活性化手段とを備えたことを特徴とする半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16301095A JPH08335397A (ja) | 1995-06-06 | 1995-06-06 | 半導体記憶装置 |
| TW084113252A TW288122B (ja) | 1994-12-27 | 1995-12-12 | |
| KR1019950059596A KR100228955B1 (ko) | 1994-12-27 | 1995-12-27 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16301095A JPH08335397A (ja) | 1995-06-06 | 1995-06-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08335397A true JPH08335397A (ja) | 1996-12-17 |
Family
ID=15765485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16301095A Pending JPH08335397A (ja) | 1994-12-27 | 1995-06-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08335397A (ja) |
-
1995
- 1995-06-06 JP JP16301095A patent/JPH08335397A/ja active Pending
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