KR20030009080A - 반도체 집적 회로 - Google Patents

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KR20030009080A
KR20030009080A KR1020020012923A KR20020012923A KR20030009080A KR 20030009080 A KR20030009080 A KR 20030009080A KR 1020020012923 A KR1020020012923 A KR 1020020012923A KR 20020012923 A KR20020012923 A KR 20020012923A KR 20030009080 A KR20030009080 A KR 20030009080A
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반도요시히데
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 외부 명령과 내부 명령이 중첩되는 것을 방지하여 내부 회로의 오동작을 방지하는 것을 과제로 한다.
외부 명령 수신 회로는 외부에서 공급되는 외부 명령 신호를 제1 클록 신호의 한쪽의 천이 에지에 동기하여 수신한다. 내부 명령 수신 회로는 내부에서 생성하는 내부 명령 신호를 제1 클록 신호의 다른 쪽의 천이 에지에 동기하여 수신한다. 즉, 내부 명령 수신 회로에 의한 내부 명령 신호의 수신 동작은 외부 명령 수신 회로에 의한 외부 명령 신호의 수신 동작에 대해 적어도 제1 클록 신호의 1/2주기만큼 어긋나 실행된다. 내부 회로를 동작시키는 제어 회로는 외부 명령 신호에 따라서 동작을 시작한 직후에는 내부 명령 신호에 따른 동작 요구를 받지 않는다. 이 때문에, 내부 명령 신호에 따른 내부 회로의 동작과 내부 명령 신호에 따른 내부 회로의 동작이 중첩되어 오동작하는 것을 방지할 수 있다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 외부에서 공급되는 외부 명령 및 내부에서 발생하는 내부 명령에따라서 내부 회로를 동작시키는 반도체 집적 회로에 관한 것이다. 특히, 본 발명은 휘발성 메모리 셀을 가지는 반도체 집적 회로에 관한 것이다.
DRAM 등의 반도체 집적 회로는 메모리 셀에 형성된 커패시터에 데이터를 보유한다. 메모리 셀에 기록된 데이터는 서서히 소실하기 때문에 이들 데이터를 소정의 주기로 재기록하는 리프레시 동작이 필요하다. 최근, 리프레시 요구를 대기 기간뿐만 아니라 동작 기간에 있어서도 내부에서 발생하고, 이 요구에 따라서 리프레시 동작을 자동으로 실행하는 DRAM이 제안되어 있다.
도 7은 이런 종류의 DRAM의 동작을 도시하고 있다. DRAM은 독출 동작(RD) 또는 기록 동작(WR)을 실행하기 위한 외부 명령을 받아서 내부 회로(메모리 어레이)를 동작시킨다. 내부 명령(리프레시 명령)의 수신은 내부 회로의 오동작을 방지하기 위해 외부 명령이 공급되고 나서 내부 회로의 동작(RD, WR)이 완료될 때까지 금지된다(금지 기간). DRAM은 금지 기간을 제외한 허가 기간에 내부 명령을 발생하여, 리프레시 동작(REF)을 실행한다[도 7(a)]. 즉, DRAM은 메모리 어레이(22)의 독출 동작(RD) 및 기록 동작(WR)이 실행되지 않는 기간에 리프레시 동작을 자동적으로 실행한다. 이 결과, DRAM을 탑재하는 시스템은 DRAM의 대기 기간뿐만 아니라 동작 기간에 있어서도 리프레시 요구를 발생할 필요가 없다.
그러나, 내부 명령 금지 기간은 외부 명령을 수신하여, 수신한 명령이 옳다는 것을 판정한 후에 설정된다. 이 때문에, 외부 명령 수신에서 내부 명령 접수를 금지할 때까지는 수ns의 차이(T1)가 생긴다. 이 기간(T1)에 리프레시 명령이 발생한 경우[도 7(b)], 외부 명령과 내부 명령이 중첩되어 메모리 어레이(22)는 오동작(중복 동작)을 해버린다. 이 결과 메모리 셀에 유지되어 있던 데이터는 파괴된다.
상기 문제점은 클록에 비동기로 동작하는 DRAM에 한정되지 않으며, SDRAM 등의 클록 동기식의 반도체 집적 회로에 있어서도 발생한다. 또한, 상기 문제점은 반도체 메모리에 한정된 현상은 아니다. 예컨대, CPU 등의 로직 LSI에 있어서 외부로부터의 제어 명령에 따라서 내부 회로가 동작하고, 이 내부 회로가 내부에서 발생하는 인터럽트 명령에 따라 동작하는 경우, 제어 명령과 인터럽트 명령이 경합할 때 CPU는 오동작한다.
본 발명의 목적은 외부에서 공급되는 외부 명령과 내부에서 발생하는 내부 명령이 중첩되는 것을 방지하여, 반도체 집적 회로의 내부 회로의 오동작을 방지하는 데에 있다.
특히, 본 발명의 목적은 휘발성 메모리 셀을 가지는 반도체 집적 회로에 있어서 리프레시 동작을 확실하게 실행하는 데에 있다.
도 1은 본 발명의 반도체 집적 회로의 제1 실시예를 도시하는 블록도.
도 2는 도 1의 FCRAM의 동작을 도시하는 타이밍도.
도 3은 본 발명의 반도체 집적 회로의 제2 실시예를 도시하는 블록도.
도 4는 도 3의 FCRAM의 동작을 도시하는 타이밍도.
도 5는 본 발명의 반도체 집적 회로의 제3 실시예를 도시하는 블록도.
도 6은 FCRAM의 동작을 도시하는 타이밍도.
도 7은 종래 DRAM의 동작을 도시하는 타이밍도.
<도면의 주요부분에 대한 부호의 설명>
10 : 클록 버퍼
12 : 명령 버퍼
14 : 외부 명령 수신 회로
16 : 리프레시 타이머
18 : 내부 명령 수신 회로
18a : 인버터
20 : 제어 회로
20a : 판정 회로
22 : 메모리 어레이
24 : 클록 버퍼
24a : 인버터
26 : 지연 회로
CLK : 클록 신호(제1 클록 신호)
CMD : 명령 신호(외부 명령 신호)
CNT : 제어 신호
DICLK : 지연 클록 신호(제2 클록 신호)
ICLK : 내부 클록 신호
/ICLK : 내부 클록 신호(제2 클록 신호)
RDC : 독출 명령 신호
RDP : 독출 펄스
REFRQ : 리프레시 요구 신호(내부 명령 신호)
REFP : 리프레시 펄스
WRC : 기록 명령 신호
WRP : 기록 펄스
제1항의 반도체 집적 회로에 있어서, 외부 명령 수신 회로는 외부에서 공급되는 외부 명령 신호를 외부에서 공급되는 제1 클록 신호의 한쪽의 천이 에지에 동기하여 수신한다. 내부 명령 수신 회로는 내부에서 발생하는 내부 명령 신호를 제1 클록 신호의 다른쪽 방향의 천이 에지에 동기하여 수신한다. 즉, 내부 명령 수신 회로에 의한 내부 명령 신호의 수신 동작은, 외부 명령 수신 회로에 의한 외부 명령 신호의 수신 동작에 대해 적어도 제1 클록 신호의 반주기만큼 어긋나게 실행된다. 이 때문에 내부 명령 신호가 제1 클록 신호에 비동기로 발생하는 경우에도, 외부 명령 신호에 따른 내부 회로의 동작과 내부 명령 신호에 따른 내부 회로의 동작이 중첩되는 것을 방지할 수 있다. 즉, 내부 회로의 오동작을 방지할 수 있다.
제어 회로는 외부 명령 신호에 따라서 동작을 시작한 직후에는 내부 명령 신호에 따른 동작 요구를 받지 않는다. 이 때문에, 제어 회로의 동작 여유가 향상되고, 제어 회로는 외부 명령 수신 회로로 수신한 외부 명령 신호 및 내부 명령 수신 회로로 수신한 내부 명령 신호에 각각 대응하여 오동작없이 내부 회로를 동작시킬 수 있다.
제2항의 반도체 집적 회로에 있어서, 외부 명령 수신 회로는 외부 명령 신호를 제1 클록 신호의 상승 에지에 동기하여 수신하고, 내부 명령 수신 회로는 내부 명령 신호를 제1 클록 신호 하강 에지에 동기하여 수신한다. 일반적으로, 반도체 집적 회로에서는 클록 신호(제1 클록 신호)의 상승 에지에 동기하여 외부 명령 신호를 받아들인다. 따라서, 외부 명령 신호의 수신 회로를 종래와 동일한 논리로 설계할 수 있어, 설계 효율을 향상시킬 수 있다.
제3항의 반도체 집적 회로에 있어서, 내부 명령 수신 회로는 제1 클록 신호의 위상을 반전하여 제2 클록 신호를 생성하는 위상 반전 회로를 가지고 있다. 내부 명령 신호는 제2 클록 신호의 상승 에지에 동기하여 수신된다. 이 때문에, 간단한 위상 반전 회로를 형성하는 것만으로 내부 명령 신호의 수신 타이밍을 외부 명령 신호의 수신 타이밍(제1 클록 신호의 상승 에지)에 대해 소정 시간 어긋나게 할수 있다.
제4항의 반도체 집적 회로에 있어서, 외부 명령 수신 회로는 외부에서 공급되는 외부 명령 신호를 외부에서 공급되는 제1 클록 신호에 동기하여 수신한다. 클록 생성 회로는 제1 클록 신호를 이 제1 클록 신호와 위상이 다른 제2 클록 신호로 변환한다. 내부 명령 수신 회로는 내부에서 발생하는 내부 명령 신호를 제2 클록 신호에 동기하여 수신한다. 즉, 외부 명령 수신 회로에 의한 외부 명령 신호의 수신 동작과 내부 명령 수신 회로에 의한 내부 명령 신호의 수신 동작은 제1 클록 신호와 제2 클록 신호의 위상차 만큼 어긋나게 실행된다. 이 때문에 외부 명령 신호에 따른 내부 회로의 동작과 내부 명령 신호에 따른 내부 회로의 동작이 중첩되는 것을 방지할 수 있다.
제어 회로는 외부 명령 신호에 따라서 동작을 시작한 직후에는 내부 명령 신호에 따른 동작 요구를 받지 않는다. 이 때문에, 제어 회로의 동작 여유가 향상하여, 제어 회로는 외부 명령 수신 회로로 수신한 외부 명령 신호 및 내부 명령 수신 회로로 수신한 내부 명령 신호에 각각 대응하여, 오동작없이 내부 회로를 동작할 수 있다.
제5항의 반도체 집적 회로에 있어서, 클록 생성 회로는 제1 클록 신호의 위상을 반전하여 제2 클록 신호를 생성하는 위상 반전 회로를 가지고 있다. 이 때문에, 간단한 위상 반전 회로를 형성하는 것만으로 외부 명령 신호의 수신 타이밍과 내부 명령 신호의 수신 타이밍을 어긋나게 할 수 있다.
제6항의 반도체 집적 회로에 있어서, 클록 생성 회로는 제1 클록 신호를 지연시켜 제2 클록 신호를 생성하는 지연 회로를 가지고 있다. 이 때문에, 간단한 지연 회로를 형성하는 것만으로 외부 명령 신호의 수신 타이밍과 내부 명령 신호의 수신 타이밍을 어긋나게 할 수 있다.
제7항의 반도체 집적 회로에 있어서, 제어 회로는 판정 회로를 가지고 있다. 판정 회로는 외부 명령 수신 회로로 수신한 외부 명령 신호 및 내부 명령 수신 회로로 수신한 내부 명령 신호 중 먼저 수신한 명령 신호에 따라서 내부 회로를 동작시킨다. 외부 명령 신호의 수신 타이밍과 내부 명령 신호의 수신 타이밍이 어긋나 있기 때문에, 판정 회로는 선착(先着)의 판정을 용이하게 실행할 수 있다. 따라서, 제어 회로는 오동작없이 내부 회로를 확실하게 동작시킬 수 있다.
제8항의 반도체 집적 회로에 있어서, 내부 회로는 메모리 어레이를 가지고 있다. 메모리 어레이는 휘발성 메모리 셀을 가지고 있다. 외부 명령 신호는 메모리 셀의 독출 동작 및 기록 동작 중 어느 하나를 실행하기 위한 제어 신호로서 외부에서 공급된다. 내부 명령 신호는 메모리 셀에 유지된 데이터를 재기록하는 리프레시 요구 신호로서 내부에서 발생된다. 즉, 메모리 셀의 리프레시 동작은 내부에서 발생한 리프레시 요구 신호에 따라서 실행된다. 외부 명령 신호의 수신 타이밍과 내부 명령 신호의 수신 타이밍이 어긋나 있기 때문에, 제어 회로는 외부 명령 신호에 따라서 동작을 시작한 직후에 리프레시 요구 신호에 따른 동작 요구를 받는 일은 없다. 따라서, 독출 동작 및 기록 동작과 리프레시 동작이 제어 회로의 오동작에 의해 동시에 실행되는 것을 방지할 수 있어, 메모리 셀의 데이터가 파괴되는 것을 방지할 수 있다.
제9항의 반도체 집적 회로는 내부 명령 신호를 소정의 주기로 발생하는 타이머를 가지고 있다. 즉, 내부 명령 신호는 제1 클록 신호에 비동기로 발생하는 경우에도 외부 명령 신호에 따른 내부 회로의 동작과 내부 명령 신호에 따른 내부 회로의 동작이 중첩되는 것을 방지할 수 있다.
이하, 본 발명의 실시예를 도면을 이용하여 설명한다.
도 1은 본 발명의 반도체 집적 회로의 제1 실시예를 도시하고 있다. 이 실시예는 제1항 내지 제3항, 제7항 내지 제9항에 대응하고 있다. 이 반도체 집적 회로는 실리콘 기판 위에 CMOS 공정을 사용하여 클록 동기식 FCRAM(Fast Cycle RAM)으로 형성되어 있다. FCRAM은 내부 동작을 3개의 단계로 나눠, 각 단계의 동작을 자체적으로 완료하는 메모리이다. 즉, FCRAM은 데이터의 입출력뿐만 아니라 어드레스 입력 동작, 메모리 코어의 동작에 관해서도 파이프라인 처리함으로써, 랜덤 액세스시의 사이클 시간을 단축하고 있다. FCRAM은 휘발성 메모리 셀(커패시터로 구성된 DRAM 메모리 셀)을 가지고 있기 때문에, 메모리 셀에 유지된 데이터를 재기록하는 리프레시 동작이 필요하다. 이 실시예에 있어서, 리프레시 동작은 FCRAM의 내부에서 자동적으로 발생하는 리프레시 요구에 따라 실행된다. 리프레시 요구는 대기 모드시 뿐만 아니라 독출 동작 및 기록 동작을 실행하고 있을 때에도 발생한다. 이 때문에, FCRAM을 탑재하는 시스템은 리프레시 제어를 행할 필요가 없다.
FCRAM은 클록 버퍼(10), 명령 버퍼(12), 외부 명령 수신 회로(14), 리프레시 타이머(16), 내부 명령 수신 회로(18), 제어 회로(20) 및 메모리 어레이(메모리 코어)(22)를 가지고 있다.
클록 버퍼(10)는 외부에서 공급되는 클록 신호(CLK)(제1 클록 신호)를 수신하여, 그 수신 신호를 내부 클록 신호(ICLK)로서 출력한다. 명령 버퍼(12)는 외부에서 공급되는 명령 신호(CMD)(외부 명령 신호)를 수신하여, 그 수신 신호의 조합에 따라서 독출 명령 신호(RDC) 또는 기록 명령 신호(WRC) 등을 생성한다. 명령 신호(CMD)는 메모리 어레이(22)의 독출 동작 또는 기록 동작을 실행하기 위한 제어 신호이다. 외부 명령 수신 회로(14)는 내부 클록 신호(ICLK)의 상승 에지에 동기하여 독출 명령 신호(RDC) 또는 기록 명령 신호(WRC)를 래치하고, 래치한 신호를 독출 펄스(RDP) 또는 기록 펄스(WRP)로서 출력한다. 일반적으로 명령 신호(CMD)는 클록 신호(CLK)의 상승 에지에 동기하여 받아들여진다. 이 때문에 명령 신호(CMD)의 수신 회로를 종래와 동일한 논리로 설계할 수 있다.
리프레시 타이머(16)는 발진기를 내장하고 있어 소정의 주기로 리프레시 요구 신호(REFRQ)(내부 명령 신호)를 발생한다. 내부 명령 수신 회로(18)는 내부 클록 신호(ICLK)의 하강 에지에 동기하여 리프레시 요구 신호(REFRQ)를 래치하고, 래치한 신호를 리프레시 펄스(REFP)로서 출력한다. 실제로는 내부 명령 수신 회로 (18)는 내부 클록 신호(ICLK)의 위상을 반전하는 인버터(18a)(위상 반전 회로)를 가지고 있어, 이 인버터(18a)에서 출력되는 내부 클록 신호(/CLK)(제2 클록 신호)의 상승 에지에 동기하여 리프레시 요구 신호(REFRQ)를 래치한다.
제어 회로(20)는 독출 펄스(RDP), 기록 펄스(WRP) 및 리프레시 펄스(REFP)의 선착을 판정하는 판정 회로(20a)를 가지고 있다. 제어 회로(20)는 판정 회로(20a)에 의해 선착이라고 판정된 펄스에 따라서 메모리 어레이(22)를 동작시키는 제어신호(CNT)를 출력한다. 제어 회로(20)는 판정 회로(20a)에 의해 후착(後着)이라고 판정된 펄스의 정보를 유지하는 유지 회로(도시하지 않음)를 가지고 있다. 제어 회로(20)는 선착 펄스에 따른 메모리 어레이(22)의 동작을 완료한 후, 유지 회로에 유지된 정보에 따라서 메모리 어레이(22)를 동작시킨다. 독출 펄스(RDP), 기록 펄스(WRP), 리프레시 펄스(REFP)는 적어도 클록 신호(CLK)의 1/2주기만큼 어긋나 생성된다. 이 때문에 판정 회로(20a)는 이들 펄스의 선착 판정을 용이하게 할 수 있다. 달리 말하면, 명령 신호(CMD)와 리프레시 요구 신호(REFRQ)를 1/2클록 어긋난 타이밍으로 받아들임으로써, 제어 회로(20)의 동작 마진을 크게 할 수 있다.
메모리 어레이(22)는 도시하지 않은 복수의 메모리 셀, 감지증폭기 등을 가지고 있다. 메모리 어레이(22)는 제어 신호(CNT)에 따라서 메모리 셀에 유지된 데이터를 독출하는 독출 동작, 메모리 셀에 데이터를 기록하는 기록 동작 또는 메모리 셀에 유지된 데이터를 재기록하는 리프레시 동작을 실행한다. 즉, 메모리 어레이(22)는 외부 명령 신호 및 내부 명령 신호에 따라서 내부 회로로서 동작한다.
도 2는 전술한 FCRAM의 동작을 도시하고 있다.
이 예에서는 먼저, 도 1에 도시한 리프레시 타이머(16)가 리프레시 요구 신호(REFRQ)를 발생한다[도 2(a)]. 내부 명령 수신 회로(18)는 1번째 내부 클록 신호(ICLK)의 하강 에지에 동기하여 리프레시 요구 신호(REFRQ)를 래치하고, 리프레시 펄스(REFP)를 생성한다[도 2(b)]. 리프레시 펄스(REFP)의 생성에 의해 리프레시 요구 신호(REFRQ)는 재설정된다[도 2(c)].
리프레시 펄스(REFP)가 생성되었을 때, 메모리 어레이(22)는 동작하지 않고있다. 이 때문에, 도 1에 도시한 판정 회로(20a)는 리프레시 펄스(REFP)를 선착이라고 판정한다. 제어 회로(20)는 메모리 어레이(22)를 제어하여, 메모리 셀의 리프레시 동작(REF)을 시작한다(도 2(d)).
두번째 클록 신호(CLK)에 맞춰 명령 신호(CMD)가 SDRAM에 공급된다. 명령 버퍼(12)는 명령 신호(CMD)를 디코딩하고, 독출 명령(RD)을 내부 명령 신호(ICMD)로서 출력한다[도 2(e)]. 제1 명령 수신 회로(14)는 내부 클록 신호(ICLK)의 상승 에지에 동기하여 독출 명령(RD)을 래치하고, 독출 펄스(RDP)로서 출력한다[도 2(f)]. 이 때, 리프레시 동작(REF)이 실행되고 있기 때문에, 판정 회로(20a)는 독출 펄스 (RDP)를 후착이라고 판정한다. 독출 펄스(RDP)는 리프레시 동작(REF)이 완료될 때까지 유지 회로에 유지된다. 제어 회로(20)는 리프레시 동작(REF)이 완료된 후, 독출 동작(RD)을 실행한다[도 2(g)].
4번째 클록 신호(CLK)에 맞춰 명령 신호(CMD)가 SDRAM에 공급된다. 명령 버퍼(12)는 명령 신호(CMD)를 디코딩하여, 기록 명령(WR)을 내부 명령 신호(ICMD)로서 출력한다[도 2(h)]. 제1 명령 수신 회로(14)는 내부 클록 신호(ICLK)의 상승 에지에 동기하여 기록 명령(WR)을 래치하여, 기록 펄스(WRP)로서 출력한다(도 2(i)). 기록 펄스(WRP)가 생성되었을 때, 메모리 어레이(22)는 동작하지 않고 있다. 이 때문에, 판정 회로(20a)는 기록 펄스(WRP)를 선착이라고 판정한다. 제어 회로(20)는 메모리 어레이(22)를 제어하여, 기록 동작(WR)을 시작한다(도 2(j)).
이 후, 리프레시 타이머(16)가 리프레시 요구 신호(REFRQ)를 발생한다[도 2(k)]. 내부 명령 수신 회로(18)는 4번째 내부 클록 신호(ICLK)의 하강 에지에 동기하고 리프레시 요구 신호(REFRQ)를 래치하여, 리프레시 펄스(REFP)를 생성한다(도 2(l)). 이 때, 기록 동작(WR)이 실행되고 있기 때문에, 판정 회로(20a)는 리프레시 펄스(REFP)를 후착이라고 판정한다. 리프레시 펄스(REFP)는 기록 동작(WR)이 완료될 때까지 유지 회로에 유지된다. 제어 회로(20)는 기록 동작(WR)이 완료된 후, 리프레시 동작(REF)을 실행한다[도 2(m)].
리프레시 타이머(16)가 다시 리프레시 요구 신호(REFRQ)를 발생하여, 리프레시 요구 신호(REFRQ)가 생성된다[도 2(n)]. 리프레시 펄스(REFP)가 생성되었을 때 메모리 어레이(22)는 동작하지 않고 있다. 이 때문에, 제어 회로(20)는 리프레시 펄스(REFP)를 선착이라고 판정하여, 메모리 셀의 리프레시 동작(REF)을 실행한다[도 2(o)].
9번째 클록 신호(CLK)에 맞춰 독출 명령(RD)이 공급되어, 독출 펄스(RDP)가 생성된다[도 2(p)]. 독출 펄스(RDP)가 생성되었을 때 메모리 어레이(22)는 작동하지 않고 있다. 이 때문에, 제어 회로(20)는 독출 펄스(RDP)를 선착이라고 판정하고, 독출 동작(RD)을 실행한다[도 2(q)].
이렇게 외부 명령 신호에 따른 내부 동작(독출 동작(RD) 및 기록 동작(WR))과 내부 명령 신호에 따른 내부 동작[리프레시 동작(REF)]이 오동작없이 실행된다.
이상, 본 실시예에서는 내부 명령 수신 회로(18)에 의한 리프레시 요구 신호(REFRQ)의 수신 동작을, 외부 명령 수신 회로(14)에 의한 명령 신호(CMD)의 수신 동작에 대해 클록 신호(CLK)의 1/2주기 어긋나게 실행하였다. 이 때문에 명령 신호(CMD)에 따른 메모리 어레이(22)의 동작과 리프레시 요구 신호(REFRQ)에 따른메모리 어레이(22)의 동작이 중첩되는 것을 방지할 수 있어, 오동작을 방지할 수 있다.
제어 회로(20)는 명령 신호(CMD)에 따라서 독출 동작(RD) 또는 기록 동작 (WR)을 시작한 직후에 리프레시 펄스(REFP)를 받는 일은 없다. 이 때문에, 제어 회로(20)의 동작 여유를 향상시킬 수 있다. 따라서, 제어 회로(20)는 오동작없이 메모리 어레이(22)를 동작할 수 있다.
외부 명령 수신 회로(14)는 명령 신호(CMD)[독출 명령 신호(RDC), 기록 명령 신호(WRC)]를 종래와 마찬가지로 클록 신호(CLK)[내부 클록 신호(ICLK)]의 상승 에지에 동기하여 수신하였다. 이 때문에, 명령 신호(CMD)의 수신 회로를 종래와 동일한 논리로 설계할 수 있어 설계 효율을 향상시킬 수 있다.
내부 명령 수신 회로(18)에 내부 클록 신호(ICLK)의 위상을 반전하여 내부 클록 신호(/ICLK)를 생성하는 인버터(18a)(위상 반전 회로)를 형성하였다. 이 때문에, 간단한 회로로 명령 신호(CMD)의 수신 타이밍과 리프레시 요구 신호(REFRQ)의 수신 타이밍을 적어도 1/2클록만큼 어긋나게 할 수 있다. 즉, 리프레시 요구 신호 (REFRQ)의 수신 타이밍을 명령 신호(CMD)의 수신 타이밍[클록 신호(CLK)의 상승 에지]에 대해 소정 시간 어긋나게 할 수 있다.
명령 신호(CMD)의 수신 타이밍과 리프레시 요구 신호(REFRQ)의 수신 타이밍이 반드시 소정 시간 어긋나 있기 때문에, 간단한 판정 회로(20a)에 의해 명령 신호(CMD) 및 리프레시 요구 신호(REFRQ) 선착을 판정할 수 있다. 따라서, 제어 회로(20)는 오동작없이 메모리 어레이(22)를 확실하게 동작시킬 수 있다.
본 발명을 DRAM의 메모리 셀을 가지고 리프레시 요구가 내부에서 자동적으로 발생하는 FCRAM에 적용하였다. 외부에서 공급되는 명령 신호(CMD)의 수신 타이밍과 내부에서 발생하는 리프레시 요구 신호(REFRQ)의 수신 타이밍이 어긋나 있기 때문에, 제어 회로(20)는 명령 신호(CMD)에 따라서 독출 동작(RD) 또는 기록 동작(WR)을 시작한 직후에 리프레시 요구 신호(REFRQ)[리프레시 펄스(REFP)]를 받는 일이 없다. 따라서, 독출 동작(RD), 기록 동작(WR)과 리프레시 동작이 제어 회로(20)의 오동작에 의해 동시에 실행되는 일은 없어서, 메모리 셀의 데이터가 파괴되는 것을 방지할 수 있다.
리프레시 요구 신호(REFRQ)를 클록 신호(CLK)에 비동기로 발생하는 경우에도, 독출 동작(RD), 기록 동작(WR)과 리프레시 동작이 중첩되는 것을 방지할 수 있다.
도 3은 본 발명의 반도체 집적 회로 제2의 실시예를 도시하고 있다. 이 실시예는 제4항, 제5항, 제7항 내지 제9항에 대응하고 있다. 제1 실시예에서 설명한 회로 및 신호와 동일한 회로 및 신호에 관해서는 동일한 부호를 붙이고, 이들에 관해서는 상세한 설명을 생략한다. 반도체 집적 회로는 제1 실시예와 마찬가지로, 실리콘 기판 위에 CMOS 공정을 사용하여 클록 동기식 FCRAM(Fast Cycle RAM)으로 형성되어 있다.
FCRAM은 제1 실시예의 클록 버퍼(10) 및 내부 명령 수신 회로(18) 대신에 각각 클록 버퍼(24)(클록 생성 회로), 내부 명령 수신 회로(26)를 가지고 있다. 클록 버퍼(24)는 외부에서 공급되는 클록 신호(CLK)(제1 클록 신호)를 수신하여, 그 수신 신호를 내부 클록 신호(ICLK)(제1 클록 신호) 및 내부 클록 신호(/ICLK)(제2 클록 신호)로서 출력한다. 내부 클록 신호(/ICLK)는 내부 클록 신호(ICLK)의 위상을 인버터(24a)(위상 반전 회로)를 통해 반전한 신호이다. 내부 명령 수신 회로(26)는 리프레시 요구 신호(REFRQ)를 내부 클록 신호(/ICLK)의 상승 에지에 동기하여 수신하고, 수신한 신호를 리프레시 펄스(REFP)로서 출력한다. 그 외의 구성은 전술한 제1 실시예와 동일하다.
도 4는 전술한 FCRAM의 동작을 도시하고 있다. 이 실시예에 있어서, 내부 명령 수신 회로(26)는 내부 클록 신호(/ICLK)의 상승 에지에 동기하고 리프레시 요구 신호(REFRQ)를 래치하여, 리프레시 펄스(REFP)를 생성한다[도 4의 (b), (l), (n)]. 기본적인 동작은 도 2와 동일하기 때문에 상세한 설명은 생략한다. 도 4의 파형에 붙은 (a)∼(q)는 도 2의 (a)∼(q)에 각각 대응한다.
이 실시예에 있어서도, 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는 외부 명령 수신 회로(14)에 의한 명령 신호(CMD)의 수신 동작과 내부 명령 수신 회로(26)에 의한 리프레시 요구 신호(REFRQ)의 수신 동작을 내부 클록 신호(ICLK)와 내부 클록 신호(/ICLK)의 위상차만큼 어긋나게 하여 실행하였다. 이 때문에 명령 신호(CMD)에 따른 메모리 어레이(22)의 동작과 리프레시 요구 신호(REFRQ)에 따른 메모리 어레이(22)의 동작이 중첩되는 것을 방지할 수 있어 오동작을 방지할 수 있다.
클록 버퍼(24)에 내부 클록 신호(ICLK)의 위상을 반전하여 내부 클록 신호 (/ICLK)를 생성하는 인버터(24a)(위상 반전 회로)를 형성하였다. 이 때문에, 간단한 회로로 명령 신호(CMD)의 수신 타이밍과 리프레시 요구 신호(REFRQ)의 수신 타이밍을 어긋나게 할 수 있다.
도 5는 본 발명의 반도체 집적 회로의 제3 실시예를 도시하고 있다. 이 실시예는 청구항 제4항, 제6항 내지 제9항에 대응하고 있다. 제1 및 제2 실시예에서 설명한 회로 및 신호와 동일한 회로 및 신호에 관해서는 동일한 부호를 붙이고, 이들에 관해서는 상세한 설명을 생략한다. 반도체 집적 회로는 제1 실시예와 마찬가지로 실리콘 기판 위에 CMOS 공정을 사용하여 클록 동기식 FCRAM(Fast Cycle RAM)으로 형성되어 있다.
FCRAM은 내부 클록 신호(ICLK)(제1 클록 신호)를 소정 시간 지연시켜 지연 클록 신호(DICLK)(제2 클록 신호)를 생성하는 지연 회로(28)(클록 생성 회로)를 가지고 있다. 내부 명령 수신 회로(26)는 리프레시 요구 신호(REFRQ)를 지연 클록 신호(DICLK)의 상승 에지에 동기하여 수신하고, 수신한 신호를 리프레시 펄스(REFP)로서 출력한다. 그 외의 구성은 전술한 제1 실시예와 동일하다.
도 6은 전술한 FCRAM의 동작을 도시하고 있다. 이 실시예에 있어서, 내부 명령 수신 회로(26)는 지연 클록 신호(DICLK)의 상승 에지에 동기하고 리프레시 요구 신호(REFRQ)를 래치하여, 리프레시 펄스(REFP)를 생성한다[도 6의 (b), (l), (n)]. 기본적인 동작은 도 2와 동일하기 때문에 상세한 설명은 생략한다. 도 6의 파형에 붙은 (a)∼(q)는 도 2의 (a)∼(q)에 각각 대응한다.
이 실시예에 있어서도 전술한 제1 및 제2 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는 간단한 지연 회로(28)(클록 생성 회로)를 형성하는것만으로 명령 신호(CMD)의 수신 타이밍과 리프레시 요구 신호(REFRQ)의 수신 타이밍을 어긋나게 할 수 있다.
또한, 전술한 실시예에서는 본 발명을 FCRAM에 적용한 예에 관해서 서술하였다. 본 발명은 이러한 실시예에 한정되는 것은 아니다. 예컨대, 본 발명을 SDRAM에 적용해도 좋다. 또한, 마이크로 컴퓨터 등의 로직 LSI에 적용해도 좋다.
이상, 본 발명에 관해 상세한 설명을 했지만, 상기 실시예 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이것에 한정되는 것은 아니다. 본 발명을 벗어나지 않는 범위에서 변형 가능한 것은 분명하다.
제1항의 반도체 집적 회로에서는, 내부 명령 신호의 수신 타이밍이 외부 명령 신호의 수신 타이밍에 대해 적어도 제1 클록 신호의 1/2주기만큼 어긋나기 때문에, 외부 명령 신호에 따른 내부 회로의 동작과 내부 명령 신호에 따른 내부 회로의 동작이 중첩되는 것을 방지할 수 있다. 제어 회로의 동작 여유를 향상할 수 있기 때문에, 제어 회로는 오동작없이 내부 회로를 동작할 수 있다.
제2항의 반도체 집적 회로에서는, 외부 명령 신호의 수신 회로를 종래와 동일한 논리로 설계할 수 있기 때문에 설계 효율을 향상시킬 수 있다.
제3항의 반도체 집적 회로에서는 간단한 위상 반전 회로를 형성하는 것만으로 내부 명령 신호의 수신 타이밍을 외부 명령 신호의 수신 타이밍(제1 클록 신호의 상승 에지)에 대해 소정 시간 어긋나게 할 수 있다.
제4항의 반도체 집적 회로에서는, 외부 명령 신호의 수신 타이밍과 내부 명령 신호의 수신 타이밍이 반드시 어긋나기 때문에, 외부 명령 신호에 따른 내부 회로의 동작과 내부 명령 신호에 따른 내부 회로의 동작이 중첩되는 것을 방지할 수 있다. 제어 회로의 동작 여유를 향상할 수 있기 때문에, 제어 회로는 오동작없이 내부 회로를 동작시킬 수 있다.
제5항의 반도체 집적 회로에서는, 간단한 위상 반전 회로를 형성하는 것만으로 외부 명령 신호의 수신 타이밍과 내부 명령 신호의 수신 타이밍을 어긋나게 할 수 있다.
제6항의 반도체 집적 회로에서는, 간단한 지연 회로를 형성하는 것만으로 외부 명령 신호의 수신 타이밍과 내부 명령 신호의 수신 타이밍을 어긋나게 할 수 있다.
제7항의 반도체 집적 회로에서는, 판정 회로에 의해 외부 명령 신호와 내부 명령 신호의 선착 판정을 용이하게 할 수 있다. 따라서, 제어 회로는 오동작없이 내부 회로를 확실하게 동작할 수 있다.
제8항의 반도체 집적 회로에서는, 독출 동작 및 기록 동작과 리프레시 동작이 제어 회로의 오동작에 의해 동시에 실행되는 것을 방지할 수 있어, 메모리 셀의 데이터가 파괴되는 것을 방지할 수 있다.
제9항의 반도체 집적 회로에서는, 내부 명령 신호가 제1 클록 신호에 비동기로 발생하는 경우에도, 외부 명령 신호에 따른 내부 회로의 동작과 내부 명령 신호에 따른 내부 회로의 동작이 중첩되는 것을 방지할 수 있다.

Claims (9)

  1. 외부에서 공급되는 외부 명령 신호를 외부에서 공급되는 제1 클록 신호의 한쪽의 천이 에지에 동기하여 수신하는 외부 명령 수신 회로와,
    내부에서 발생하는 내부 명령 신호를 상기 제1 클록 신호의 다른 쪽의 천이 에지에 동기하여 수신하는 내부 명령 수신 회로와,
    상기 외부 명령 수신 회로로 수신한 상기 외부 명령 신호 및 상기 내부 명령 수신 회로로 수신한 상기 내부 명령 신호에 각각 대응하여, 내부 회로를 동작시키는 제어 회로를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 외부 명령 수신 회로는 상기 외부 명령 신호를 상기 제1 클록 신호의 상승 에지에 동기하여 수신하고,
    상기 내부 명령 수신 회로는 상기 내부 명령 신호를 상기 제1 클록 신호의 하강 에지에 동기하여 수신하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제2항에 있어서, 상기 내부 명령 수신 회로는 상기 제1 클록 신호의 위상을 반전하여 상기 제2 클록 신호를 생성하는 위상 반전 회로를 구비하며,
    상기 내부 명령 신호를 상기 제2 클록 신호의 상승 에지에 동기하여 수신하는 것을 특징으로 하는 반도체 집적 회로.
  4. 외부에서 공급되는 외부 명령 신호를 외부에서 공급되는 제1 클록 신호에 동기하여 수신하는 외부 명령 수신 회로와,
    상기 제1 클록 신호를 이 제1 클록 신호와 위상이 다른 제2 클록 신호로 변환하는 클록 생성 회로와,
    내부에서 발생하는 상기 내부 명령 신호를 상기 제2 클록 신호에 동기하여 수신하는 내부 명령 수신 회로와,
    상기 외부 명령 수신 회로로 수신한 상기 외부 명령 신호 및 상기 내부 명령 수신 회로로 수신한 상기 내부 명령 신호에 각각 대응하여 내부 회로를 동작시키는 제어 회로를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.
  5. 제4항에 있어서, 상기 클록 생성 회로는 상기 제1 클록 신호의 위상을 반전하여 상기 제2 클록 신호를 생성하는 위상 반전 회로를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.
  6. 제4항에 있어서, 상기 클록 생성 회로는 상기 제1 클록 신호를 지연시켜 상기 제2 클록 신호를 생성하는 지연 회로를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.
  7. 제1항 또는 제4항에 있어서, 상기 제어 회로는 상기 외부 명령 수신 회로로 수신한 상기 외부 명령 신호 및 상기 내부 명령 수신 회로로 수신한 상기 내부 명령 신호 중 먼저 수신한 명령 신호에 따라서 상기 내부 회로를 동작시키는 판정 회로를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.
  8. 제1항 또는 제4항에 있어서, 상기 내부 회로는 휘발성 메모리 셀을 가지는 메모리 어레이를 구비하고,
    상기 외부 명령 신호는 상기 메모리 셀의 독출 동작 및 기록 동작 중 어느 하나를 실행하기 위한 제어 신호이며,
    상기 내부 명령 신호는 상기 메모리 셀에 유지된 데이터를 재기록하는 리프레시 요구 신호인 것을 특징으로 하는 반도체 집적 회로.
  9. 제1항 또는 제4항에 있어서, 상기 내부 명령 신호를 소정의 주기로 발생하는 타이머를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.
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