TW525288B - Semiconductor integrated circuit - Google Patents

Description

525288 A7 --一―_____Β7__ 五、發明説明（1 ) 【發明所屬之技術領域】 本發明係有關一種半導體積體電路，該半導體積體電 路係因應由外部供給之外部指令以及於内部產生之内部指 令，而使内部電路進行動作者。尤其，本發明係有關一種 具揮發性記憶胞（Memory Cell)之半導體積體電路。 【習知技藝】 dram等半導體積體電路係用以將資料保持於形成於 记憶胞内之電容器。因寫入於記憶胞内之資料將逐漸消 失’故’需於預定之週期進行再次寫入該等資料之更新 (Refresh)動作。近來，不僅備用（Standby)期間，就連動作 期間亦於内部產生更新要求，為因應該要求而揭示有自動 地執行更新動作之DRAM。 第7圖係例示此種DRAM之動作。DRAM藉由接收用以 執行讀出動作RD或寫入動作WR之外部指令，而使内部電 路（記憶體陣列）進行動作。為防止内部電路之誤動作 (Malfunction)，故由供給外部指令至内部電路之動作rd、 WR結束間，禁止接受内部指令（更新指令）（禁止期間 DRAM於除去禁止期間外之許可期間内產生内部指令並執 行更新動作（第7圖⑷）。即，DRAM於未執行記憶體陣列22 |之讀出動作RD及寫入動作WR之期間内，將自動地執行更 新動作。由該結果，裝❹RAM之系統不僅於dram為備 用時，就連動作期間内亦不需產生更新要求。 【本發明欲解決之課題】 然而，内部指令之禁止期間係於接收外部指令，且判 本紙張尺度適用中國國家標準（CTS) A4規格（21〇χ297公着^ --—- (請先閱讀背面之注意事項再填窝本頁) 、可| -4- 525288 A7 I----—-__ 五、發明説明（2 ) 定所接收之指令正確後才進行設定。因此，由外部指令之 接收至禁止内部指令之接收間，將產生數ns之錯位T1。於 此期間T1内產生更新指令時（第7圖（b))，外部指令與内部 指令將重疊且記憶體陣列22作出誤動作（重複動作）。由該 I 結果，保持於記憶胞之資料將遭受破壞。 前述問題並不限於非同步地於時鐘（C】〇 c k)進行動作 之 DRAM，於 SDRAM 等時鐘同步式（Cl0ck Synchr〇n〇us

Mode)之半導體積體電路中亦將產生。進而，前述問題並 I 不是僅於半導體記憶體中產生之現象。譬如cpu等邏輯 LSI(邏輯大型積體Logic Large Scale Integrati〇n),其係因 應來自外部之控制指令而使内部電路進行動作，但此内部 電路因應於内部產生之中斷（Interrupt)指令而進行動作 打，控制扣令與中斷指令競爭（c〇ntenti〇n)時CPU便作出誤 動作。 本發明之目的即在於防止由外部供給之外部指令與於 内部產生之内部指令重疊，並防止半導體積體電路之内部 電路作出誤動作。 尤其，本發明之目的係在於具有揮發性記憶胞之半導 體積體電路中，確實地執行更新動作。 【用以解決課題之手段】 本發明第丨態樣之半導體積體電路中，外部指令接收電 路，係用以與由外部供給之第丨時鐘信號中其中一方之遷移 邊緣（Margin)同步地接收由外部供給之外部指令信號者。 内部指令接收電路，係用以與第丨時鐘信號中另一方之遷移 - — - —- 本紙張尺度適用中國國家標準(〇^)人4規格（210父297公釐) ·" -------- 525288 五、發明説明（3 ) 邊緣同步地接收於内部產生之内部指令信號者。即，夢由 =令接收電路而進行之内部指令信號之接收動，係相 ^ 部指令接收電路㈣行之外部指令信號之接收 ’至少錯開第1時鐘信號之半週期而執行。因此，即使 =部指令信號非同步地產生於第m鐘信料，仍可防止因 -外部指令信號而進行之内部電路之動作與因應内部指令 …進行之内部電路之動作重疊。即，可防止内部電路 之疾動作。 控制電路於因應外部指令信號而開始動作後，不合立 即接收因應内部指令信號而產生之動作要求。因此，控制 電路之動作裕量（Margin)提高，且，控制電路可分別因應 以外部指令接收電路接收之外部指令信號及以内部指令接 =電路接收之内部&令仏號，而無誤地使内部電路進行動 本發明第2態樣之半導體積體電路中，外部指令接收電 路係與第1時紹5 ·5虎之上升邊緣同步地接收外部指令信 號，且内部指令接收電路，係與第】時鐘信號之下降邊㈣ 步地接收内部指令信號。一般而言，半導體積體電路係與 時鐘信號（第1時鐘信號）之上升邊緣同步讀取（fetch)外部 指，信號。因此，可用與習知相同之邏輯來設計外部指令 k號之接收電路，以提高設計效率。 本發明第3態樣之半導體積體電路中，内部指令接收電 路❹有-用以令第i時鐘信號之相位反轉，以生成第2時 鐘信號之相位反轉電路。與第2時鐘信號之上升邊緣同步地 本紙張尺度適用中國國家標準（CNS) A4規格（21〇χ297公楚） -6 - 五、發明説明 接收内部指今f缺 便可將内部指：二只需形成簡單之相位反轉電路， 收時序㈤主“ 收時序相對於外部指令信號之接 s’鈿仏號之上升邊緣）錯開預定時間。 路，:二 # h β π Α &之苐1時鐘信號同步地接收由外部 二=部指令信號。時鐘生成電路，係用以將 與該第增鐘信號相位相異之第2時鐘信號。内部 生^/路係、用以與第2時鐘信號同步地接收於内部產 t礼令㈣。即，藉由外部指令接收電路而進行之 a令信號之接收動作與藉由内部指令接收電路而進行 =指令信號之接收動作，係錯開約第〗時鐘信號與第2 里域之相位差而執行。因此，可防止因應外部指令作

號而進行之内部電路之動作與因應内部指令信號而進行I 内部電路之動作重疊。 &制電路於因應外部指令信號而開始動作後，不會立 即接收因應内部指令信號而產生之動作要求。因此，控制 、動作裕里提N ’且，控制電路可分別因應以外部指 7接收電路接收之外部指令信號及以内部指令接收電路接 收之内部指令信號’而無誤地使内部電路進行動作。 本發明第5態樣之半導體積體電路中，時鐘生成電路係 具有一用以令第1時鐘信號之相位反轉，以生成第2時鐘信 號之相位反轉電路。因此，只需形成簡單之相位反轉電路， 收 便可錯開外部指令信號之接收時序與内部指令信號之接 時序。 525288 A7

525288 A7 —------ B7 五、發明説明（6 ) 定週期產生内部指令信號之計時器。，就算内部指令信 號非同步地產生於第i時鐘信號，仍可防止因應外部指令信 號而進行之内部電路之動作與因應内部指令信號而進行之 内部電路之動作重疊。 【圖示之簡單說明】 第1圖·係一區塊圖’用以例示本發明之半導體積體電 路之第1實施型態。 第2圖·係一時序圖，用以例示第1圖之fcram之動作。 第3圖·係一區塊圖，用以例示本發明之半導體積體電 路之第2實施型態。 第4圖·係一時序圖，用以例示第3圖之fcram之動作。 第5圖·係一區塊圖，用以例示本發明之半導體積體電 路之第3實施型態。 第6圖：係一時序圖，用以例示第5圖之FCram之動作。 第7圖：係一時序圖，用以例示習知之dram之動作。 【發明之實施型態】 以下，使用附圖說明本發明之實施型態。 第1圖係例示本發明之半導體積體電路之第1實施型 態。此實施型態與申請專利範圍第i乃至3項、第7乃至9項 對應。此半導體積體電路係於矽基板上使用CMOS製程， 作為時鐘同步式之FCRAM(快速循環隨機存取記憶體Fast Cycle RAM)而形成。FCRAM係一將内部動作分為3階段 (Stage)，而自行結束各自之階段内之動作的記憶體。即， FCRAM不僅係對資料之輸入輸出，就連有關位址之讀取動 本紙張尺度適用中國國家標準（CNS) A4规格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂— -9- 525288 A7 五、發明説明（7 ) 作、記憶體磁芯之動作等，亦藉由進行管線處理（pipeHne Process)而縮短隨機存取時之週期時間（Cycle 丁^匀。由於 FCRAM具有揮發性之記憶胞（以電容器構成之⑽颜記憶 胞），因此必須進行再次寫入保持於記憶胞内之資料之更新 動作。此實施型態中，更新動作係因應kFCRAm内部自動 地產生之更新要求而執行。更新要求不僅於備用時，就連 執行讀出動作及寫入動作時亦將產生。因此，裝 之系統需進行更新之控制。 FCRAM係具有時鐘緩衝器1〇、指令緩衝器12、外部指 令接收電路14、更新計時器16、内部指令接收電路18、控 制電路20、及記憶體陣列（記憶體磁芯）22。 時鐘緩衝器ίο接收由外部供給之時鐘信號clk(第^夺 鐘信號並將業已接收之信號作為内部時鐘信號icu^ 輸出。指令緩衝器12接收由外部供給之指令信號cmd(外部 私令“號）’並因應業已接收之信號之組合而生成讀出指令 信號RDC或寫入指令信號WRC等。指令信號cmd係一用以 執行記憶體P車列22之讀出動作《寫入動作之控制信號。外 部指令接收電路14係與内部時鐘信號ICLK之上升邊緣同 步地閂鎖（Latch)讀出指令信號11〇(：：或寫入指令信號 | WRC，並將業已問鎖之信號作為讀出脈衝撕或寫入^ WRP而輸出。一般而言，指令信號CMD係與時鐘信號clk 之上升邊緣同步地被讀取。因此，可用與習知相同之邏輯 來設計指令信號CMD之接收電路。 更新計時器！ 6内藏有產生器（Generat〇r)，而於預定之 本紙張尺度適用中國國家標準⑽）A4規格⑵〇χ297公复) ' ------

·;ί :-------------#…： (請先閲讀背面之注意事項再填寫本頁) .訂丨 525288 A7 —-----一 _ B7 五、發明綱 -—- 週期產生更新要求信號REFRQ(内部指令信號）。内部指令 接收電路18係與内部時鐘信號1(^之下降邊緣同步地; 鎖更新要求信號REFRQ，並將業已閃鎖之信號作為更新脈 衝REFP而輸出。實際上，内部指令接收電路18具有-用以 將内部時鐘信號1(：1^尺之相位反轉之反相器i8a(相位反轉 電路），且，與由該反相器18a輸出之内部時鐘信號/clk(第 2時釦^號）之上升邊緣同步地閂鎖更新要求信號refrq。 控制電路20具有一用以判斷讀出脈衝RDp、寫入脈衝 WRP、及更新脈衝REFp中之先接收者之判斷電路2〇a。控 制電路20因應藉由判斷電路2〇a判斷為先接收之脈衝，而輸 出使記憶體陣列22進行動作之控制信號CNT。控制電路2〇 具有一用以保持藉由判斷電路20a而判斷為後接收之脈衝 之資訊的保持電路（未圖示）。控制電路2〇於因應先接收之 脈衝而使記憶體陣列22進行之動作結束後，才因應保持於 保持電路之資訊而使記憶體陣列22進行動作。讀出脈衝 RDP、寫入脈衝WRP、與更新脈衝REFP，係至少錯開約時 鐘信號CLK之半週期而生成。因此，判斷電路2如可輕易地 進行該等脈衝中之先接收者之判斷。換言之，藉由以錯開 半時鐘之時序而讀取指令信號CMD與更新要求信號 REFRQ，可擴大控制電路2〇之動作裕量。 記憶體陣列22具有未圖示之多數記憶胞、感測放大器 等。記憶體陣列22因應控制信號CNT，而執行讀出保持於 記憶胞内之資料之讀出動作、將資料寫入記憶胞之寫入動 作、或再次寫入保持於記憶胞内之資料之更新動作。即， 本紙張尺度適用中國國家標準（CNS) Α4規格（210Χ297公釐） ;-------------#:… (請先閲讀背面之注意事項再填窝本頁) •、一^丨 -11 - 525288 A7 _________ B7 _ 五、發明説明（9 ) 記憶體陣列22係因應外部指令信號及内部指令信號而作為 内部電路進行動作。 第2圖係例示前述FCRAM之動作。 此例中，首先，第1圖所示之更新計時器16產生更新要 求信號REFRQ(第2圖（a))。内部指令接收電路18係與第1個 内部時鐘信號ICLK之下降邊緣同步地閂鎖更新要求信號 REFRQ，並生成更新脈衝REFP(第2圖（b))。因生成更新脈 衝REFP，故重設（Reset)更新要求信號REFRq(第2圖⑷）。 生成更新脈衝REFP時，記憶體陣列22並不進行動作。 因此’第1圖所示之判斷電路20a將更新脈衝REFP判定為先 接收者。控制電路20便控制記憶體陣列22，而開始記憶胞 之更新動作REF(第2圖（d))。 配合第2個時鐘信號CLK而將指令信號CMD供給於 SDRAM。指令緩衝器12將指令信號CMD解碼，並將讀出指 令RD作為内部指令信號ICMD而輸出（第2圖（e))。第1指令 接收電路14係與内部時鐘信號ICLK之上升邊緣同步地閂 鎖讀出指令RD，並作為讀出脈衝RDP而輸出（第2圖（f))。此 時’因執行更新動作REF，故判斷電路20a將讀出脈衝RDP 判定為後接收者。讀出脈衝RDP至更新動作rEF結束間， 均保持於保持電路。控制電路20於更新動作REF結束後才 執行讀出動作RD(第2圖（g))。 配合第4個時鐘信號CLK而將指令信號cMd供給於 SDRAM。指令緩衝器12將指令信號CMD解碼，並將寫入指 令WR作為内部指令信號ICMD而輸出（第2圖。第工指令 Μ規格⑵⑽7公釐)---—— (請先閲讀背面之注意事項再填寫本頁) .、§·. -12- 525288 A7 B7 五、發明説明（10 ) (請先閱讀背面之注意事項再填寫本頁) 接收電路14係與内部時鐘信號ICLK之上升邊緣同步地閃 鎖寫入指令WR，並作為寫入脈衝WRp而輸出（第2圖（i))。 生成寫入脈衝WRP時，記憶體陣列22並不進行動作。因 此，判斷電路20a將寫入脈衝WRP判定為先接收者。控制電 路20便控制^己憶體陣列22，而開始寫入動作WR(第2圖⑴）。 .、訂— 之後，更新计時器16產成更新要求信號REFRq(第2圖 (k))内邛^曰令接收電路1 8係與第4個内部時鐘信號icLK 之下降邊緣同步地閂鎖更新要求信號REFRQ，並生成更新 脈衝REFP(第2圖（1))。此時，因執行寫入動作wr，故判斷 電路20a將更新脈衝REFP判定為後接收者。更新脈衝REFp 至寫入動作WR結束間，均保持於保持電路。控制電路2〇 於寫入動作WR結束後才執行更新動作REF(第2圖（111))。 更新計時器16再次產生更新要求信號REFRQ，並生成 更新要求^ ^REFRQ(第2圖（η))。生成更新脈衝REFp時， 記憶體陣列22並不進行動作。因此，控制電路2〇將更新脈 衝REFP判疋為先接收者，並執行記憶胞之更新動作ref(第 2 圖（〇)) 〇 配合第9個時鐘信號CLK而供給讀出指令尺〇，並生成 項出脈衝RDP(第2圖（p))。生成讀出脈衝RDp時，記憶體陣 列22並不進行動作。因此，控制電路2〇將讀出脈衝判 定為先接收者，並執行讀出動作RD(第2圖（q))。 如此，可無誤地執行因應外部指令信號而進行之内部 動作（讀出動作RW及寫入動作WR)，與因應内部指令信號 而產生之内部動作（更新動作ref)。

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以上，本實施型態中，藉由内部指令接收電路1 8而進 订之更新要求信號REFRQ之接收動作，係相對於藉由外部 (請先閱讀背面之注意事項再填寫本頁) 才曰令接收電路14而進行之指令信號CMD之接收動作，錯開 時鐘信號CLK之半週期而執行。因此，可防止因應指令信 唬CMD而進行之記憶體陣列22之動作與因應更新要求信 唬REFRQ而進行之記憶體陣列22之動作重疊，並可防止誤 動作。

控制電路20於因應指令信號CMD而開始讀出動作RD 或寫入動作WR後，不會立即接收更新脈衝REFp。故可提 同控制電路20之動作裕量。因而可無誤地使記憶體陣列22 進行動作。 .訂· 與習知相同，外部指令接收電路14係與時鐘信號 CLK(内部時鐘信號ICLK)之上升邊緣同步地接收指令信號 貝出指令信號RDC、寫入指令信號WRC)。因此，可 用與驾知相同的邏輯來設計指令信號CMD之接收電路，而 提局設計效率。 於内°卩指令接收電路1 8内形成一用以將内部時鐘信號 ICLK之相位反轉，並生成内部時鐘信號/ICLK之反相器 1 8a(相位反轉電路）。因此，可以簡單之電路，便將指令信 唬CMD之接收時序與更新要求信號refrq之接收時序至 夕錯開半時鐘。即，更新要求信號REFRQ之接收時序相對 於扎令k虓CMD之接收時序（時鐘信號cLK之上升邊緣）， 可錯開預定時間。 因^令信號CMD之接收時序與更新要求信號rEFrq

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發明説明 之接收時序必然會錯開預定時間，故，藉由簡單之判斷電 路20a便可判定指令信號CMD及更新要求信中之 * (請先閲讀背面之注意事項再填窝本頁) 先接收者。因此，控制電路20可無誤地使記憶體陣列22確 實地進行動作。 訂丨 將本發明應用於一具有DRAM之記憶胞’且於内部將 自動地產生更新要求之FCRAM。因由外部供給之指令信號 CMD之接收時序與於内部產生之更新要求信號refrq之 接收時序錯開，故控制電路20於因應指令信號cME>而開始 讀出動作RD或寫入動作WR後，不會立即接收更新要求信 號REFRQ(更新脈衝rEFP)。因此，讀出動作rd、寫入動作 WR及更新動作不會因控制電路2〇之誤動作而同時執行，可 防止記憶胞之資料遭受破壞。 即使更新要求信號REFRQ非同步地產生於時鐘信穿 CLK時，亦可防止讀出動作RD、寫入動作WR與更新動作 重疊。 第3圖係例示本發明之半導體積體電路之第2實施型 態。此實施型態與申請專利範圍第4、5、7乃至9項對應。 有關與第1實施型態說明之電路、信號相同之電路、信號， 則賦予同樣的元件標號並省略有關該等電路、信號之詳細 說明。與第1實施型態相同地，半導體積體電路係於石夕基板 上使用CMOS製程，作為時鐘同步式之FCRam(快速循環隨 機存取記憶體Fast Cycle RAM)而形成。 取代第1實施型態之時鐘緩衝器1〇及内部指令接收電 路18，FCRAM具有時鐘緩衝器24(時鐘生成電路）、内部指 -15- 525288 A7 ------------B7_'_ 五、發明説明（13^ " '— ...................#…： ··- (請先閲讀背面之注意事項再填寫本頁) 々接收電路26。時鐘緩衝器24接收由外部供給之時鐘信號 CLK(第1時知號），並將業已接收之信號作為内部時鐘信 號ICLK(第1時鐘信號）及内部時鐘信號/ICLK(第2時鐘信號） 而輸出内邛時|里仏號/JCLK係一透過反相器24a(相位反轉 電路）而將内部時鐘信號ICLK之相位反轉之信號。内部指 令接收電路26係與内部時鐘信號/ICLK之上升邊緣同步地 接收更新要求信號㈣RQ，並將業已接收之信號作為更新 脈衝REFP而輸出。#他構造則與前述第以施型態相同。 第4圖係例示前述fCram之動作。此實施型態中，内 部指令接收電路26係與内部時鐘信號/ICLK之上升邊緣同 步地閂鎖更新要求信號REFRQ，並生成更新脈衝REFp(第4 圖（b)、（1)、（n))。因基本動作與第2圖相同，故省略詳細之 說明。附於第4圖之波形之，係分別對應於第2圖之 ⑷〜(q)〇 於此實施型態亦可得與前述第1實施型態相同之效 果。進而’此實施型態中，將藉由外部指令接收電路14而 進行之指令信號CMD之接收動作與藉由内部指令接收電 路26而進行之更新要求信號尺即尺卩之接收動作，錯開約内 部時鐘信號ICLK與内部時鐘信號/IClk之相位差而執行。 因此，可防止因應指令信號CMD而產生之記憶體陣列22之 動作與因應更新要求信號REFRQ而產生之記憶體陣列22 之動作重疊，並可防止誤動作。 於時鐘緩衝器24形成一用以將内部時鐘信號ICLk之 相位反轉，並生成内部時鐘信號/ICLK之反相器24a(相位反 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） -16- 525288 五、發明説明（Η ) 轉電路)。因此’以簡單之電路便可錯開指令信號cmd之接 收時序與更新要求信號REFRQ之接收時序。 請係例示本發明之半導體積體電路之第3實施型 態。此實施型態與申請專利範圍第4、6乃至9項對應。有關 與第1及第2實施型態說明之電路、信號相同之電路、信號， 則賦予同樣的元件標號並省略有關該等電路、信號之詳細 說明。與第1實施型態相同地，半導體積體電路係於矽基板 上使用CMOS製程，作為時鐘同步式之FCRAM(快速循環隨 機存取記憶體Fast Cycle RAM)而形成。 FCRAM具有一用以令内部時鐘信號ICLK(第1時鐘信 號）延遲預定時間，並生成延遲時鐘信號〇1(：^&(第2時鐘信 號）之延遲電路28(時鐘生成電路）。内部指令接收電路％係 與延遲時鐘信號DICLK之上升邊緣同步地接收更新要求信 號REFRQ，並將業已接收之信號作為更新脈衝REFp而輸 出。其他構造則與前述第1實施型態相同。 第6圖係例示前述FCRAM之動作。此實施型態中，内 部指令接收電路26係與延遲時鐘信號DICLK之上升邊緣同 步地閂鎖更新要求信號REFRQ，並生成更新脈衝REFp(第6 圖（b)、（1)、（η))。因基本動作與第2圖相同，故省略詳細之 說明。附於第6圖之波形之（a)〜（q)，係分別對應於第2圖之 (a)〜(q) 〇 於此實施型態亦可得與前述第1及第2實施型態相同之 效果。進而，此實施型態中，只需形成簡單之延遲電路28(時 鐘生成電路），便錯開指令信號CMD之接收時序與更新要求 本紙張尺度適财關家鮮（CNS) A4規格⑽χ297公爱) -17- 525288 A7 B7 五、發明説明 15 信號REFRQ之接收時序。 此外’刖述之實施型態係以將本發明應用於FCraM為 例而作說明。本發明並不限於此種實施型態。譬如，亦可 將本發明應用於SDRAM。或，應用於微電腦等邏輯LSI。 以上’雖詳細說明有關本發明，但前述實施型態及其 變形僅是發明之一例，本發明並不限於此。理所當然，於 不脫離本發明之範圍内可作變形。【發明之效果】 本發明第1悲樣之半導體積體電路，因内部指令信號之 接收時序係相對於外部指令信號之接收時序，至少錯開第i 時鐘信號之半週期，故可防止因應外部指令信號而產生之 内部電路之動作與因應内部指令信號而產生之内部電路之 動作重疊。由於可提高控制電路之動作裕量，故控制電路 可無誤地使内部電路進行動作。 本發明第2態樣之半導體積體電路，因可用與習知相 之邏輯來設計外部指令信號之接收電路，故可提高設計 率。 本發明第3態樣之半導體積體電路，只需形成簡單之 位反轉電路，便可將㈣指令信號之接㈣序相對於外; 指令信號之接收時序（第i時鐘信號之上升邊緣）錯開預 時間。 本發明第4態樣之半導體積體電路，因外部指令信號 接收時序與内部指令信號之接收時序必然會錯開，故; 止因應外部指令信號而產生之内部電路之動作與因應内 同 效 相 定 之 (請先閲讀背面之注意事項再填寫本頁) .訂丨 本紙張尺度翻中關家標準（CNS) A4規格（21GX297公釐、 -18 - 525288 A7 B7 五、發明説明 指令信號而產生之内部電路之動作重疊。由於可提高控制 電路之動作裕量，故控制電路可無誤地使内部電路進行動 作。 本發明第5態樣之半導體積體電路，只需形成簡單之相 位反轉電路，便可錯開外部指令信號之接收時序與内部指 令信號之接收時序。 本發明第6態樣之半導體積體電路，只需形成簡單之延 遲電路’便可錯開外部指令信號之接收時序與内部指令信 號之接收時序。 本發明第7態樣之半導體積體電路，藉由判斷電路便可 輕易地進行外部指令信號與内部指令信號中之先接收者之 判斷。因此’控制電路可不無誤地使内部電路確實地進行 動作。 本發明第8態樣之半導體積體電路，可防止讀出動作、 寫入動作及更新動作因控制電路之務動作而同時執行，並 可防止記憶胞之資料遭受破壞。 之 ...... (請先閲讀背面之注意事項再填寫本頁) .、?Γ· 本發明第9態樣之半導體積體電路，即使内部指令信號 非同步地產生於第1時鐘信號時，仍可防止因應外部指令信 號而產生之内部電路之動作與因應内部指令信號而產生 内部電路之動作重疊。 【元件標號對照表】 10…時鐘緩衝器 16…更新計時器 12··.指令緩衝器 18···内部指令接收電路 14…外部指令接收電路 1 8 a…反相器 -19- 525288 A7 B7 五、發明説明（l7 ) (請先閲讀背面之注意事項再填寫本頁)

20…控制電路 20a…判斷電路 22…記憶體陣歹丨J 24.. .時鐘緩衝器 2 4 a…反相為 26.. .延遲電路 CLK···時鐘信號（第1時鐘信 號） CMD···指令信號（外部指令 信號） CNT…控制信號 DICLK·.·延遲時鐘信號（第2 時鐘信號） ICLK...内部時鐘信號 /ICLK.··内部時鐘信號（第2 時鐘信號） RDC...讀出指令信號 RDP...讀出脈衝 REFRQ…更新要求信號（内 部指令信號） REFP...更新脈衝 WRC...寫入指令信號 WRP...寫入脈衝 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -20-

Claims (1)

1. 六、申請專利範園 1. 一種半導體積體電路，係具有： 外部指令接收電路，係用 信號中1中一士 ^ 丨仏、、、口之苐1時鐘 部指令«者遷移邊緣同步地接收由外部供給之外 方=t接收電路’係用以與前述第1時鐘信號中另 者=遷移邊_步地接收於㈣產生之㈣指令信號 ㈣職應以前述外部指 ==外部指令信號及以前述内部指令接收電路 接收之則相部指令信號，而使内部電路進行動作者 2. =專利範圍第i項之半導體積體電路，其中該外部 :電路，係與前述第1時鐘«之上升邊緣同步 地接收前述外部指令信號， 前述内部指令接收電路，係與前述第1時鐘信號之下 降邊緣同步地接收前述内部指令信號。 3. 如申請專利範圍第2項之半導體積體電路，其中該 指令接收電路係具有一用以令前述第！時鐘信號之㈣ 反轉以生成前述第2時鐘信號之相位反轉電路， 且’與前述第2時鐘信號之上升邊緣同步地接收 内部指令信號。 4· 一種半導體積體電路，係具有： ▲外部指令接收電路，係用以與由外部供給之第】時鐘 信號同步地接收由外部供給之外部指令信號者； 時鐘生成電路，係用以將前述第j時鐘信號變換為與 525288 、申請專利範園 ,亥第1時相位相異之第2時鐘信號者； :部指令接收電路，係用以與前述第2時鐘信號同步 收於内部產生之前述内部指令信號者； 控制電路，係用以分別因應以前述外部指令接收電 路接收之前料部指令㈣及以前述”指令接收電路 接收之前述内部指令信號，而使内部電路進行動作者。 5·如申請專利範圍第4項之半導體積體電路，其中該時鐘 生成電=係具有—用以令前述第1時鐘信號之相位反轉 以生成别述第2時鐘信號之相位反轉電路。 6.如申請專利範圍第4項之半導體積體電路，其中該時鐘 生成電路係具有—用以令前述第1時鐘信號延遲而生成 前述第2時鐘信號之延遲電路。 7·如申請專利範圍第U4項之半導體積體電路，其中該控 制電路係具有-判斷電路，該判斷電路係用以由以前述 外部指令接收電路接收之前述外部指令信號，及以前述 内部指令接收電路接收之前述内部指令信號中，因應先 月J業已接收之^曰令#號而使前述内部電路進行動作者。 8.如申請專利範圍第！或4項之半導體積體電路，其中該内 部電路係設有一具有揮發性記憶胞之記憶體陣列， 則述外部指令信號，係一用以執行前述記憶胞之讀 出動作及寫入動作中任一者之控制信號者， 别述内部指令信號，係一用以再次寫入保持於前述 記憶胞中之資料之更新要求信號者。 9·如申請專利範圍第〗或4項之半導體積體電路，其係具有 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）

   •訂| (請先閲讀背面之注意事項再填寫本頁) -22- 525288 A8 B8 C8 D8 申請專利範圍 一用以於預定之週期產生前述内部指令信號之計時器 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -23-