JPH10504129A - プログラム可能な待ち時間を有する同期メモリー装置のための最適化回路と制御 - Google Patents

プログラム可能な待ち時間を有する同期メモリー装置のための最適化回路と制御

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JPH10504129A JP8528477A JP52847796A JPH10504129A JP H10504129 A JPH10504129 A JP H10504129A JP 8528477 A JP8528477 A JP 8528477A JP 52847796 A JP52847796 A JP 52847796A JP H10504129 A JPH10504129 A JP H10504129A
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Abstract

(57)【要約】 プログラム可能な待ち時間による同期メモリー装置のための最適化回路と制御同期DRAMのために存在する待ち時間によりメモリー・アクセス動作の速度パスを最適化するための方法と装置。改良されたメモリー装置は、tRCDが臨界パラメータであるとき、列アドレス・ラッチのために利用できる時間から有効データ取り出し（tAA）までtRCDを補償するために列アドレスの出現を遅らせることで行アドレスラッチと列アドレスラッチ（tRCD）との間の時間を補償する。最適化回路は、tAAのために利用できる時間の量を短縮し、またそれをより臨界的なパラメータtRCDに”シフト”し、tRCDをtAAのために利用できる余分な時間で補償することで、tRCDに割り当てられた時間の最適化あるいは短縮を行うことができる。従って、メモリー・アクセス最適化回路で、最適化されたtRCDをtAAのために利用できる余分の時間で補償することにより全体としてのメモリー・アクセス時間の最適化あるいは短縮を行うことができる。

Description

【発明の詳細な説明】 プログラム可能な待ち時間を有する同期メモリー装置のための最適化回路と制御 本発明は、一般的に、DRAMのようなメモリー装置に関する。より具体的には、 本発明は、プログラム可能な待ち時間を有する同期メモリー装置の最適化回路と 制御に関する。 典型的なダイナミック・ラム（以下DRAM）は、一般的に、大部分が行アクセス 信号（RAS）と列アドレス信号（CAS）によりその動作が制御されている非同期装 置である。 同期ダイナミック・ラム（以下SDRAM）は、同期メモリー・システム内で動作 されるように設計されている。そのようにして、停電モードの間及び自己リフレ ッシュモードの間作動しているクロックを除く場合もあるが、入力信号と出力信 号は、システムのクロックパルスのエッヂに同期化される。同期DRAMは、ダイナ ミック・メモリー動作の性能の面で大きな利点を提供する。同期DRAMの一つの重 要な進歩は、同期的にデータのバーストを高いデータ転送速度で行えることであ る。更に、同期DRAMには、プログラム可能なREAD待ち時間のようなプログラム可 能な特徴が備わっている。１、２あるいは３クロックのプログラム可能なREAD待 ち時間が一般的である。READ待ち時間は、クロック速度（tCK）に関係なく、REA Dコマンドが始動されてから、どのクロック・サイクルでデータを得ることがで きるかを決定する。周波数により、READ待ち時間よりも少ない１クロックサイク ルまでの点で出力上でデータが利用できる。例えば、READコマンド（tAA）から の最低アクセス時間より大きいサイクル期間を有する２クロック・サイクルのプ ログラムされたREAD待ち時間は、最初のクロック・サイクルのほぼ直後にデータ を提供するが、しかし、２クロック・サイクルのプログラムされたREAD待ち時間 のために、そのデータは、二番目のクロック・サイクルの後まで有効のままであ る。 プログラム可能なREAD待ち時間で、異なるシステムクロック周波数を有する異 なるメモリー・システムで、同期DRAMを効率的に利用できる。例えば、同期DRAM が37nsの最小アクセス時間（tAA）を有しており、またシステム・クロックサイ クル、tCK、が15ns（66Mhz）である場合、３クロック・サイクルのREAD待ち時間 で、READコマンドから、二番目のクロック・サイクル（30ns）と三番目のクロッ ク・サイクル（45ns）の間に最初の有効なデータ取り出しを行うことができる。 このデータは、三番目のクロック・サイクルの後（READ待ち時間）まで有効のま まである。しかし、メモリー・システムのためのtCKが25ns（40Mhz）である場合 は、同期DRAMのブログラマーは、READ待ち時間を２にの設定すると、時間的な利 点を見いだすことができる。READ待ち時間が２に設定された場合は、最初の有効 なデータ取り出しは、READコマンドから最初のクロック・サイクル（25ns）と二 番目のクロック・サイクル（50ns）の間で起こる。データは、二番目のクロック ・サイクル（READ待ち時間）の後まで有効のままであるが、しかし、READ待ち時 間が３にプログラムされたとすれば、有効な取り出しは、三番目のクロック・サ イクル（75ns）の後までそのままであり、それは効率的な時間の使用とは言えな い。 標準的な同期DRAMは、アクティブコマンド（Ａｃｔｉｖｅ Ｃｏｍｍａｎｄ） を介して、行アドレス・ストローブが発火されたとき、行アドレスをラッチして から復号し、次に、READ/WRITEコマンドを介して、列アドレス・ストローブが発 火されたとき、列アドレスをラッチしてから復号する。２つの臨界パラメータは tRCD（アクティブコマンドからREAD/WRITEコマンドまで）とtAA（READ/WRITEコ マンドからデータ出力まで）である。パイプライン方式を利用する同期DRAMは、 同様の性能を持たせるために、tAAとtRCDと共に利用されている。システムクロ ック周波数によっては、典型的な同期DRAMは、tRCDとtAAに対して各々３個のク ロック・サイクルを割り当てる。より低いシステムクロック周波数に対しては、 tRCDとtAAを各々２個のシステム・クロック・サイクルに設定できる。そのよう にして、全体のメモリー・アクセス時間は、それぞれ６クロック・サイクルと４ クロック・サイクルである。メモリー・アクセスのために必要な時間を最小限度 に抑える要求は常に存在し、またシステムの動作に影響を与えることなくtRCDと tAAの何れもが短縮できるのであれば、システムのメモリー・アクセス時間は短 縮できる。 従って、メモリアクセスのために要する時間を最短にする、プログラム可能な READ待ち時間付の速度パスを最適化するためのDRAMのための装置に対する要求が ある。 本発明は、プログラム可能な待ち時間を有する同期メモリーに於て、メモリー ・アクセス動作の速度パスの最適化に関する。最適化システムは、最適化の一部 としてより少ないクロック・サイクルが割り当てられる行アドレスのラッチと復 号に要する時間のような、他の時間成分あるいはメモリー・アクセスのパラメー タのための追加時間を与えるために、列アドレス復号に利用できる時間を調整す ることでこれを達成する。従って、時間パラメータに割り当てられたクロック・ サイクルを減らし、他の時間パラメータに割り当てられた余剰時間でその時間パ ラメータを補償することで、メモリー・アクセスのためのクロック・サイクルを 最適化できる。 列アドレス・ラッチは、システムの仕様により通常固定されているが、クロッ ク待ち時間は、通常１、２あるは３クロック・サイクルの間で変化させることが できるようになっている。従って、列アドレス・ラッチは変化しないが、列アド レス復号が可能となったときに、全体のメモリー・アクセス時間を最適化するた めの本発明の最適化回路で変化させることができる。例えば、行アドレス・ラッ チと列アドレス・ラッチ（tRCD）との間の時間のために割り当てられたクロック ・サイクルの数が短縮されるか最適化されるとき、tRCDは臨界時間成分あるいは パラメータとなる。この短縮を可能とするために、臨界時間パラメータtRCDのた めの追加時間を与えるために列復号装置への列アドレスの提示を遅延させること で、最適化回路は列アドレスの復号を遅らせる。最適化回路は、tAA（データ取 り出しのためのREAD/WRITEコマンド）ために利用できる時間量を、より臨界的成 分tRCDへ”シフト”し、tRCDに割り当てられるクロック・サイクルの最適化ある いは短縮を可能とする。このようにして、本発明で、当初に、tAAのために利用 できる余分の時間を、最適化された数のクロック・サイクルが割り当てられたtR CDに提供することによりメモリー・アクセスの全体の時間の最適化あるいは短縮 を行うことかできる。更に、システムの処理、待ち時間及び周波数を整合させる と共に、将来の拡張（エンハンスメント）を可能とするために、本発明の時間シ フトを調整可能にすることができる。 本発明の好ましい実施の形態に従って、tRCDに利用できる時間が２（個）のシ ステム・クロック・サイクルに短縮され、またtAAが２（個）と３（個）のクロ ック・サイクル（２個のクロック・サイクルにtKQを加えたもの）の間である場 合、同期DRAMのREAD待ち時間は、tAAを行う余裕を持たせるために少なくとも３ 個のクロック・サイクルでなければならない。このように、READ待ち時間は３（ 個の）クロック・サイクルに設定された場合は、tAAは、利用できる余分の時間 を持ち、また２（個の）システム・クロック・サイクルに最適化されたtRCDは、 歩留まり制限パラメータである。列アドレスの復号を遅らせることで、READ/WRI TEコマンドが列アドレスをラッチすると、最適化回路はtAAに利用できる余分の 時間をより臨界的成分のtRCDにシフトする。このようにして、シフトできない外 部の同期クロックのエッヂから内部の列アドレスのバファリングを”位相シフト ”することで、速度の歩留まりを最大限にすることができる。従って、この場合 、本発明では、三番目のシステム・クロック・サイクルの前に、tRCDがtAAを行 えるようにするための余分の時間により補償されるので、tRCDを２個のクロック ・サイクルのみに割り当てることができ、それによりメモリー・アクセスのため に利用できる全体の時間を最適化できる。この場合、本発明では、同期DRAMがRE AD動作を、６個ではなく全体で５個のシステム・クロック・サイクルで行えるよ うにすることができる。 本発明の他の態様と特徴は、次の詳しい説明と図面を参照することで明瞭とな る。 図１は、半導体チップの斜視図であり、本発明の原理が組み込まれる回路装置 のタイプの一例である。 図２は、プログラム可能なREAD待ち時間を有する同期DRAMの構成と使用のブロ ック図であり、本発明の原理に従って最適化回路を実施する。 図３ａは、本発明の原理に従って実施された図２のSDRAMの一部の最適化回路 を含む配線図である。 図３ｂは、本発明の原理に従って図３ａに示されている最適化回路の待ち時間 遅延回路の特定の実施の形態の詳しい配線図である。 本発明は種々の変更と代替の形態が可能であるが、その詳細は図面の中の例で 示されており、詳しく説明されている。しかしその意図はこの発明を説明された 特定の実施の形態に限られないものと解釈されるものとする。反対に、その意図 は、添付されている請求の範囲により規定されているように、この発明の精神と 範囲に入る全ての変更、同等のもの、代替品を包含するものとする。 本発明と方法論の原理に従った同期DRAMのための最適化回路の実証的実施の形 態は下記のように説明される。 それは列アドレスのラッチと、列アドレスの復号の作動化との間の時間を調整 して、最適化の一部としてより少ないクロック・サイクルが割り当てられている 行アドレスのラッチと復号のために必要な時間のようなメモリー・アクセスの他 の時間パラメータのための追加時間を与えるための最適化回路を使用して実施で きるように下記のとおり説明されている。これを明確にするために、実際の実施 の全ての特徴は必ずしもこの明細書の中に網羅されていない。このような全ての 実際の実施（全ての開発プロジェクトのような）に当たって、各々の実行方法次 第で異なるシステムと実用化上の制約との適合性のような、開発者の特定の目標 と二次目標を達成するために、多数の実施に特有な決定が行われなければならな いことは言うまでもない。更に、このような開発努力が複雑であり時間を浪費す るが、これは、この開示で利益を享受する当業者にとって、あくまでもデバイス ・エンジニアリングの退屈な仕事であることは言うまでもない。 本発明は、図１に参照番号10で示されているとおりの、従来の小型外付けJ型 リード（SOJ）の中に配設させることができるプログラム可能なREAD/WRITE待ち 時間を有する同期DRAMに関して適用できる。 図２は、ブロック図で、本発明の好ましい実施の形態に従って実施されている プログラム可能なREAD待ち時間サイクルを有するDRAM12の構成と使用の一例を示 している。この好ましい実施の形態において、同期DRAMは、READ待ち時間を２個 と３個のシステムクロック・サイクルに少なくともプログラムできる。 同期DRAM12には、2 MeG X 8メモリー・アレー16をアクセスするための同期イ ンターフェースと制御論理を行う制御レジスター14が含まれる。制御レジスター への入力には、クロック（CLK）18、クロック作動化（CE）20、チップ選択（Ｃ Ｓ）２２、行−アドレスストローブ（ＲＡＳ）２４、列−アドレスストローブ（ ＣＡＳ）２６、書き込み許可（WE）28が含まれる。CLK 18はシステム・クロッ クにより駆動され、またこの好ましい実施の形態の中では、同期DRAMの入力はCL K１８の正のエッヂでサンプリングされる。 その他の入力と回路の特徴は、アイダホ州、ボイズのミクロン半導体社（Micr on Semiconductor,Inc．）により製造されたMT48LC2M851 同期DRAMに対する機能 仕様で説明されているとおり公知である。解説のために、WE28に関連するRAS24 （ロー:low）はアクティブコマンドを提供する。アドレス入力30（AO-A11）は、 ライン33上の行ラッチ信号としてのアクティブコマンドにより行アドレス・ラッ チ32でラッチされる。行アドレスは行アドレス・バッファー34に行き、メモリー ・アレー16の適切な行をアクセスするために行デコーダー36により復号される。 RAS 24（ロー）に関連する、列アドレス信号（CAS）26（ロー）とWE 28はREAD（ 読み出し）あるいはWRITE（書き込み）コマンドを提供する。ライン38上の信号 としてのREAD/WRITEコマンドは、アドレス入力30（Ａ０−Ａ８）から列アドレス ・ラッチ40への列アドレスをラッチする。列アドレスは列アドレスバッファー・ ラッチ44に行き、ライン39上の列アドレス・ラッチ信号は、何時列アドレス・バ ッファーラッチ44が列アドレスを列アドレス・デコーダー46に伝えるかを決定す る。待ち時間遅延回路62は、ライン39上の信号を調整してライン39上の調整され た列アドレス・ラッチ信号を作ることで、列アドレス・バッファー・ラッチ44が 列アドレスの復号のための列アドレスを作ることから遅らせる。列アドレスは、 メモリー・アレー16の適切な列をアクセスするために列デコーダー46により復号 化される。センス増幅器（読み出し増幅器）と入出力ゲート48で、メモリー・ア レー16の中のメモリーの適切なバイトにアクセスを行うことができる。当業者に 既知のとおり、READあるいはWRITEコマンドのいづれが生じているかにより、８ ビット、即ち１バイトがデータ出力しバッファー50に利用でき、ライン52上のタ イミング信号で決定されるようにクロックインされるか、あるいは、ライン56上 のタイミング信号とラッチ58により決定されたようにデータ出力バッファー54の 中に格納された後で、８ビットがメモリー・アレーの適切なバイトに書き込まれ る。 説明された実施の形態に従って、パラメータtRCDは、アクティブコマンドから READ/WRITEコマンドまでで測定され、パラメータｔAAは、READ/WRITEコマンドか ら有効データ出力までで測定される。解説のために、外部tRCDは、アクティブコ マンド上のシステム・クロックの立ち上がりエッヂからREAD/WROTEコマンド上の システム・クロックの立ち上がりエッヂまでで測定され、また外部tAAは、READ/ WRITEコマンドから有効データ出力までで測定される。 同期DRAMは、一般的にtAAとtRCDが同様の性能を有することを要求するパイプ ライン方式を使用する。このように、75Mhzシステム・クロック（tCK=13.3ns） で作動する一般的な同期DRAMは、tRCD及びtAA の両方に３個のシステムクロック サイクルを割り当てる。従って、システムは、READ動作を実行するために６個の システム・クロック・サイクルを割り当てる。このような場合、tRCDは必要以上 に長く、tRCDが２（個の）システム・クロック・サイクルに短縮されれば、同期 DRAMのためのREAD動作を１（個の）システム・クロック・サイクルだけ短縮でき る。例えば、75Mhzのシステムは、tRCDに26.6ns（２（個の）システム・クロッ ク・サイクル）とtAAに35.6ns（２tCKに１間隔アクセスtKQを加えたもの）を割 り当てる。ついでながら、この例の中で、透明データ出力バッファー50を経由し て２tCKと１tKQの後で出力端子59上でメモリー・アレーからのデータが得られる ので、tAAは、３システム・クロック・サイクル未満である。tRCDがtAAにより補 償されるので、tRCDの短縮が行えるようにするために、tAAと三番目のシステム ・クロック・サイクルとの間で利用できる時間を利用できる。このように、tRCD に２システム・クロック・サイクルが割り当てられ、またtAAに３システム・ク ロック・サイクルが割り当てられるにすぎないならば、tRCDは歩留まり（yeild ）制限パラメータとなる。従って、最適化回路は、tAAに利用できる余分の時間 をtRCDにシフトし、結果的に、３システム・クロック・サイクルに設定されるSD RAM のための読み取り待ち時間で６から５クロック・サイクルへのメモリー・アクセ スのための全体的な時間の短縮となる。 図２の同期DRAMは、各種の周波数で作動させることができる。低い周波数では 、DRAMを２システム・クロック・サイクルでプログラムすることが好ましい。図 ２に関して、同期DRAM12は、待ち時間を設定するようにプログラムされたモード ・レジスター61を含むことができる。上記で説明されているとおり、READ待ち時 間が３に設定されまたメモリー・アクセス時間が３クロック・サイクル未満であ るとき、最適化回路の待ち時間遅延回路62が歩留まり制限パラメータ、tRCDを補 償するので、余分の時間で、tRCDの２クロックサイクルへの短縮あるいは最適化 を行うことができる。 本発明の原理に従って、また図３ａで最も良く見られるように、最適化回路は 、マスター列アドレス・ラッチ40との間でマスター−スレーブ関係で構成されて いる列アドレス・バッファー・ラッチ44を制御する待ち時間遅延回路62を含む。 待ち時間遅延回路62は、列アドレスを列アドレス・ラッチ40から列アドレス・デ コーダー46（図２）に送ることを遅らせることで列アドレスの復号化を遅らせる 。遅延回路62は、列アドレス復号化のために利用できる余分の時間から短縮され たtRCDに対して効果的に追加時間を補償するか、あるいは提供する。このことで 、AAに対して割り当てられた実行時間が短縮され、またそれをより臨界的なパラ メータtRCDに”シフト”する。 この特定の実施の形態の中で、列アドレス・ラッチ40は、ライン38上の信号に 従って新しい列アドレスをラッチする。一旦ラッチされると、列アドレス・ラッ チ40の中の列アドレスは有効となり、ライン39上の信号の立ち下がりエッヂで列 アドレス・バッファーラッチ44はアンラッチされる(unlatched)ことができる。 一旦アンラッチされると、列アドレス・バッファーラッチ44は、列アドレス・ラ ッチ40から列デコーダー46（図２）への列アドレスを生成する。ライン39上の信 号の立ち上がりエッヂの上で、列アドレスは、列アドレス・バッファーラッチ44 でラッチされ、列アドレス・ラッチ40は新しい列アドレスを受け取る準備がとと のう。待ち時間遅延回路62は、ライン39上で信号を作り出し、従って、列アドレ ス・ラッチ40の列アドレスが列デコーダー46（図２）に送られたとき、遅延させ るように、ライン64上の信号を遅らせるために使用される。上記で解説されてい るとおり、遅延の間隔の間、列アドレスの復号化のために利用できる時間から、 最適化された時間成分のための余分の時間が提供される。 図３ｂの中に示されている遅延回路62を使用することで待ち時間遅延回路62を 実施することができる。遅延回路62は、この実施の形態の３（個の）システムク ロック・サイクルの待ち時間を示す待ち時間信号に応答する。予め設定された待 ち時間信号は、最初の(1番目の)時間成分に割り当てられたクロック・サイクル の数を削減し、また最初の時間成分を余分な利用可能な時間を有する二番目の時 間成分に利用できる時間で補償することで、全体のメモリー・アクセス時間が最 適化される待ち時間を示す。待ち時間信号を受信することで、遅延回路62は、ラ イン39上の遅延させられた列ラッチ信号を作り出すためにライン64上の逆の列ラ ッチ信号を遅延させる。ライン39上の遅延させられた信号は、列アドレス・バッ ファー・ラッチ44に列アドレスを列アドレス・ラッチ40から列アドレス・デコー ダー46（図２）に送らせる。その結果、列アドレスの復号化は遅らされ、その遅 延は、効果的にtRCDのための余分の時間を列アドレス復号化のために利用可能な 余分の時間から提供する。 前の例の中で、列アドレス復号化のための列アドレスを送るのに当たっての4. 4nsの遅延は、内部のtRCDを26.6nsから31nsに変更してから、内部tAAを35.6nsか ら31nsに短縮する。このようにして、tRCDに対する要求が１クロック・サイクル だけ短縮されるので、ライン64上の逆の列ラッチ信号の中に遅延を導入すること で、内部の列アドレスのバッファリングを外部の同期クロックエッヂ（シフトさ れ得ない）から”位相シフト”することで、速度歩留まりを最大限にする。更に 、時間遅延は、システムのプロセス、待ち時間、周波数をマッチングし、また将 来の拡張化を可能にするために調整することができる。 遅延回路62を実施することで、モード・レジスター61（図２）からのライン70 上の待ち時間信号及び（ライン64上の逆列アドレス・ラッチ信号を受信する。ラ イン64上の逆の列ラッチ信号はNANDゲート７６と遅延インバーター82に入力され る。この特定の実施の形態の中で、ライン39上の列ラッチ信号の立ち下がりエッ ヂにより列アドレス・バッファー・ラッチ44のラッチが外される。従って、列ア ドレス・バッファー・ラッチ44を介して、列アドレス・ラッチ40でのラッチされ た列アドレスが列デコーダー46（図２）で利用できる。この特有の実施の形態の 中で、ライン70上の待ち時間信号がローの場合は（待ち時間は待ち時間を最適化 するために設定されていない）、ライン74上のNANDゲート72の出力はハイであり 、またライン39上のNANDゲート76の出力は、遅滞なくライン64上の逆列ラッチ信 号の逆転を反映する（NANDゲート76に遅延がないと仮定して）。例えば、ライン 64上の逆列ラッチ信号がハイとなった場合、ライン39上の列ラッチ信号がローと なり、列アドレス・バッファーラッチ44が、列アドレス・ラッチ40上でラッチさ れている列アドレスを列デコーダー46に送る。ここで見られるとおり、遅延は、 ライン64上の待ち時間信号がローのとき、ライン64上の逆転された列ラッチ信号 に全く導入されない（NANDゲート76の遅延を無視して）。 待ち時間信号がハイの場合（この実施の形態のために遅延は３クロック・サイ クルの待ち時間を最適化されるために設定されている）、待ち時間遅延回路62が 作動させられる。このように、待ち時間遅延回路62は、ライン64上の逆列ラッチ 信号のローからハイへの遷移を遅らせ、それにより、ライン39上のハイからロー への遷移により列アドレス・バッファー・ラッチ44のラッチを外す。この方法で 、全体のメモリー・アクセス時間の他の時間成分の最適化ができるように、列ア ドレス復号化は遅延させられる。遅延回路62は、ライン39上の列ラッチ信号をハ イからローにさせることから来るライン64上の信号の遷移を遅らせることで、ラ インアドレス・バッファー・ラッチ44のラッチ解除を遅らせるライン39上の遅延 させられた列ラッチ信号を提供する。遅延回路62の特定の回路に従って、ライン 39上のNANDゲート76の出力は、ライン74上の信号がハイとなった後で、ローとな る。ライン74上の信号は、ライン64上の”ハイ”逆列ラッチ信号が遅延インバー ター82を通過した後でのみ、ハイとなる。現在ローである遅延インバータ82の出 力は、NANDゲート72に送られる。ライン70の待ち時間信号もハイであるので、NA NDゲート72の出力はライン74でハイとなる。このように、ライン39の列ラッチ信 号のハイからローへ遷移は、遅延インバータ82及びNANDゲート72により導入され た遅延により、ライン64の逆列ラッチ信号のハイからロー遷移から遅延される。 このようにして、ライン39上の遅延させられた列ラッチ信号は、全体のメモリー ・アクセス時間の時間を制限する成分を補償するために列アドレスの復号化を遅 延させる。 前の例を利用して、NANDゲート76の出力の立ち下がりエッヂは、ライン64上の 逆列ラッチ信号の立ち上がりエッヂから4.4nsだけ遅らされる。NANDゲート76の 出力が下がると、列アドレス・バッファーラッチ44は、列アドレスを列アドレス 復号化ができるようにする。 この特定の実施の形態の遅延回路62は、列アドレス復号化のために列アドレス の出現を遅延させるが、遅延回路62は、列アドレス・バッファーラッチ44への列 アドレスのラッチを遅延させない。例えば遅延回路62が作動しており、またライ ン64上の逆列ラッチ信号がローからハイへの遷移を行っているとき、NANDゲート 76の出力は、ライン39上でローからハイへの遷移を行うが、この時の遅延がこの 特定の実施の形態にとって有利でないので、遅延無しである（NANDゲート76に遅 延が無いものと仮定して）。前に解説されているとおり、列アドレス・バッファ ーラッチ44が列アドレスをラッチしたとき、列アドレス・ラッチ40は、新しい列 アドレスを受信できる。 このようにして、本発明は、固定された待ち時間遅延回路で具体的に説明され たが、本発明の範囲は、柔軟性を向上させるための待ち時間遅延回路の一部とし てのプログラム可能な遅延に及ぶものとする。代案として、メモリー・サイクル の時間制限パラメータのために余分の時間を提供するための列アドレス復号化を 遅延させるための他の遅延回路構成（示されていない）も使用できる。例えば、 異なる論理回路も、異なる仕様と機能を有する構成要素と共に使用できる。メモ リー・アクセスと共に他の待ち時間のための異なる時間要素を巧みに利用するた めに、本発明の最適化回路と制御システムを使用することができる。 種々のタイプの回路と構成を利用して、上記の例と解説の方法で開示された本 発明の原理を実施できる。例えば、最適化されているが、同期メモリー装置の中 で余分な利用できる他の時間成分で時間が制限されている成分を補償することで メモリー・アクセス動作の最適化ができる各種の論理構成、遅延あるいはスイッ チを利用して、最適化回路とスイッチを実施できる。更に、種々のメモリー・ア クセス動作と他の待ち時間のために異なる信号で本発明を利用できる。言うまで もなく、一部の信号を作動させたり非作動化させたりするための種々の信号を、 信号パスに沿った異なる点で接続させることができる。技量に熟達した者であれ ば、次の請求に設定されている本発明の精神と範囲を逸脱することなく、本出願 の中で図示され説明された例として挙げられた適用に固執することなく、これ等 の種々の他の改良と変更が本発明に加えられることが可能であることは容易に理 解できる。

Claims (1)

  1. 【特許請求の範囲】 １．メモリー・セルの行と列のメモリーアレーを有し、システム・クロックと同 期して作動するメモリー装置であって； 前記アドレス端子に連結されており、列アドレスをラッチする列アドレス・ラ ッチと； 待ち時間信号と列ラッチ信号を受信し、前記列ラッチ信号を調整して、調整さ れた列ラッチ信号を作り出すための待ち時間遅延回路と； 前記列アドレス・ラッチに接続されており、前記調整された列ラッチ信号に応 答して列アドレス復号化のために、前記列アドレスを作り出す列アドレス・バッ ファーラッチと、 を備えるメモリー装置。 ２．前記待ち時間遅延回路が、前記列ラッチ信号を予め設定された量だけ遅らせ ることで、内部で、前記列ラッチ信号と前記調整された列ラッチとの間の位相差 を調整することを特徴とする、請求項１に記載されているメモリー装置。 ３．更に、前記行アドレスと前記列アドレスで指定される前記メモリー・アレー の一部をアクセスするために前記メモリーアレーに接続されるメモリーアクセス 回路を含むことを特徴とする、請求項１に記載されているメモリー装置。 ４．前記メモリー装置が同期ダイナミックRAMであることを特徴とする、請求項 １に記載されているメモリー装置。 ５．メモリー・セルの行と列のメモリー・アレーを有し、システム・クロックと 同期して作動するメモリー装置であって； アドレス端子に接続され、行ラッチ信号を受信すると、直ちに行アドレスをラ ッチする行アドレスラッチと； 列アドレスをラッチするために前記アドレス端子に接続された列アドレスラッ チと； 待ち時間信号と列ラッチ信号を受信し、調整された桁ラッチ信号を作り出すた めに前記列ラッチ信号を調整する待ち時間遅延回路と； 前記列アドレス・ラッチに接続され、前記調整された列ラッチ信号に応答して 列アドレス復号化のために前記列アドレスを作り出す列アドレス・バッファー・ ラッチと； 前記行アドレスと列アドレスにより指定された前記メモリー・アレーの一部を アクセスするために前記メモリー・アレーに接続されたメモリー・アクセス回路 と； を備えるメモリー装置。 ６．前記最適化回路が、内部で、前記列ラッチ信号を予め設定された量でだけ遅 らせることで前記列アドレス・ラッチ信号と列アドレス復号化との間の時間を調 整することを特徴とする、請求項５に記載されているメモリー装置。 ７．メモリー・セルの行と列のメモリーアレイを有し、システム・クロックと同 期して作動するメモリー装置のメモリー・アクセス時間を最適化するための方法 であって、： 待ち時間を前記メモリー装置に提供するステップと； 列アドレスをラッチするステップと； 列ラッチ信号を提供するステップと； 待ち時間信号が予め設定された待ち時間を示すと、前記列ラッチ信号を調整す るステップと； 前記調整された列ラッチ信号に応答して列アドレスの復号化のために前記列ア ドレスを提供するステップと、； を備えるメモリアクセス時間の最適化方法。 ８．前記調整ステップが、更に、予め設定された量だけ前記列ラッチ信号を遅ら せることを含むことを特徴とする、請求項７に記載されている方法。
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