DE10031948A1

DE10031948A1 - DRAM-Interface für Latenz

Info

Publication number: DE10031948A1
Application number: DE2000131948
Authority: DE
Inventors: Robert Feurle
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2000-06-30
Filing date: 2000-06-30
Publication date: 2002-01-24

Abstract

Die Erfindung betrifft ein DRAM-Interface, bei dem zur Einsparung von Chipfläche die Latenz auf einen festen Wert programmiert ist.

Description

Die vorliegende Erfindung betrifft ein DRAM-Interface zur Einführung einer Latenz beim Auslesen von Daten aus einem Zellenfeld eines DRAMs, mit dem das Interface in einem Gehäu se vergossen ist.

Zellenfelder von DRAMs sind bekanntlich mit DRAM-Interfaces verbunden, in denen eine Latenz für aus dem Zellenfeld ausge lesene Signale programmierbar ist. Diese Latenz wird bei spielsweise durch eine Pipeline-Stufe erzeugt und ermöglicht eine Synchronisierung der Lesesignale mit einem externen Takt. Selbstverständlich ist aber die Latenz auch für andere Zwecke in Lesesignale oder dergleichen einführbar.

Bisher sind bei DRAMs die DRAM-Interfaces für einen Kunden programmierbar. Dabei kann ein DRAM-Interface bis zu vier La tenzstufen haben. Mit anderen Worten, bei einem solchen DRAM- Interface kann die Latenz von dem Kunden auf vier Werte pro grammiert werden, nämlich Latenz 1, Latenz 2, Latenz 3 und Latenz 4. Dabei beansprucht ein DRAM-Interface mit Latenz 4 eine erheblich größere Fläche als ein DRAM-Interface mit La tenz 1: an jeder Bitleitung und/oder Wortleitung des Zellen feldes ist als Pipeline-Stufe beispielsweise ein FIFO ("First-In-First-Out") angeschlossen, der vier verschiedene Latenzwerte erlaubt.

Fig. 3 zeigt ein Beispiel eines Zellenfeldes 1, mit dem ein DRAM-Interface 2 zur Latenz-Einstellung auf einem Chip ver bunden ist. Jede Bitleitung BL dieses Zellenfeldes 1 ist mit einer dreistufigen Latenzeinheit 3 verbunden, mit denen drei verschiedene Latenzen eingeführt werden können, wie dies durch entsprechend gestaffelte Impulse 6, 7, 8 schematisch angedeutet ist. Das heißt, nach jeder Stufe der Latenzeinheit 3 wächst die Latenz, so daß der Impuls 8 eine größere Latenz als der Impuls 7 hat und dieser wiederum eine größere Latenz als der Impuls 6 aufweist.

Im Beispiel von Fig. 3 ist nun ein Ausgang 9 mit der dritten Stufe der Latenzeinheit 3 verbunden, während ein Ausgang 10 an die zweite Stufe der Latenzeinheit 3 angeschlossen ist. Mit anderen Worten, das DRAM-Interface 2 des Zellenfeldes 1 von Fig. 3 kann auf eine Latenz 2 oder eine Latenz 3 geschal tet werden. Am Ausgang 9 wird so ein Signal mit der Latenz 3 erhalten, während am Ausgang 10 ein Signal mit der Latenz 2 vorliegt. Damit ist es einem Kunden möglich, die Latenz be darfsabhängig zu programmieren, so daß Verzögerungen bzw. La tenzen entsprechend dem Impuls 7 am Ausgang 10 oder entspre chend dem Impuls 8 am Ausgang 9 erhalten werden.

Das herkömmliche DRAM-Interface für Latenz hat eine Höhe h₁, die von der Anzahl der Stufen der Latenzeinheiten 3 abhängt. So erfordert eine dreistufige Latenzeinheit eine größere Höhe h₁ als eine zweistufige Latenzeinheit, und eine zweistufige Latenzeinheit benötigt wiederum eine größere Höhe als eine einstufige Latenzeinheit.

Seit geraumer Zeit werden Chips von DRAMs zunehmend in Gehäu se eingebettet oder vergossen auf den Markt gebracht, wobei das Gehäuse zusätzlich noch weitere Bausteine, wie beispiels weise eine Logik, enthalten kann. Derartige Chips werden kun denspezifisch hergestellt, so daß nach einem erstmaligen Ein stellen der Latenz diese für die Lebensdauer des DRAMs beibe halten wird.

Um nun eine gewünschte Latenzeinstellung auf jeden Fall vor nehmen zu können, werden derzeit DRAMs mit DRAM-Interfaces versehen, bei denen Latenzeinheiten mit wenigstens drei Stu fen vorgesehen sind, von denen mindestens zwei Stufen eingestellt werden können, wie dies oben an dem Beispiel von Fig. 3 aufgezeigt wurde.

Der Erfinder hat nun erkannt, daß ein derartiges Vorgehen flächenaufwendig ist, da bei zahlreichen Anwendungen Latenzen der ersten Stufe oder zweiten Stufe ausreichend sind, so daß die im DRAM-Interface realisierte dritte Stufe (entsprechend obigem Impuls 8) überhaupt nicht ausgenutzt wird. Mit anderen Worten, bei den bestehenden DRAM-Interfaces wird Chipfläche "verschwendet".

Es ist daher Aufgabe der vorliegenden Erfindung, ein DRAM- Interface zu schaffen, bei dem der Flächenbedarf auf dem Chip an die jeweils benötigte Latenz optimal angepaßt ist.

Diese Aufgabe wird bei einem DRAM-Interface der eingangs ge nannten Art erfindungsgemäß dadurch gelöst, daß die Latenz auf einen festen Wert eingestellt ist.

In einer vorteilhaften Weiterbildung der Erfindung ist vorge sehen, daß das Interface neben dem Zellenfeld zusammen mit diesem auf einem Chip angeordnet ist.

Mit dem erfindungsgemäßen DRAM-Interface werden also fest programmierte Latenzen geschaffen, so daß jeder Kunde ein DRAM-Interface erhalten kann, das gerade die gewünschte La tenz mit einer, zwei, drei oder vier Stufen hat. Das heißt, das Interface ist an den tatsächlichen Latenzbedarf angepaßt. Dadurch läßt sich massiv Chipfläche einsparen. Außerdem kann die Arbeitsgeschwindigkeit gesteigert werden, da die Signal wege in optimaler Weise verkürzt sind.

Das erfindungsgemäße DRAM-Interface ist besonders bei vergos senen Gehäusen vorteilhaft, da dies eine optimale Anpassung an einen Kundenwunsch erlaubt und infolge der gegebenenfalls reduzierten Anzahl von Latenzstufen einen deutlich vereinfachten Aufbau erlaubt, ohne in seiner Funktionalität - was den Kundenwunsch anbelangt - eingeschränkt zu sein.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein erstes Ausführungsbeispiel des erfindungsge mäßen DRAM-Interfaces,

Fig. 2 ein zweites Ausführungsbeispiel des erfindungsge mäßen DRAM-Interfaces und

Fig. 3 ein bestehendes DRAM-Interface.

Fig. 3 ist bereits eingangs erläutert worden.

In den Figuren werden einander entsprechende Bauteile jeweils mit den gleichen Bezugszeichen versehen.

Fig. 1 zeigt ein Ausführungsbeispiel des erfindungsgemäßen DRAM-Interfaces, bei dem das DRAM-Interface eine Latenzein heit 3 bei jeder Bitleitung BL mit drei Stufen hat, so daß hier eine Latenz 3 vorliegt. Entsprechend ist die Höhe dieses DRAM-Interfaces durch h₁ gegeben. Das DRAM-Interface 2 ist gegenüber dem herkömmlichen DRAM-Interface entsprechend Fig. 3 insoweit vereinfacht, als nur ein Ausgang 9 vorhanden ist. Weitere Verdrahtungen für zusätzliche Ausgänge, die andere Latenzen möglich machen, sind hier nicht vorgesehen. Entspre chend kann die Anordnung von Fig. 1 aus dem Zellenfeld 1 und dem DRAM-Interface 2 auf einem Chip ohne weiteres in einem Gehäuse eingebettet oder vergossen werden. Der so erhaltene Baustein hat dann die Latenz 3 und kann vom Kunden entspre chend eingebaut werden.

Fig. 2 zeigt ein weiteres Ausführungsbeispiel der Erfindung, bei dem das DRAM-Interface 2 eine zweistufige Latenzeinheit 3 hat, so daß hier an einem Ausgang 9 eine Latenz 2 erhalten wird. Die Höhe h₂ des DRAM-Interfaces 2 von Fig. 2 ist we sentlich kleiner als die Höhe h₁ des DRAM-Interfaces des Aus führungsbeispiels von Fig. 1. Demgemäß kann hier deutlich Chipfläche eingespart werden. Außerdem ist eine Steigerung der Geschwindigkeit bei der Signalübertragung durch den kür zeren Signalweg möglich.

Bei dem Ausführungsbeispiel von Fig. 2 ist noch eine Logi keinheit 4 gezeigt, die auf demselben Chip wie das Zellenfeld 1 und das DRAM-Interface 2 vorgesehen und mit diesen zusammen in einem Gehäuse 5 vergossen sein kann.

Anstelle einer Latenz 2 kann auch ein DRAM-Interface mit nur einer Stufe, also einer Latenz 1 aufgebaut werden. In diesem Fall ist die Einsparung an Chipfläche noch größer, da die Hö he des Interfaces 2 dann im Vergleich zu Fig. 2 verkleinert werden kann.

Wesentlich an der Erfindung ist also die feste Einstellung einer Latenz bei einem DRAM-Interface, wobei diese Einstel lung abhängig von Wünschen des Kunden direkt beim Hersteller vorgenommen wird. Entsprechend ist der Chip mit dem Zellen feld und dem DRAM-Interface und gegebenenfalls einer Logik einheit insgesamt in ein Gehäuse eingebettet bzw. in diesem vergossen. Dadurch kann die Gestaltung des DRAM-Interfaces mit nur einem Anschluß vereinfacht werden. Außerdem ist eine erhebliche Flächeneinsparung möglich, wenn niederstufige La tenzen gewählt werden.

Bezugszeichenliste

BL Bitleitung

1

Zellenfeld

2

DRAM-Interface

3

Latenzeinheit

4

Logikeinheit

5

Gehäuse

6

,

7

,

8

Impulse

9

Ausgang

Claims

1. DRAM-Interface zur Einführung einer Latenz bei einem Aus lesen von Daten aus einem Zellenfeld (1) eines DRAMs, mit dem das Interface (2) in einem Gehäuse (5) vergossen ist, dadurch gekennzeichnet, daß die Latenz auf einen festen Wert eingestellt ist.

2. DRAM-Interface nach Anspruch 1, dadurch gekennzeichnet, daß das Interface (2) neben dem Zellenfeld (1) zusammen mit die sem auf einem Chip angeordnet ist.

3. DRAM-Interface nach Anspruch 2, dadurch gekennzeichnet, daß das Interface (2) mit dem Zellenfeld (1) in einem Gehäuse eingebettet bzw. in dieses eingegossen ist.

4. DRAM-Interface nach Anspruch 3, dadurch gekennzeichnet, daß das Gehäuse (5) zusätzlich eine Logikeinheit (4) enthält.