DE3219379C2

DE3219379C2 -

Info

Publication number: DE3219379C2
Application number: DE3219379A
Authority: DE
Inventors: Hiroshi Yokohama Jp Iwahashi; Masamichi Musashino Tokio/Tokyo Jp Asano
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1981-05-26
Filing date: 1982-05-24
Publication date: 1988-12-08
Also published as: DE3219379A1; US4556961A

Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung mit einer Vielzahl von Datenzulieferungseinrichtungen nach dem Oberbegriff des Anspruches 1.

Eine derartige Halbleiterspeichervorrichtung ist aus der DE-OS 27 42 526 bekannt.

In Mikrocomputersystemen ist der Ausgang einer derartigen Halbleiterspeichervorrichtung mit der Datensammelleitung verbunden. Eine in der Datensammelleitung auftretende Kapazität ist sehr groß und erreicht in der Hableiterspeichervorrichtung etwa 150 pF. Bei der Bemessung und Auslegung der Halbleiterspeichervorrichtung ist die zwischen Adresseneingabe und Datenausgabe auftretende Zeit dadurch bestimmt, daß die Kapazität der Datensammelleitung berücksichtigt werden muß. Die Zeit wird kürzer gewählt, wenn die Arbeitsgeschwindigkeit der Halbleiterspeichervorrichtung höher ist. Die derzeit überwiegend verwendeten Mikrocomputer gehören zum 8-Bit-Typ. Es wird deshalb bei der anschließenden Beschreibung die Halbleiterspeichervorrichtung mit einem 8-Bit-Ausgang verwendet. Wenn man annimmt, daß die Ausgangssignale von 8 Bits vom Speicher gleichzeitig ihren Logikzustand von "0" auf "1" ändern, und wenn ferner das Speicherausgangssignal von 0 V auf 3 V in 20 ns ansteigt, und weiter jede Bitleitung eine Kapazität von 150 pF darstellt, so haben 8 Bit-Leitungen zusammen 1200 pF, was bedeutet, daß ein Treiberstrom für eine große Kapazität erforderlich ist. Der erforderliche Treiberstrom dieser großen Kapazität ist gegeben durch
I = CV/t = 8 × 150 × 10^-12 × 3/20 × 10^-9 A = 180 mA.
Bei diesem Beispiel fließen augenblicklich 180 mA. Der gewöhnliche Arbeitsstrom eines Halbleiterspeichers liegt bei etwa 100 mA bis 150 mA. Wenn ein derart großer Strom von 180 mA plötzlich fließt, bedeutet dies also, daß in die Speisung und die Masseleitung ein Störimpuls induziert wird, was zu einer Verschlechterung des stabilen Betriebs des Speichers führt. Bei einem RAM (Direktzugriffsspeicher) besteht die Gefahr, daß durch den Störimpuls Daten zerstört werden. Außerdem müssen Störeinwirkungen des induzierten Störimpulses auf angeschlossene integrierte Schaltungen in Betracht gezogen werden. Wenn also ein Speicher oben beschriebener Art verwendet wird, müssen für die Auslegung der Mikrocomputer zusätzliche Betrachtungen angestellt werden.

Der oben erwähnte erforderliche Strom soll nun mit Bezug auf die genannte in Fig. 1 gezeigte Halbleiterspeichervorrichtung erläutert werden. Die Halbleiterspeichervorrichtung besteht aus einem Zeilendecoder 10, einer Vielzahl von Speicherzellenanordnungen 14 ₁-14 _n, die über eine Zeilenleitung 12 mit dem Zeilendecoder 10 verbunden sind, einer Vielzahl von Spaltenwählschaltungen 18 ₁-18 _n, die über eine Spaltenleitung 16 mit den Speicherzellenanordnungen 14 ₁-14 _n verbunden sind, einem Spaltendecoder 20, der mit den Spaltenwählschaltungen 18 ₁-18 _n verbunden ist, einer Vielzahl von Ansprechverstärkern 22 ₁-22 _n, die entsprechend mit den Spaltenwählschaltungen 18 ₁-18 _n verbunden sind, und einer Vielzahl von Ausgangspufferkreisen 24 ₁-24 _n, die entsprechend mit den Ansprechverstärkern 22 ₁-22 _n verbunden sind. Die Ausgangsklemmen der Ausgangspufferkreise 24 ₁-24 _n sind mit Ausgangsklemmen verbunden.

In jeder Speicherzellenanordnung 14 ₁-14 _n sind an Kreuzungspunkten der Zeilenleitungen 12 mit den Spaltenleitungen 16 Speicherzellen angeordnet. Eine beliebige Speicherzelle an den Kreuzungspunkten wird durch eine der Zeilenleitungen, die aufgrund eines Zeilenadresseneingangssignals durch den Zeilendecoder 10 angesprochen wird, und eine Spaltenleitung, die entsprechend durch die Spaltenwählschaltungen 18 ₁-18 _n ausgewählt ist, angesprochen durch den Spaltendecoder 20 aufgrund eines Spaltenadresseneingangssignals, gekennzeichnet. Durch die anschließenden Speicherzellenkennzeichnungsvorgänge werden Bit für Bit Daten aus den Speicherzellenanordnungen 14 ₁-14 _n ausgelesen. Auf diese Weise werden den äußeren Ausgangsklemmen Daten von 8 Bit zugeführt.

In der Halbleiterspeichervorrichtung sind, um die Chipgröße herabzusetzen, die Zeilenleitungen unter Verwendung von Polysilicium und die Ausgangsleitungen des Spaltendecoders 20 unter Verwendung von Aluminium ausgeführt. Da Polysilicium normalerweise 30 bis 50 Ω/µ² hat, weist eine Spannung auf einer vom Zeilendecoder 10 entfernt liegenden Zeilenleitung gegenüber derjenigen auf einer dem Zeilendecoder 10 nahegelegenen Leitung eine Zeitverzögerung auf. Wenn eine Speicherzelle in jeder Speicherzellenanordnung ausgewählt ist, abhängig von einer Änderung der Zeilenadresse, wird die Speicherzelle nahe dem Zeilendecoder schneller ausgewählt als eine entfernt liegende. Folglich sind die Zeitpunkte der von den angewählten Speichern abgegebenen Daten, abhängig von der Plazierung der vom Zeilendecoder 10 angewählten Speicherzellen, unterschiedlich. Es werden also die Daten der 8 Bit nicht gleichzeitig von den Ausgangspuffern 24 ₁-24 _n abgegeben, so daß es nicht zu dem oben angegebenen Strom von 180 mA kommt.

Es soll der Fall betrachtet werden, daß nur die Spaltenadresse geändert wird. Die Ausgangsleitungen vom Spaltendecoder 20 bestehen, wie oben erwähnt, aufgrund der bei ihrer Fabrikation verwendeten Mustergestaltung aus Aluminium. Der Widerstand ist dabei etwa 0 Ω. Bei der Auswahl der Spaltenleitungen durch die Spaltenwählschaltung wählt jede Spaltenwählschaltung eine einzige Spaltenleitung. Die Spaltenleitungsauswahlvorgänge durch Wählschaltungen erfolgen gleichzeitig. Deshalb werden 8-Bit-Daten von den angewählten Speicherzellen gleichzeitig abgegeben. Es fließt dann in diesem Zeitpunkt augenblicklich der 180-mA-Strom, der möglicherweise Fehloperationen nach sich ziehen kann. Wenn also die Spaltenadressen geändert werden, um Daten hervorzubringen, besteht am ehesten die Wahrscheinlichkeit, daß in die Speisungsquelle und die Masseleitung Störimpulse induziert werden.

Im Falle der Fig. 2, die die Ausgangspuffer der CPU darstellt, bringen die Ausgangspuffer 28 ₁-28 _n, die mit einer inneren Sammelleitung 26 verbunden sind, Daten an eine äußere Sammelleitung 30 unter Steuerung eines Steuersignals S hervor. Wenn das Steuersignal S in die Ausgangspuffer 28 ₁-28 _n gleichzeitig eingegeben wird und die Puffer arbeiten, fließt augenblicklich ein großer Strom, der in der Halbleitervorrichtung zu einem Störimpuls führen kann.

Fig. 3 zeigt eine weitere herkömmliche Halbleitervorrichtung für eine Vielzahl von Bits. Die Spaltenleitungen der Speicherzellenanordnungen 14 ₁-14 _n werden durch eine Spaltenleitungs-Vorladeschaltung 32 vorgeladen synchron mit einem Vorladesignal PC. Der Inhalt der durch den Zeilendecoder 10 ausgewählten Speicherzelle erscheint auf dem Spaltenleiterpaar Q ₁ und ₁ bis Q _n und _n. Ein Spaltendecoder 20 treibt die Spaltenwählschaltungen 18 ₁-18 _n. Daten auf den Spaltenleitungen, die durch die Spaltenwählschaltungen 18 ₁-18 _n decodiert sind, werden durch die Ansprechverstärker 22 ₁-22 _n festgestellt. Die festgestellten Werte werden an Ausgangsklemmen über Ausgangspuffer 24 ₁-24 _n abgegeben.

Fig. 4 zeigt ein weiteres Beispiel der herkömmlichen Halbleiterspeichervorrichtung mit einer Vielzahl von Ausgangsbits. Die Spaltenleitungen der Speicherzellenanordnung 14 ₁-14 _n werden gleichzeitig durch Spaltenleitungsvorladeschaltungen 32 ₁-32 _n synchron mit einem Vorladesignal PC vorgeladen. Die Daten der durch den Zeilendecoder 10 ausgewählten Speicherzellen treten auf den Spaltenleitungen Q ₁₁-Q _nm auf. Die Daten werden durch zugehörige Ansprechverstärkerschaltungen 22 ₁-22 _n festgestellt. Die Ausgangssignale von den Ansprechverstärkern 22 ₁-22 _n werden durch Spaltenwählschaltungen 18 ₁-18 _n ausgewählt und an Ausgangsklemmen 24 ₁-24 _n abgegeben.

Bei den in den Fig. 3 und 4 dargestellten zum Stand der Technik gehörenden Halbleiterspeichervorrichtungen ist die Impulsbreite des Vorladesignals PC dadurch bestimmt, daß festgestellt wird, daß das Ausgangssignal vom Zeilendecoder 10 die Klemme E _n der Zeilenleitung 12 (Fig. 3) erreicht. Da die Zeilenleitungen 12 normalerweise aus Polysilicium bestehen, haben sie etwa 30 Ω/. Die Zeilenleitung 12 besitzt eine relativ große Lastkapazität, da diese mit den Gates der Speicherzellentransistoren verbunden sind. Aus diesem Grund besteht ein Unterschied in der Ansteigszeit der Daten an einem Knotenpunkt E _o, der vom Zeilendecoder 10 und einem Knotenpunkt E _n, der vom Zeilendecoder 10 entfernt liegt. Um mit diesem Problem fertig zu werden, werden die Spaltenleitungen bei den bisherigen Einrichtungen solange vorgeladen, bis die Daten auf den Zeilenleitungen E _n erreichen und alle Zeilenleitungen 12 den Wert "1" haben. In dem Augenblick, da der Signalpegel auf den Zeilenleitungen 12 den Wert "1" annimmt, wird das Vorladesignal PC abgebrochen.

Fig. 5 zeigt ein Ausführungsbeispiel der Vorladeschaltung. Im oben erwähnten Halbleiterspeicher beginnen in dem Augenblick, da die Vorladung abgebrochen wird, die Ansprechverstärker 22 ₁-22 _n zu arbeiten. Die Ausgangsdaten der Ansprechverstärker werden zu den Ausgangspufferschaltungen 24 ₁-24 _n der Dateneingabe/-ausgabe-Schaltung übertragen. Auf diese Weise erfolgt der Arbeitsbeginn der jeweiligen Ansprechverstärker und die Abgabe der Daten einer Vielzahl von Bits gleichzeitig. Daraus ergibt sich, daß der augenblickliche Spitzenstrom sehr groß ist. Dies führt zu einem Störimpuls in der Speisungsquelle wie beim Beispiel der Fig. 1. Außerdem engt der Störimpuls die Operationsgrenze der Schaltung in jedem Speicher ein. Da eine große Kapazität von etwa 150 pF in der äußeren Schaltung enthalten ist, wie oben erwähnt, ist der augenblickliche Strom aufgrund des Lade/Entladevorgangs des Kondensators erheblich.

Aus der DE-OS 17 74 480 ist eine Speicherzellenanordnung mit Speicherzellen bekannt, die zwei stabile Remanenzzustände aufweisen können, wobei die Zustände ein erstes und ein zweites Signal beinhalten. Die Speichereinrichtung umfaßt mehrere Bittreiber, die einen Stromfluß in einer ersten oder zweiten Richtung bewirken je nachdem, ob das erste oder zweite Signal in eine betreffende Speicherzelle eingeschrieben werden soll. Es ist ein Leseverstärker vorhanden, der mit einem Bittreiber verbunden ist und feststellt, ob das erste oder zweite Signal in der Speicherzelle aufbewahrt wird. Diese bekannte Speichereinrichtung zeichnet sich dadurch aus, daß ein Spaltendekoder mehrere Spaltenwählschaltungen ansteuert, denen jeweils mehrere Spaltenleitungen zugeordnet sind.

Aus der DE-AS 21 21 865 ist eine Speicheradressierschaltung bekannt, bei der Adressen gleicher Rangordnung jeweils über eine gemeinsame Adressenleitung gesteuert werden. Das wesentliche dieser bekannten Speicher- Adressierschaltung besteht darin, daß der Speicher in mehrere Speicherblöcke unterteilt ist und daß durch Codierung von Adressen Blockauswahlsignale abgeleitet werden, die als Torsteuersignale lediglich die Ansteuerung der Adreßleitungen des selektierten Speicherblocks bewirken. Durch diese Maßnahme wird erreicht, ohne besonders großen Aufwand und zusätzlichen Platzbedarf den durch Umladung der Adreßleitungskapazitäten bedingten Unterschied zwischen dem Ruhestrom und dem Selektionsstrom möglichst klein zu halten. Jedoch sind die geschilderten Maßnahmen bei einer parallelen gleichzeitigen Datenausgabe nur bedingt wirksam, da der jeweils auftretende Selektionsstrom von der Anzahl der Datenbits abhängt, die gleichzeitig ausgegeben werden.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, die Halbleiterspeichervorrichtung der angegebenen Gattung derart zu verbessern, daß der Augenblicks-Spitzenstrom immer auf vergleichsweise kleinen Werten gehalten werden kann und üblicherweise auftretende Störimpulse vermieden werden.

Diese Aufgabe wird erfindungsgemäß durch die im Kennzeichnungsteil des Anspruches 1 aufgeführten Merkmale gelöst.

Mit Hilfe der Halbleiterspeichervorrichtung nach der vorliegenden Erfindung wird erreicht, daß ganze Gruppen von Spaltenleitungen zusammengefaßt relativ zu anderen Gruppen von Spaltenleitungen relativ zueinander verzögert betrieben werden, was bedeutet, daß die Spaltenleitungen innerhalb einer Gruppe gleichzeitig belegt werden können, jedoch die Spaltenleitungen von zwei hintereinander folgenden Gruppen in Relation zueinander nicht gleichzeitig belegt werden. Dadurch wird einerseits der gesamte technische Aufwand auf ein Minimum reduziert, und es wird auch gleichzeitig verhindert, daß zwischen dem ersten Bit während einer Adressierungsoperation und dem letzten Bit derselben Adressierungsoperation eine zu große zeitliche Verzögerung auftritt.

Besonders vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen 2 bis 19.

Im folgenden wird die Erfindung anhand von Ausführungsbeispielen unter Hinweis auf die Zeichnungen näher erläutert. Es zeigt

Fig. 1 das Blockschaltbild einer herkömmlichen Halbleiterspeichervorrichtung;

Fig. 2 das Blockschaltbild eines Ausgabeabschnitts einer herkömmlichen Zentralprozessoreinheit;

Fig. 3 und 4 Blockschaltbilder herkömmlicher Halbleiterspeichervorrichtungen mit Vorladeschaltkreisen für die Spaltenleitungen;

Fig. 5 das Schaltbild eines Vorladeschaltkreises;

Fig. 6 das Blockschaltbild einer ersten Ausführungsform der Halbleitervorrichtung mit Merkmalen nach der Erfindung;

Fig. 7 ein zweites Ausführungsbeispiel der Halbleitervorrichtung als Blockschaltbild;

Fig. 8A bis 8E einige Verzögerungseinrichtungen, die in den Schaltungen der Fig. 6 und 7 einsetzbar sind;

Fig. 9 das Schaltbild eines dritten Ausführungsbeispiels der Halbleitervorrichtung;

Fig. 10 ein viertes Ausführungsbeispiel der Halbleitervorrichtung mit Merkmalen nach der Erfindung;

Fig. 11 das Schaltbild einer Ausgangspufferschaltung zur Verwendung in der Halbleitervorrichtung nach Fig. 10;

Fig. 12 Zeitabläufe zur Erläuterung der Arbeitsweise der Ausgangspufferschaltung aus Fig. 11;

Fig. 13 das Blockschaltbild eines fünften Ausführungsbeispiels der Erfindung;

Fig. 14 Potentialänderungen an einzelnen Knotenpunkten der Scheinadressenleitung, die in der Schaltung nach Fig. 13 verwendet wird;

Fig. 15 eine Gruppe von Wellen von Vorladesignalen, die in der Schaltung der Fig. 13 auftreten;

Fig. 16 die Schaltung eines Adressenpufferkreises zur Verwendung in der Schaltung der Fig. 13;

Fig. 17 das Schaltbild einer Adressenänderungsdetektorschaltung zur Verwendung in der Schaltung der Fig. 13;

Fig. 18 das Schaltbild einer Verzögerungsschaltung zur Verwendung in der Schaltung der Fig. 13;

Fig. 19 eine Vorladesignalerzeugungsschaltung zur Verwendung in der Schaltung der Fig. 13;

Fig. 20 Signal-Zeit-Diagramme zur Erläuterung der Arbeitsweise der Halbleitervorrichtung der Fig. 13, wenn das Chip-Freigabesignal "1" ist;

Fig. 21 das Schaltbild einer Scheinadressenpufferschaltung zur Verwendung in der Schaltung nach Fig. 13;

Fig. 22 eine Schaltung zur Gewinnung eines Verzögerungschipbetätigungssignals zur Verwendung in der Schaltung der Fig. 13;

Fig. 23 das Schaltbild eines Zeilendecoders in der Schaltung der Fig. 13;

Fig. 24 das Schaltbild eines Scheinzeilendecoders zur Verwendung in der Schaltung der Fig. 13;

Fig. 25 das Schaltbild einer Scheinzeilenleitung zur Verwendung in der Schaltung der Fig. 13;

Fig. 26 Impuls-Zeit-Diagramme zur Erläuterung der Arbeitsweise der Schaltung aus Fig. 13, wenn das Chipfreigabesignal in Betriebszustand übergeht;

Fig. 27 das Blockschaltbild eines sechsten Ausführungsbeispiels der Halbleitervorrichtung; und

Fig. 28 ein Schaltbild, das einen Ansprechverstärker und eine Ansprechverstärkertreiberschaltung zum Einsatz in der Schaltung der Fig. 27 enthält.

Ein erstes Ausführungsbeispiel der Halbleiterspeichervorrichtung mit Merkmalen der Erfindung wird nun in Verbindung mit Fig. 6 beschrieben. Die Halbleiterspeichervorrichtung weist einen Zeilendecoder 10, eine Vielzahl von Speicherzellenanordnungen 14 ₁-14 _n, die über Zeilenleiter mit dem Zeilendecoder verbunden sind, eine Vielzahl von Spaltenwählschaltungen 18 ₁-18 _n, die über Spaltenleiter mit den Speicherzellenanordnungen verbunden sind, einen Spaltendecoder 20, der mit den Spaltenwählschaltungen 18 ₁-18 _n verbunden ist, Ansprechverstärker 22 ₁-22 _n, die entsprechend mit den Spaltenwählschaltungen 18 ₁-18 _n verbunden sind, Ausgangspufferkreise 24 ₁-24 _n, die entsprechend mit den Ansprechverstärkern 22 ₁-22 _n verbunden sind, und MOS-Transistoren der Verarmungstype 36, die mit den Ausgangsleitungen des Spaltendecoders 20 zwischen benachbarten Spaltenwählschaltungen 18 ₁ und 18 ₂ verbunden sind, auf. Den Gates der MOS-Transistoren 36 wird eine Spannung Vc zugeführt.

Im Betrieb erscheinen bei Betätigung des Spaltendecoders 20 Spannungen auf seinen Ausgangsleitungen, die durch die Verarmungs-MOS-Transistoren 36 der Reihe nach verzögert werden, und die verzögerten Spannungen werden auf den Ausgangsleitungen übertragen. Folglich werden die Spaltenwählschaltungen 18 ₁-18 _n mit bestimmten Zeitverzögerungen getrieben, so daß Spaltenleiter der Speicherzellenanordnungen 14 ₁-14 _n, und zwar einer je Anordnung, niemals gleichzeitig ausgewählt werden.

Die Zeitpunkte, zu denen die von den Speicherzellenanordnungen abgehenden Bitdaten zu den zugehörigen äußeren Ausgangsklemmen geleitet werden, unterscheiden sich also. Aus diesem Grund werden die Speicherausgangssignale nicht gleichzeitig umgeändert, so daß niemals ein großer Strom fließt.

Der Unterschied der Treiberzeitpunkte der Spaltenwählschaltungen ist im Vergleich mit der Operationszeit des Speichersystems klein und vernachlässigbar. Die Ausgangsleiter des Spaltendecoders haben eine Lastkapazität, die kleiner als die der Zeilenleiter ist. Da die Spaltenleiter normalerweise aus Aluminium hergestellt sind, ist die Dauer von dem Augenblick an, in dem das Adresseneingangssignal sich ändert, bis das Potential auf den Ausgangsleitungen des Spaltendecoders sich ändert, kürzer als die Dauer von dem Augenblick, da das Adresseneingangssignal sich ändert, bis das Potential auf den Zeilenleitern sich ändert. Es ergeben sich keine Schwierigkeiten aufgrund der Verlangsamung des Datenauslesevorgangs.

Eine zweite Ausführungsform der Halbleiterspeichervorrichtung wird nun in Verbindung mit Fig. 7 beschrieben. Die Halbleiterspeichervorrichtung besteht aus zwei Speicherzellenanordnungen, zwei Spaltenwählschaltungen und zwei Ansprechverstärkern je Ausgangspuffer. Ferner ist ein erster Spaltendecoder 20 ₁ und ein zweiter Spaltendecoder 20 ₂ vorgesehen. Der erste Spaltendecoder 20 ₁ treibt die Spaltenwählschaltungen 18 ₁ ₁ und 18 ₁₂ bis 18 _n ₁ und 18 _n ₂. Der zweite Spaltendecoder 20 ₂ treibt die Ansprechverstärker 22 ₁ ₁ und 22 ₁₂ bis 22 _n ₁ und 22 _n ₂. Verarmungs-MOS-Transistoren 36 ₁ sind mit den Spaltendecoderausgangsleitern zwischen einem Paar der Spaltenwählschaltungen 18 ₁ ₁ und 18 ₁₂ und einem Paar der Spaltenwählschaltungen 18 ₁₂ und 18 ₂₂ verbunden. Auf diese Art sind die Verarmungs-MOS-Transistoren 36 ₂ mit den Zeilendecoderausgangsleitern jeweils zweier Ansprechverstärker verbunden.

Mit einem derartigen Anschluß wird erreicht, daß die Treiberstartzeitpunkte der Spaltenwählschaltungen durch den ersten Spaltendecoder 20 ₁ sich unterscheiden. Die Treiberstartzeitpunkte der Spaltenwählschaltungen aufgrund der zweiten Spaltendecoder 20 ₂ werden auf dieselbe Weise unterschiedlich gemacht. Somit werden die Ausgangspuffer 24 ₁-24 _n nicht gleichzeitig geändert, wenn die Spaltenadresse geändert wird.

Wenn zwei Ansprechverstärker geschaltet werden, kann der zweite Spaltendecoder 20 ₂ so eingerichtet sein, daß er Adressendaten A und invertierte Daten abgibt. Mit anderen Worten, der zweite Spaltendecoder 20 ₂ kann eine Adressenpufferschaltung sein.

Die MOS-Transistoren 36 ₁ in Fig. 7, die dazu verwendet werden, die Treiberstartzeitpunkte voneinander zu unterscheiden, können weggelassen werden, wenn die Schaltung so aufgebaut ist, daß synchron mit den Änderungen der Spaltenadressen Impulse erzeugt werden, die zweiten Spaltendecoder 20 ₂ und die paarweise zusammengeschalteten Ansprechverstärker 22 ₁ ₁ und 22 ₂₁ bis 22 _n ₁ und 22 _n ₂ dynamisch getrieben sind und das Ausgangssignal vom zweiten Spaltendecoder 20 ₂ auf das Ausgangssignal vom ersten Spaltendecoder 20 ₁ folgend erzeugt wird.

Die Fig. 8A bis 8E zeigen einige Beispiele für die Verwendung der Verarmungs-MOS-Transistoren 36, 36 ₁ und 36 ₂ in dem vorstehend beschriebenen Ausführungsbeispiel. Dabei sind in den Fig. 8A und 8B die Verarmungs-MOS-Transistoren so geschaltet, daß das Transistor-Gate in der Schaltung entweder mit der Spaltendecodierseite oder der entgegengesetzten Seite verbunden ist. Die Transistoren der Fig. 8C und 8D sind Kombinationen von MOS-Transistoren der Fig. 8A und 8B. Fig. 8E zeigt eine Schaltung, in der zwei Inverter in Reihe geschaltet sind.

Es ist möglich, die Treiberstartzeitpunkte der Spaltenwählschaltungen oder der Ansprechverstärker mit Hilfe der Spaltendecoder unterschiedlich zu machen. Dadurch wird der augenblickliche Stromwert, der auftritt, wenn die Kapazität der Ausgangsklemmen getrieben wird, herabgesetzt.

Ein drittes Ausführungsbeispiel einer Halbleiterspeichervorrichtung wird nun in Verbindung zu Fig. 9 beschrieben. Diese zeigt eine Ausgangspufferschaltung eines Zentralprozessors. Die Ausgangspuffer 28 ₁ bis 28 _n zwischen der äußeren Sammelleitung und der inneren Sammelleitung werden durch das Steuersignal S gesteuert. Wenn das Steuersignal S den Logikwert "0" hat, erzeugt der Ausgangspuffer Daten. In diesem Fall sind Verzögerungseinrichtungen vorgesehen, die verhindern, daß die Ausgangspuffer 28 ₁ bis 28 _n gleichzeitig eingeschaltet werden. Die Verzögerungseinrichtungen bestehen aus den Verarmungs-MOS-Transistoren 36, deren Gate-Elektrode mit der Eingangsseite der Steuerleitung 38, der das Steuersignal S zugeführt wird, verbunden ist. Die Wirkung des MOS-Transistors 36 ist die, daß eine Übertragungsverzögerungszeit des Steuersignals S dann, wenn das Signal S von "1" auf "0" wechselt, größer als beim Wechseln von "0" auf "1" ist.

Da das Gate des Transistors 36 mit der Steuersignaleingangsseite der Steuerleitung verbunden ist, besteht ein Zeitunterschied zwischen dem Fall, daß das Gate des Transistors 36 H-Pegel erhält, gegenüber dem Fall des Zugangs eines L-Pegels. Somit bringen die Ausgangspuffer 28 ₁-28 _n zeitlich nicht übereinstimmende Daten hervor. Der Spitzenstrom ist deshalb nicht vergrößert. Der Grund dafür, daß die Übertragungszeiten sich für die Pegeländerungsfälle unterscheiden, liegt darin, daß, wenn die Ausgangspuffer Ausgangssignale an die äußere Sammelleitung abgeben, die Signalerzeugungszeitpunkte sich unterscheiden müssen und daß alle Ausgangspuffer so schnell wie möglich in Zustand hoher Impedanz versetzt werden müssen, wenn das Steuersignal S H-Wert annimmt, d. h., wenn kein Signal erzeugt wird, da die Signale von den anderen Vorrichtungen ebenfalls an die äußere Sammelleitung abgegeben werden.

Ein viertes Ausführungsbeispiel der Halbleiterspeichervorrichtung mit Merkmalen nach der Erfindung wird nun in Verbindung mit den Fig. 10 bis 12 erläutert. Hierbei werden die Ausgangspuffer 28 ₁-28 _n durch paarweise auftretende Steuersignale A und B gesteuert. Um zu verhindern, daß die Ausgangspuffer 28 ₁ -28 _n gleichzeitig umschalten, sind Verzögerungseinrichtungen 36 ähnlich denen beim dritten Ausführungsbeispiel auf der Steuerleitung 38 ₁ für das Steuersignal A vorgesehen. Ein nicht verzögertes Signal a ₁ wird dem Ausgangspuffer 28 ₁ und ein verzögertes Signal a ₂ dem Ausgangspuffer 28 ₂ zugeführt. Gleichermaßen erhält der Ausgangspuffer 28 _n das am stärksten verzögerte Signal a _n.

Fig. 11 zeigt eine praktisch ausgeführte Anordnung für die Ausgangspuffer 28 ₁-28 _n in Fig. 10. Der Ausgangspuffer enthält Transistoren Q ₁-Q ₁₈. Die Anreicherungs-MOS-Transistoren Q ₁, die mit ihrem Gate mit der inneren Sammelleitung verbunden sind, und die Verarmungs-MOS-Transistoren Q ₂ bilden einen Inverter I ₁ ₁. Das Ausgangssignal vom Inverter I ₁ ₁ wird einem Inverter I ₂ ₂ zugeführt, der aus einem Anreicherungs- MOS-Transistor Q ₃ und einem Verarmungs-MOS-Transistor Q ₄ besteht. Das Ausgangssignal vom Inverter I ₁ ₁ wird den Gates des Verarmungs-MOS-Transistors Q ₆ und des Anreicherungs-MOS- Transistors Q ₇ zugeleitet. Das Ausgangssignal des Inverters I ₂ ₂ wird den Gates des Anreicherungs-MOS-Transistors Q ₅ und des Verarmungs-MOS-Transistors Q ₈ zugeleitet. Ein Knotenpunkt zwischen den Transistoren Q ₅ und Q ₆ ist mit dem Gate des Anreicherungs-MOS-Transistors Q ₉ verbunden. Der zwischen den Transistoren Q ₇ und Q ₈ liegende Knotenpunkt ist mit dem Gate des Anreicherungs-MOS-Transistors Q ₁₀ verbunden. Schließlich ist der Knotenpunkt zwischen den Transistoren Q ₉ und Q ₁₀ mit der äußeren Sammelleitung verbunden.

Die Ausgangsleitung des Inverters I ₁ ₁, d. h. der Knotenpunkt zwischen den Transistoren Q ₁ und Q ₂, ist über den Anreicherungs-MOS-Transistor Q ₁ ₁, dessen Gate das Steuersignal A erhält, und den Anreicherungs-MOS-Transistor Q ₁ ₂, dessen Gate das Steuersignal B erhält, geerdet. Die Ausgangsleitung des Inverters I ₂ ₂, d. h. der Knotenpunkt zwischen den Transistoren Q ₃ und Q ₄ ist über den Anreicherungs-MOS- Transistor Q ₁₃, der an seinem Gate das Steuersignal A erhält, und den Anreicherungs-MOS-Transistor Q ₁₄, dem am Gate das Steuersignal B zugeführt wird, geerdet. Der Knotenpunkt N ₁ zwischen den Transistoren Q ₅ und Q ₆ ist über den Anreicherungs- MOS-Transistor Q ₁₅, dessen Gate das Steuersignal A zugeführt wird, und den Anreicherungs-MOS-Transistor Q ₁₆, der an seinem Gate das Steuersignal B erhält, geerdet. Der Knotenpunkt N ₂ zwischen den Transistoren Q ₇ und Q ₈ ist über den Anreicherungs-MOS-Transistor Q ₁₇, der an seinem Gate das Steuersignal A erhält, und den Anreicherungs-MOS-Transistor Q ₁₈, der an seinem Gate das Steuersignal B erhält, geerdet.

Die Arbeitsweise des Ausgangspuffers 28 ₁ bis 28 _n wird nun in Verbindung mit der Fig. 12 beschrieben. Wenn die Steuersignale A und B logisch H sind, ist das Potential an den Knotenpunkten N 1 und N 2 L. In diesem Fall arbeitet keiner der Pufferkreise. Wenn das Steuersignal A im Zeitpunkt T 1 von H nach L wechselt, wird dem Ausgangspuffer 28 ₁ das nicht verzögerte Signal a ₁ zugeführt. Das Steuersignal B ändert sich synchron mit dem Steuersignal A. Folglich befinden sich die Transistoren Q ₁ ₁-Q ₁₈ im Sperrzustand, so daß auf der inneren Sammelleitung befindliche Daten an die äußere Sammelleitung abgegeben werden.

Die verzögerten Steuersignale a ₂ bis a _n werden den Ausgangspuffern 28 ₂ bis 28 _n in Folge zugeführt. Wenn das Steuersignal a _n im Zeitpunkt T 2 von H nach L wechselt, gibt der Ausgangspuffer 28 ₁ Daten ab.

Wenn die Steuersignale A und B im Zeitpunkt T 3 von L nach H wechseln, und gleichzeitig das Steuersignal a ₁ und das Steuersignal B dem Ausgangspuffer 28 ₁ zugeführt werden, besitzt der Ausgangspuffer 28 ₂ hohe Impedanz. In diesem Fall wird das Steuersignal B den Ausgangspuffern 28 ₂-28 _n zugeführt. Dadurch sind die Knotenpunkte N 1 und N 2 der Ausgangspuffer 28 ₂ bis 28 _n geerdet. Als Folge davon befinden sich die Ausgangspuffer 28 ₂-28 _n ebenfalls im Zustand hoher Impedanz. Es befinden sich dann sämtliche Ausgangspuffer 28 ₁ bis 28 _n im Zeitpunkt T 3 im Zustand hoher Impedanz.

Die vorstehend beschriebene Halbleiterspeichervorrichtung kann mit einer Vielzahl von Ausgangspuffern bei der Datenausgabe mit unterschiedlichen Zeitverzögerungen arbeiten. Im nicht arbeitenden Zustand kann die Vielzahl der Ausgangspuffer gleichzeitig gestoppt werden. Somit kann der Augenblicksspitzenstrom herabgesetzt werden.

Ein fünftes Ausführungsbeispiel der Halbleiterspeichervorrichtung wird nun anhand der Fig. 13 beschrieben. Sie weist einen Zeilendecoder 10, eine Vielzahl von Speicherzellenanordnungen 14 ₁-14 _n, die über die Zeilenleitung 12 mit dem Zeilendecoder 10 verbunden sind, eine Vielzahl von Spaltenwählkreisen 18 ₁-18 _n, die mit den Speicherzellenanordnungen 14 ₁-14 _n über Spaltenleiter 16 verbunden sind, einen Spaltendecoder 20, der mit den Spaltenwählkreisen 18 ₁-18 _n verbunden ist, Ansprechverstärker 22 ₁-22 _n, die mit entsprechenden Spaltenwählkreisen 18 ₁- 18 _n verbunden sind, Ausgangspufferschaltungen 24 ₁-24 _n, die mit entsprechenden Ansprechverstärkern 22 ₁-22 _n verbunden sind, Vorladeschaltungen 32 ₁-32 _n, die mit den Spaltenleitungen der Speicherzellenanordnungen 14 ₁-14 _n verbunden sind, und eine Einrichtung 40 für das Einstellen von Vorladezeiten der Vorladekreise 32 ₁-32 _n auf.

Die Einrichtung 40 bestimmt die Vorladestartaugenblicke und die Vorladestoppaugenblicke, basierend auf dem Abstand vom Zeilendecoder 10 zu den Speicherzellenanordnungen 14 ₁-14 _n.

Die Einrichtung 40 besteht aus einer Scheinzeilenleitung 42, einer Verzögerungsschaltung 44, einer Adressenpufferschaltung 46, einer Adressenwechseldetektorschaltung 48, einem Schaltkreis 50 zur Gewinnung eines verzögerten Chip-Freigabesignals, einer Scheinadressenpufferschaltung 52, einem Scheinzeilendecoder 54 und Vorladungssignalerzeugungskreisen 56 ₁-56 _n. Die Spaltenleitungsvorladungsschaltungen 32 ₁-32 _n für das Vorladen der Spaltenleitungen 16 der Speicherzellenanordnungen 14 ₁-14 _n werden durch die Vorladungssignale PC ₁-PC _n gesteuert.

Der Beginn der Vorladung ist durch die Adressenpufferschaltung 46, die Adressenwechseldetektorschaltung 48, die Verzögerungsschaltung 44 und die Vorladesignalerzeugerkreise 56 ₁-56 _n bestimmt. Der Endzeitpunkt der Vorladung ist durch die Adressenpufferschaltung 46, die Scheinadressenpufferschaltung 52, den Scheinzeilendecoder 54, die Scheinzeilenleitung 42 und die Vorladeerzeugerschaltungen 56 ₁- 56 _n bestimmt.

Die Scheinzeilenleitung 42 besitzt denselben Widerstand und dieselbe Kapazität wie die Zeilenleitung 12 und ist für sämtliche Speicherzellenanordnungen 14 ₁-14 _n vorgesehen.

Jedes der Vorladesignale PC ₁-PC _n wird entsprechend jedes Mal dann erzeugt, wenn die Adressensignale Ao bis Am in der Adressenpufferschaltung 46 erzeugt werden. Änderungen der Adressensignale Ao bis Am werden durch die Adressenwechseldetektorschaltung 48 festgestellt. Ein Signal PCS′ von der Adressenwechseldetektorschaltung 48 wird in die Verzögerungsschaltung 44 eingegeben. Die Ausgangssignale PCS ₁-PC _n von der Verzögerungsschaltung 44 werden den Vorladesignalerzeugerschaltungen 56 ₁-56 _n zugeführt. Das entsprechend den Speicherzellenanordnungen 14 ₁-14 _n verzögerte Vorladesignal PC ₁-PC _n steigt daraufhin an. Die Vorladesignale PC ₁-PC _n fallen aufgrund der Änderung des Potentials an den Knotenpunkten F ₁-F _n auf der Scheinzeilenleitung 42 in Entsprechung zu den Speicherzellenanordnungen 14 ₁-14 _n.

Der Scheinzeilendecoder 54 und die Scheinadressenpufferschaltung 52 sind so vorgesehen, daß die Scheinzeilenleitung 42 im selben Zeitpunkt ausgewählt werden kann, wenn die Zeilenleitung 12 gemäß den Adressensignalen Ao bis Am ausgewählt wird.

Die Vorladesignalerzeugerschaltungen 56 ₁-56 _n stellen Potentialänderungen DS ₁-DS _n an den Knotenpunkten F ₁-F _n auf der Scheinzeilenleitung 42 und die Ausgangssignale PCS ₁ -PCS _n von den Verzögerungsschaltungen 44 fest und erzeugen Vorladesignale PC ₁-PC _n.

Die Halbleiterspeichervorrichtung überprüft den Anstieg des Potentials an den Knotenpunkten F ₁-F _n auf der Scheinzeilenleitung und erzeugt ein Vorladesignal PC ₁ am Knotenpunkt F ₁, ein Vorladesignal PC ₂ am Knotenpunkt F ₂ usw. und ein Vorladesignal PC _n am Knotenpunkt F _n. Die Vorladezeitpunkte der Speicherzellenanordnungen 14 ₁-14 _n sind durch die Signale PC ₁-PC _n bestimmt. Die Übertragungszeiten von Daten von den Speicherzellen zu den Ausgangspuffern 24 ₁-24 _n sind umso kürzer, je näher die Speicherzellen am Zeilendecoder 10 liegen. Daraus ergibt sich, daß die Ansprechverstärker 22 ₁-22 _n und die Ausgangspuffer 24 ₁-24 _n nicht gleichzeitig arbeiten, was zu einer beträchtlichen Herabsetzung des Stromscheitelwertes führt. Bei der älteren Halbleiterspeichervorrichtung werden Daten in dem Augenblick abgegeben, da der Knotenpunkt E _n (s. Fig. 3) den Logikwert "1" annimmt. In dieser Hinsicht ist die gesamte Dauer, bis die Daten abgegeben sind, nicht länger als bei der älteren Vorrichtung.

Die Scheinzeilenleitung 42 ändert ihr Potential von "0" nach "1" wie die ausgewählte Zeilenleitung 12, wenn das Adresseneingangssignal sich ändert, wie in Fig. 14 gezeigt. Der Knotenpunkt F ₁, der dem Zeilendecoder 10 am nächsten liegt, geht als erster auf den höheren Pegel über, der dem Zeilendecoder 10 am entferntesten Knotenpunkt als letzter. Durch Feststellen eines Potentialwechsels auf der Scheinzeilenleitung 42 wird von jedem der Vorladungssignale PC ₁- PC _n eine Impulsbreite bestimmt, was in Fig. 15 gezeigt ist, die vom Potentialanstieg an den Knotenpunkten F ₁-F _n abhängt. Wenn, genauer gesagt, das Potential am Knotenpunkt F ₁ der Scheinzeilenleitung 42 ansteigt, fällt das Signal PC ₁, um die Vorladung zu stoppen. Wenn das Potential am Knotenpunkt F ₂ ansteigt, fällt das Signal PC ₂ und stoppt die Vorladung. Gleiches gilt, wenn das Potential am Knotenpunkt F _n ansteigt, wobei dann das Signal PC _n fällt und die Vorladung beendet. Wie in Fig. 15 gezeigt, entspricht das Vorladesignal PC _n dem Vorladesignal PC der älteren Halbleiterspeichervorrichtung (s. Fig. 3 und 4). Diese Signale PC ₁-PC _n werden "1" synchron mit einem Wechsel des Adressensignals. Bei der Auslegung werden die Vorladestartzeitpunkte der Signale PC ₁-PC _n unterschiedlich gewählt, was eine Verminderung des Augenblicksspitzenstroms erlaubt.

Eine Anordnung der Einrichtung 40 wird nun beschrieben. Fig. 16 zeigt die Adressenpufferschaltung 46 für die Übertragung von Adresseneingabedaten Ai (i = 0, ..., m) zum Zeilendecoder 10 und zum Spaltendecoder 20. In der Schaltung liegen zwischen den Spannungsquellen Vc und Vs ein Anreicherungs-MOS-Transistor T 1, der an seinem Gate ein Chip-Freigabesignal CE erhält, ein Verarmungs- MOS-Transistor T 2, dessen Gate und Sourceelektrode miteinander verbunden sind, und ein Anreicherungs-MOS-Transistor T 3, dessen Gate die Adressendaten Ai zugeführt werden. Die Transistoren T 2 und T 3 bilden einen ersten Inverter I ₁. Ein Transistor T 4, dessen Gate das invertierte Signal des Signals zugeleitet wird, liegt zwischen der Ausgangsklemme des Inverterts I ₁ und der Spannungsquelle Vs. Gleichermaßen sind Transistoren T 5-T 7 zwischen die Spannungsquellen Vc und Vs geschaltet. Das Ausgangssignal vom ersten Inverter I ₁ wird auf das Gate des Transistors T 7 geleitet. Die Transistoren T 6 und T 7 bilden einen zweiten Inverter I ₂. Ein Transistor T 8 erhält an seinem Gate das invertierte Signal des Signals CE und ist zwischen die Ausgangsklemme des zweiten Inverters I ₂ und die Spannungsquelle Vs eingefügt. Ein Transistor T 9 und ein Transistor T 2 sind in gleicher Weise angeordnet. Der erste Puffer B 1 besteht aus Transistoren T 13 und T 14, ein zweiter Puffer B 2 aus Transistoren T 15 und T 16. Transistoren T 17 und T 18 erhalten an ihren Gates das invertierte Signal und liegen an den Ausgangsklemmen des ersten bzw. zweiten Pufferkreises B 1 und B 2. Das Ausgangssignal des zweiten Inverters I ₂ wird den Gates der Transistoren T 13 und T 16 zugeführt. Der Ausgang eines dritten Inverters I ₃ ist den Gates der Transistoren T 14 und T 15 zugeleitet. In der Beschreibung gelten folgende Bezeichnungen: Ausgangssignal vom ersten Inverter I ₁ ist Ci; Ausgangssignal vom zweiten Inverter ist Di; Ausgangssignal vom ersten Puffer B 1 ist Ai′; Ausgangssignal vom zweiten Puffer B 2 ist .

Die Adressenpufferschaltung arbeitet, wenn das Chip-Freigabesignal CE "1" und das invertierte Signal "0" ist. Die Schaltung arbeitet nicht bei CE = "0" und = "1". Der in dieser Zeit in die Schaltung fließende Strom ist praktisch Null. Ist gleich "0", sind die Adressenpufferausgangssignale Ai′ und beide "1" unabhängig von den Adressendaten Ai.

Es wird erläutert, wenn unter der Bedingung, daß das Chip ausgewählt ist, d. h. CE = "1" und = "0", wie die Vorladesignale PC ₁ bis PC _n erzeugt werden.

Gemäß Fig. 16 ist das Signal Ci das invertierte Signal der Adressendaten Ai, das gegenüber den Adressendaten Ai um die Zeitspanne verzögert ist, die benötigt wird, daß das Signal durch den Inverter I ₁ hindurchgeht. Das Signal Di ist das invertierte Signal des Signals Ci, das außerdem gegenüber dem Signal Ci um die Zeit verzögert ist, die es für das Hindurchtreten durch den Inverter I ₂ benötigt. Das Ausgangssignal Ai′ ist gegenüber dem Signal Di um die Zeit verzögert, die es für das Hindurchgehen durch den Inverter I ₃ und die erste Pufferschaltung B ₁ benötigt. Das Ausgangssignal ist gegenüber dem Signal Di um die Zeit verzögert, die für das Hindurchgehen durch den Inverter I ₃ und die zweite Pufferschaltung B 2 benötigt wird.

Fig. 17 zeigt eine ausgeführte Anordnung der Adressenänderungsdetektorschaltung 48. Die Adressenänderungsschaltung besteht aus Anreicherungstransistoren T 19 und T 20, Verarmungstransistoren T 21 und T 22, NOR-Gattern 60 und 62 und Anreicherungstransistoren T 23 und T 24. Der Anreicherungstransistor T 19 erhält an seiner Drain-Elektrode das Signal Ci vom Inverter I ₁ und am Gate das Signal Ai′ vom Puffer D 1 aus Fig. 16. Der Transistor T 20 erhält das Signal Di vom Inverter I ₂ aus Fig. 16 und am Gate das Signal vom Puffer B 2. Der Transistor T 21 ist mit seiner Drainelektrode mit der Sourceelektrode des Transistors T 19 und mit seiner Gate- und seiner Sourceelektrode mit der Spannungsquelle Vs verbunden. Der Transistor T 22 ist mit seiner Drainelektrode mit der Sourceelektrode des Transistors T 20 und mit Gate- und Sourceelektrode mit der Stromquelle Vs verbunden. Das Ausgangssignal Ci′ vom Transistor T 19, das Ausgangssignal des NOR-Gatters 62 und das Signal Di′ vom Ausgang des Transistors 20 stellen Eingangssignale des NOR-Gatters 60 dar. Das Ausgangssignal vom NOR-Gatter 60 und das Potential DS _n am Knotenpunkt F _n der Zeilenleitung 12 werden dem NOR-Gatter 62 eingegeben. Das Ausgangssignal vom NOR-Gatter 62 ist Eingangssignal für das Gate des Transistors T 23. Das Ausgangssignal vom Gatter 60 steuert das Gate des Transistors T 24. Die NOR-Gatter 60 und 62 bilden ein Flipflop. Die Transistoren 23 und 24 liegen zwischen den Spannungsquellen Vs und Vc in Reihe. Das Ausgangssignal von der Pufferschaltung B 3 dient als Vorladungseinstellsignal PCS.

Das Signal PCS wird einer Verzögerungsschaltung mit Widerstand R und Kondensator C gemäß Darstellung der Fig. 18 zugeleitet. Die Verzögerungsschaltung 44 erzeugt Signale PCS ₁ -PCS _n, die in der richtigen Weise verzögert sind. Die Anordnung der dargestellten Verzögerungsschaltung bildet lediglich ein Beispiel; sie kann durch andere Bauelemente zusammengesetzt sein, solange die Funktion dieselbe ist.

Die Signale PCS ₁-PCS _n werden den jeweiligen Vorladesignalerzeugerschaltungen 56 ₁-56 _n, wie sie in der Fig. 19 gezeigt sind, eingegeben. Die Vorladesignalerzeugerschaltungen 56 ₁ -56 _n sind jeweils aus NOR-Gattern 64 und 66 aufgebaute Flipflops. Potentiale DS ₁-DS _n von den Knotenpunkten F ₁ -F _n der Scheinzeilenleitung werden dem NOR-Gatter 66 zugeleitet. Das Flipflop erzeugt Vorladesignale PC ₁-PC _n entsprechend den Vorladeschaltungen 32 ₁-32 _n.

Die Arbeitsweise der Adressenpufferschaltung 46, der Adressendetektorschaltung 48, der Verzögerungsschaltung 44 und der Vorladesignalerzeugerschaltungen 56 ₁-56 _n wird nun unter Bezugnahme auf die Wellenformdiagramme der Fig. 20 erläutert. In der in Fig. 16 gezeigten Schaltung ist das Signal Ci durch die Schaltzeit des Inverters I ₁ gegenüber dem Adresseneingangssignal Ai und das Signal Di durch die Schaltzeit der Inverter I ₁ und I ₂ gegenüber dem Signal Ai verzögert. Das Adressenpufferausgangssignal Ai′ ist um die Zeit des Inverters I ₃ und den Puffer B 1 gegenüber dem Signal Di verzögert. Das Adressenpufferausgangssignal ist um die Zeit des Inverters I ₃ und des Puffers B 2 gegenüber dem Signal Di verzögert. Wenn das Signal Ci von "0" auf "1" wechselt, wechselt auch das Signal Ci′ von "0" nach "1" über den Transistor T 19. Unmittelbar nach dem Wechsel, in der Schaltung der Fig. 17, bewirkt die Verzögerung des Adressenpufferausgangssignals Ai′, daß das Signal Ci′ über den Transistor 21 entladen wird und damit "0" ist, wenn das Signal Ai′ "0" wird. Wenn also das Signal Ai′ von "1" auf "0" wechselt, wird im Augenblick das Signal Ci′ "1".

Gleichermaßen wird das Signal Di′ in dem Augenblick "1", wenn das Signal Ai von "0" nach"1" wechselt.

Entsprechend nimmt das Ausgangssignal des NOR-Gatters 60 den Wert "0" an. In diesem Augenblick ist das Potential der Scheinzeilenleitung F _n "0" und damit wird das Ausgangssignal des NOR-Gatters 62 "1". Daraus folgt, daß der Transistor T 23 geöffnet ist, während der Transistor T 24 sperrt, und das Vorladeeinstellsignal PCS wird "1". Da die Signale Co′ bis Cm′ und Do′ bis Dm′ entsprechend den zugehörigen Adressen Ao bis Am in das NOR-Gatter 60 eingeführt werden, wechselt das Vorladeeinstellsignal PCS auf "1", wenn eine der Adressen sich ändert. Die Signale PCS werden zu den Signalen PCS ₁-PCS _n, die durch die Schalter der Fig. 18 nacheinander verzögert sind.

Wenn das Signal PCS ₁ dem NOR-Gatter 64 im Flipflop der Vorladesignalerzeugerschaltung 56 eingegeben wird, erhält das NOR-Gatter 66 das Potential des Punktes F ₁. In diesem Zeitpunkt ist das Signal des Punktes F ₁ "0", so daß das Ausgangssignal des NOR-Gatters 66 "1" ist, wenn das Signal PCS ₁ ebenfalls "1" ist. Somit erhält man ein Vorladesignal PC ₁ für die Vorladeschaltung 32 ₁. Gleichermaßen werden die Signale PC ₂-PC _n für die Vorladeschaltungen 32 ₂-32 _n gebildet. Auf diese Weise wird die Spaltenleitung 16 vorgeladen.

Die folgende Schaltung ist eine Schaltung zum Beendigen der Vorladung. Fig. 21 stellt einen Schaltkreis 52 zum Erzeugen der Scheinadressenpufferausgangssignale Bi′ und dar, die dem Decoder für die Scheinzeilenleitung 42 zugeleitet werden. Wie in der in Fig. 16 gezeigten Schaltung liegen die Transistoren T 25 bis T 27 zwischen Spannungsquellen Vc und Vs. Das Chip-Freigabesignal CE wird dem Gate des Transistors T 25 zugeführt. Ein Transistorpufferausgangssignal Ai′ ist dem Gate des Transistors T 27 zugeleitet. Die Transistoren T 26 und T 27 bilden einen Inverter I ₄. Die Transistoren T 28 und T 29 bilden einen Inverter I ₅. Eine Verzögerungsschaltung 70 mit einem Transistor T 30, dessen Gate mit der Spannungsquelle Vc verbunden ist, und der mit einem Kondensator C 1 in Verbindung steht, der mit seinem zweiten Belag an die Spannungsquelle Vs angeschlossen ist, ist zwischen die Inverter I ₄ und I ₅ eingefügt. Die Transistoren T 31 bis T 33 liegen zwischen den Spannungsquellen Vc und Vs. Das Chip-Freigabesignal CE wird dem Gate des Transistors T 31 eingegeben. Ein Adressenpufferausgangssignal gelangt auf das Gate des Transistors T 33. Diese Transistoren T 32 und T 33 bilden einen Inverter I ₆, und die Transistoren T 34 und T 35 bilden einen Inverter I ₇. Eine Verzögerungsschaltung 72, bestehend aus Transistor T 36 und Kondensator C 2 liegt zwischen den Invertern I ₆ und I ₇. Das Gate eines Transistors T 37 ist mit der Ausgangsklemme des Inverters I ₅ verbunden, während seine Drainelektrode das Pufferausgangssignal Ai′ erhält und er an seiner Sourceelektrode das Scheinadressenausgangssignal Bi′ abgibt. Mit der Ausgangsklemme des Inverters I ₇ ist das Gate eines Transistors T 38 verbunden, der an seiner Drainelektrode das Pufferausgangssignal erhält und mit seiner Sourceelektrode mit dem invertierten Scheinadressenausgang verbunden ist. Ein Transistor T 39, dessen Gate ein verzögertes Chip- Freigabesignal CED zugeführt wird, liegt zwischen den Adressenausgängen Bi′ und .

Fig. 22 zeigt eine Schaltung 50, mit der das verzögerte Chip-Freigabesignal CED erzeugt wird. Transistoren T 40 und T 41 bilden einen Inverter I ₈, Transistoren T 42 und T 43 einen Inverter I ₉. Eine Verzögerungsschaltung 74 aus Transistor T 44 und Kondensator C 3 liegt zwischen dem Ausgang des Inverters I ₈ und der Eingangsklemme des Inverters I ₉. Ein Chip-Freigabesignal CE wird dem Inverter I ₈ zugeführt, und der Inverter I ₉ erzeugt ein verzögertes Chip-Freigabesignal CED, das um eine bestimmte Zeitspanne verzögert ist.

In der Schaltung 52 in Fig. 21 ist, wenn das Signal CE "1" ist, auch das verzögerte Freigabesignal CED "1". Verzögerte Adressenpuffersignale Ai′D und werden durch Verzögerung der Signale Ai′ und um eine bestimmte Zeitspanne durch die Verzögerungsschaltungen 70 und 72 erzeugt. Wenn das Signal CED "1" ist, werden die Signale Bi′ und phasengleiche Signale als Ergebnis des Kurzschließens durch den Transistor T 39. Wenn der Pufferausgang Ai′ von "1" nach "0" wechselt, wechselt das Signal von Bi′ von "1" nach "0". In diesem Augenblick ist Signal Ai′D "1" und "0". Diese Signale Ai′D und werden "0" bzw. "1" mit einer bestimmten Zeitverzögerung gegenüber den Signalen Ai′ und . In diesem Zeitpunkt ist Signal "1". Entsprechend kehren die Signale Bi′ und auf den Wert "1" zurück.

Fig. 23 zeigt einen gewöhnlichen Zeilendecoder 10, mit dem eine bestimmte Zeilenleitung 12 abhängig von Adressendaten Ao′ bis Am′ ausgewählt wird. Fig. 24 zeigt einen Scheinzeilendecoder 54 für die Auswahl einer gewünschten Zeilenleitung 42. Die Adressenpufferausgangssignale Ai′ und werden der Schaltung der Fig. 23 für die Auswahl der Zeilenleitung 12 eingegeben. Die Scheinpufferausgangssignale Bi′ und werden der Schaltung der Fig. 24 eingegeben, um eine gewünsche Scheinzeilenleitung 42 auszuwählen. Die Scheinadressenausgangssignale Bo′ und , ..., Bi′ und , ..., Bn′ und werden dem Scheinzeilendecoder nach Fig. 24 praktisch im selben Zeitpunkt zugeführt, wenn die Adressenpufferausgangssignale Ai′ und dem Zeilendecoder 10 nach Fig. 23 eingegeben werden. In Fig. 24 ist ein Decoder gezeigt, mit dem eine Scheinzeilenleitung abhängig von irgendeinem der Scheinadressenausgangssignale unter Verwendung eines NOR-Gatters 76 ausgewählt wird. Durch Verwendung von (n + 1) Scheinzeilenleitungen dagegen, werden jeweils einzelne Scheinzeilenleitungen eine nach der anderen durch Adressenausgangssignale Bo′ und , ... Bi′ und , ... Bn′ und ausgewählt. Praktisch im selben Augenblick, da die durch den Zeilendecoder 10 ausgewählte Zeilenleitung 12 von "0" nach "1" wechselt, wechselt die Scheinzeilenleitung 42 von "0" nach "1". Das Signal DRL wird der Scheinzeilenleitung 42 der Fig. 25 zugeführt, um die Knotenpunkte F ₁ bis F _n zu treiben, so daß Signale DS ₁ bis DS _n erzeugt werden. Die Signale DS ₁ bis DS _n werden dem Flipflop nach Fig. 19 zugeführt, um der Reihe nach die Vorladesignale PC ₁-PC _n auf "0" zu bringen. In gleicher Weise wird das Signal DS _n dem NOR-Gatter 62 nach Fig. 17 zugeleitet, um das Signal PCS "0" zu machen. In dieser Art werden die Vorladezyklen der Vorladeschaltungen 32 ₁-32 _n in Folge beendet.

Der Ablauf, bei dem das Chip-Freigabesignal CE von "0" nach "1" und das Signal von "1" nach "0" wechseln, wird nun in Verbindung mit der Fig. 26 beschrieben, die Zeitabläufe von Spannungssignalen zeigt. Auch wenn das Chip seinen Betriebszustand von Ruhezustand in Arbeitszustand wechselt, werden die Signale Ci′ und Di′ erzeugt. Der Ablauf, bis die Vorladeeinstellsignale PCS ₁-PCS _n und die Vorladesignale PC ₁-PC _n "1" werden, entspricht genau dem bereits oben Beschriebenen. Wenn das Chip-Betriebssignal CE von "0" nach "1" wechselt, wechselt das verzögerte Chip-Betriebssignal CED, das in Fig. 22 gezeigt ist, von "0" nach "1" nach einer bestimmten Zeitspanne. So bleibt, wenn das Adressenpufferausgangssignal Ai′ von "1" nach"0" wechselt, das Signal CED "0". Daher wechselt das Signal Bi′ von "1" nach "0", und das Signal bleibt "1". Wenn das verzögerte Chip- Betriebssignal CED nach einer bestimmten Zeitspanne "1" wird, ist das Signal Ai′D ebenfalls "0", so daß das Signal Bi′ nach "1" wechselt. Wenn das Signal Bi von "1" nach"0" wechselt, ist die Zeilenleitung durch die Adressenpufferausgangssignale Ai′ und im Zeilendecoder 10 ausgewählt. In diesem Zeitpunkt wechselt Signal Bi′ von "1" nach "0", so daß das Signal auf der ausgewählten Scheinzeilenleitung 16 von "0" nach "1" übergeht. Die Potentialsignale DS ₁-DS _n an den Knotenpunkten F ₁-F _n auf der Scheinzeilenleitung 42 werden dann dem Flipflop in Fig. 19 zugeleitet. Die Vorladesignale PC ₁-PC _n ändern ihren Zustand von "1" nach "0". Damit ist der Ablauf der Vorladeschaltungen 32 ₁-32 _n abgeschlossen. Auch wenn das Chip-Freigabesignal CE seinen Wert von "0" nach "1" ändert, arbeitet die Schaltung richtig.

Fig. 27 zeigt ein sechstes Ausführungsbeispiel der Erfindung.

Eine Halbleiterspeichervorrichtung mit Schaltkreisen 80 ₁-80 _n zur Betätigung von Ansprechverstärkern 22 ₁-22 _n synchron mit Vorladesignalen PC ₁-PC _n ist in Fig. 27 gezeigt und entspricht der Schaltung der Fig. 13 mit Ausnahme der Schaltkreise 80 ₁-80 _n. Fig. 28 betrifft eine praktisch ausführbare Anordnung eines Ansprechverstärkers 22 ₁ und der Schaltung 80 ₁ für dessen Betätigung. Die Schaltung 80 ₁ ist ein aus Transistoren T 50 und T 51 aufgebauter Inverter I ₁₀. Das Vorladesignal PC ₁ wird dem Gate des Transistors T 50 zugeführt. Der Ansprechverstärker 22 ₁ besteht aus Transistoren T 52-T 57. Das Ausgangssignal des Inverters I ₁₀ wird den Gates der Transistoren T 52 und T 53 eingegeben. Ein Paar von Spaltenleitungen Q _n und ist mit den Gates der Verarmungstransistoren T 56 und T 57 verbunden.

Wenn bei einer derartigen Schaltung der Vorladevorgang zu den Spaltenleitungen Q _n und beendet ist und die Daten der ausgewählten Speicherzelle auf den Spaltenleitungen Q _n und erscheinen, nehmen die Vorladesignale PC ₁-PC _n den Wert "0" an. Als Folge davon gehen die Transistoren T 52 und T 53 auf Durchlaßzustand, und der Ansprechverstärker 22 ₁ beginnt zu arbeiten.

Anschließend beginnt der Ansprechverstärker 22 ₂ seinen Betrieb aufgrund des Vorladesignals PC ₂, und der Ansprechverstärker 22 _n reagiert auf das Vorladesignal PC _n und beginnt zu arbeiten. Da die Arbeitszeitpunkte der Ansprechverstärker 22 ₁-22 _n gegeneinander verschoben sind, kann der Augenblicksscheitelstromwert vermindert werden. Wenn die Information der ausgewählten Speicherzelle auf den Spaltenleitungen Q _n und erscheint, werden die Vorladesignale PC ₁ -PC _n für die Betätigung der Ansprechverstärker 22 ₁-22 _n erzeugt. Dadurch wird der Betrieb der Ansprechverstärker 22 ₁-22 _n beschleunigt.

Bei den beschriebenen Ausführungsformen wird die Vorladedauer durch Feststellen der Änderung des Logikzustandes von "0" nach "1" auf einer Scheinzeilenleitung 42 eingestellt. Die Vorladedauer kann aber auch durch Feststellen des Logikzustands von "1" auf "0" auf derselben Leitung eingestellt werden.

In dem beschriebenen Ausführungsbeispiel wird dieselbe Anzahl von Ausgangspufferkreisen wie Vorladesignale PC ₁-PC _n verwendet. Wenn die Anzahl letzterer jedoch größer als die der ersteren ist, kann der Spitzenstrom weiter verringert werden. Für den Fall, daß die Anforderungen an den Wert des Spitzenstromes nicht so streng sind, kann die Zahl der Vorladesignale kleiner als die der Pufferschaltkreise sein.

Claims

1. Halbleiterspeichervorrichtung mit einer Vielzahl von Datenzulieferungseinrichtungen, die eine Vielzahl von Zeilenleitungen (12), einen Zeilendekoder (10) für die Auswahl einer Zeilenleitung in Abhängigkeit von einem Adressensignal, eine Vielzahl von Speicherzellenanordnungen (14 ₁-14 _n) mit Speicherzellen, welche über die Zeilenleitungen selektiv angesteuert werden und Daten speichern, eine Vielzahl von Spaltenleitungen (16) zur Aufnahme der aus den Speicherzellenanordnungen ausgelesenen Daten und einen Spaltendekoder (20) zur Auswahl der Spaltenleitungen aufweisen und mit einer Ausgangsvorrichtung (24 ₁-24 _n) zur parallelen Erzeugung von Daten, die der Vielzahl der Daten entsprechen, welche von den Datenzulieferungseinrichtungen ausgegeben werden, dadurch gekennzeichnet, daß

a) der Spaltendekoder (20) mehrere Spaltenwählschaltungen (18 ₁-18 _n) ansteuert, denen jeweils mehrere Spaltenleitungen (16) zugeordnet sind, und
b) die Spaltenwählschaltungen (18 ₁-18 _n) über mehrere Verzögerungsvorrichtungen (36; 40) miteinander verbunden sind, so daß die Spaltenwählschaltungen (18 ₁-18 _n) mit bestimmten Zeitverzögerungen von dem Spaltendekoder (20) getrieben werden.

2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungsvorrichtungen (36; 40) dafür ausgebildet sind, Daten von den Datenzulieferungseinrichtungen zu der Ausgangsvorrichtung mit einer unterschiedlichen Verzögerungszeit zu übertragen.

3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Verzögerungsvorrichtungen (36; 40) aufeinanderfolgend unterschiedliche Verzögerungszeiten erzeugen, mit denen die zugehörigen Spaltenleitungen (16) durch den Spaltendecoder (20) ausgewählt werden.

4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Verzögerungsvorrichtungen zwischen die Spaltenwählschaltungen (18 ₁-18 _n) eingefügt sind, um nacheinander unterschiedliche Verzögerungszeiten hervorzubringen, mit denen die zugehörigen Spaltenwählschaltungen durch die Ausgangssignale vom Spaltendecoder (20) angesteuert werden.

5. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine Anzahl von Leseverstärkern (22 ₁₁-22 _n2), jeweils zum Entnehmen der Daten aus den Speicherzellenanordnungen (14 ₁₁-14 _n2) und ein zweiter Spaltendecoder (20 ₂) für die Auswahl eines Leseverstärkers für jede von mehreren Ausgangsschaltungen der Ausgangsvorrichtung (24 ₁-24 _n) vorgesehen sind und daß die Verzögerungsvorrichtungen zwischen die Leseverstärker eingefügt sind, um deren Treiberzeitpunkte zu verzögern.

6. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Verzögerungsvorrichtungen erste Verzögerungselemente (36 ₁) aufweisen, um nacheinander verschiedene Verzögerungszeiten hervorzubringen, mit denen die Spaltenleitungen durch die Ausgangssignale von den Spaltendecodern auswählbar sind, und zweite Verzögerungselemente (36 ₂) zwischen die Leseverstärker eingefügt sind, um deren Treiber- bzw. Ansteuerzeitpunkte zu verzögern.

7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Verzögerungsvorrichtungen wenigstens einen Verarmungs-MOS-Transistor enthalten, der mit seinem Gate an einen Kanalanschluß bei leitendem Kanal angeschlossen ist.

8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Verzögerungsvorrichtungen einen Verarmungs-MOS- Transistor enthalten, dessen Gate ein Bezugspotential eingeprägt ist.

9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Verzögerungsvorrichtungen wenigstens einen Inverter enthalten.

10. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungsvorrichtungen eine Vorladungseinrichtung (32 ₁-32 _n) zum Vorladen der Spaltenleitungen und eine Einrichtung (40) zum Einstellen eines Vorladungszeitpunktes entsprechend unterschiedlichen Verzögerungszeiten und in Abhängigkeit von dem Positionsabstand auf der Zeilenleitung vom Zeilendecoder aufweist.

11. Halbleitervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Einrichtung (40) zum Einstellen des Vorladungszeitpunktes diesen für jede Spaltenleitung entsprechend der Abgabeeinrichtung einstellt.

12. Halbleitervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Einrichtung (40) zum Einstellen des Vorladezeitpunkts eine Schaltung (44, 46, 48, 56 ₁-56 _n) aufweist, die den Vorladungsvorgang synchron mit einem Wechsel des Adressensignals startet, und eine Schaltung (42, 50, 52, 54, 56 ₁-56 _n) zum Beenden des Vorladungsvorgangs in Abhängigkeit von einer Potentialänderung auf der ausgewählten Zeilenleitung.

13. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die Einrichtung (40) zum Einstellen des Vorladungszeitpunkts eine Verzögerungsschaltung (44) zum Verzögern des Einsatzaugenblicks des Vorladungsvorgangs auf jeder Spaltenleitung enthält.

14. Halbleitervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Einrichtung (40) zum Einstellen des Vorladungszeitpunkts eine Adressenpufferschaltung (46) enthält, die eine Vielzahl von Signalen mit vorgegebenen unterschiedlichen Zeiten in Abhängigkeit von einem Adressensignal erzeugt, ferner eine Adressenwechseldetektorschaltung (48) zum Erzeugen eines Vorladungseinstellsignals, um ein Vorladungssignal zu erzeugen, wenn ein Wechsel in einem Adressensignal festgestellt wird, wobei die Adressenwechseldetektorschaltung mit dem Ausgangssignal von der Adressenpufferschaltung versorgt wird, eine Schaltung (50) zum Erzeugen eines Verzögerungssignals (CED) durch Verzögern eines ihr zugeführten Chip-Freigabesignals um eine bestimmte Zeitspanne, eine Schaltung (52), der ein Adressenpufferausgangssignal und ein invertiertes Adressenpufferausgangssignal von der Adressenpufferschaltung zuführbar ist, und die um eine bestimmte Zeitspanne verzögerte Signale der ihr zugeführten Signale erzeugt, wenn das Chip-Freigabesignal "1" ist, wobei das Adressenpufferausgangssignal durch das verzögerte Adressenpufferausgangssignal und das invertierte Adressenpufferausgangssignal durch das verzögerte invertierte Adressenpufferausgangssignal geschaltet sind, beide Adressenpufferausgangssignale anschließend zwei Ausgangsklemmen (Bi′, ) zugeführt werden und zwischen den zwei Ausgangsklemmen eine Torschaltung (T 39) liegt, die durch ein ihr von der Schaltung (52) zugeführtes Signal (CED) gesteuert wird, einen Scheinzeilendecoder (54), der Signale von den Ausgangsklemmen der Schaltung (52) empfängt, eine Scheinzeilenschaltung (42), die durch das Ausgangssignal vom Scheinzeilendecoder getrieben wird und in einer Vielzahl der Zeilenleitungen enthalten ist, und eine Schaltung (56 ₁-56 _n) zum Steuern des Endzeitpunktes des Vorladevorgangs durch Ermitteln eines Potentials an einem bestimmten Punkt auf der Scheinzeilenleitung.

15. Halbleitervorrichtung nach Anspruch 5 oder 6, gekennzeichnet durch eine Vielzahl von Leseverstärkern (22 ₁-22 _n) zum Feststellen von Daten auf den Spaltenleitungen und zum Übertragen der Daten an die Ausgangsvorrichtung und eine Einrichtung (80 ₁-80 _n), um die Leseverstärker in Aufeinanderfolge in den Betriebszustand zu versetzen.

16. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine Verzögerungseinrichtung (36, 38, 38 ₁), die mit Ausgangspuffern (28 ₁-28 _n) verbunden ist, um diese in Betriebszustand zu versetzen und Daten zu untereinander unterschiedlichen Zeitpunkten abzugeben.

17. Halbleitervorrichtung nach Anspruch 16, gekennzeichnet durch eine Einrichtung, durch die sämtliche Ausgangspuffer gleichzeitig vom Betriebszustand in den Ruhezustand umschaltbar sind.

18. Halbleitervorrichtung nach Anspruch 16 oder 17, dadurch gekennzeichnet, daß die Verzögerungseinrichtung einen Verarmungs- MOS-Transistor (36) enthält, der mit einer ersten Steuerleitung (38, 38 ₁) verbunden ist, über die ein erstes Steuersignal der Ausgangspuffer übertragen wird, während das Gate des MOS-Transistors mit dem Ende der Steuerleitung, über die das Steuersignal eintritt, verbunden ist.

19. Halbleitervorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß die Einrichtung, welche die Ausgangspuffer zum gleichzeitigen Umschalten veranlaßt, eine zweite Steuerleitung (38 ₂) aufweist, über die ein zweites Steuersignal übertragen wird und daß sich der Pegel des zweiten Steuersignals synchron mit der Pegeländerung des ersten Steuersignals ändert.