DE2121865C3 - Speicher-Adressierschaltung - Google Patents

Description

Die Erfindung betrifft ein*. Speicher-Adressierschaltung für in Speicher-Blöcken gruppe rte, für Adressen gleicher Rangordnung über jeweils eine gemeinsame Adreßleitung betriebene Speicher-Chips, bei der aus der Adresse abgeleitete Block-Auswahlsignale die Speicher-Blockauswahl steuern, jede Adreßleitung in eine der Anzahl der Speicher-Blöcke entsprechende Anzahl von Adreßteilleitungen aufgefächert ist, von denen jede einen der Speicher-Blöcke bedient.

Was prinzipiell bereits aus der Kernspeichertechnik bekannt ist, nämlich die zur Adressierung verwendeten Signale für Speicherelemente, die in mehreren miteinander verbundenen Speicherebenen angeordnet sind, in einem vorgeschalteten Treiber zu verstärken, wird in der monolithischen Speichertechnik ebenfalls angewendet (Electronic Engineering, Oktober 1967, Nguyen-huu und Murphy, »Solid-State h. 1.1.1.1. 16-Bit Memory Element«, Seite 608, Fig.8). Die Speicherebenen werden bei monolithischen Speichern durch zu einem Speicher-Modul vereinigte, jeweils eine bestimmte Anzahl von Zellen enthaltende Halbleiterplättchen (Chips) verkörpert. Der Gesamtspeicher setzt sich dann aus einer Anzahl von aus Isoliermaterial bestehenden Speicher-Karten zusammen, auf denen jeweils eine bestimmte Anzahl von Speicher-Moduln angeordnet ist. Die Organisation einer Speicher-Karte ist dann so gewählt, daß die Wort- bzw. Bitadressen eines Speicher-Moduls durch die zugehörige Adreßleitung parallel geschaltet sind und über jeweils einen Treiber angesteuert werden. Die Ansteuerung der Treiber wird über ein zugeordnetes Speicher-Adreß-Register vorgenommen.

Bei einem derartigen Speicheraufbau entsteht insbesondere bei der heutigen hochintegrierten Technik eine erhebliche kapazitive Belastung an den Adreßeingängen. Das bedeutet, daß die Adreßpegel entsprechend verstärkt werden müssen. Zu diesem Zweck werden derzeit z. B. separate, im wesentlichen entsprechende Verstärker enthaltende Hilfsbaugruppen vorgeschaltet, was jedoch zumindest den Nachteil eines stark erhöhten ä Platzbedarfs mit sich bringt. Das Piaizproblem rückt in der integrierten Speichertechnik im Zuge fortschreitender Miniattirisierung der Bauelemente für sine angestrebte hohe Packungsdichte in wachsendem taaße in den VordergrundAus diesem Grunde sind bereits

ίο Vorschläge gemacht worden, wie ohne Einbuße an Funktionssicherheit eine Reduzierung der erforderlichen Adressierverstärker bzw. Treiber erreicht werden kann.

Ein zusätzliches, ganz wesentliches Problem tritt insbesondere bei Speicheranordnungen auf, deren Zellen aus monolithisch integrierten Feldeffekt-Transistoren aufgebaut sind Derartige Speicherzellen benötigen zur Adressierung relativ hohe Signalpegel. Eine Folge davon ist, daß die Speicheranordnungen in der Stromversorgung hohe Stromänderungen verursachen, wenn der Speicher zu gewissen Zeiten nicht selektiert ist und zu anderen Zeiten die Speicherstellen (Worte) ein- oder ausgelesen werden. Mit anderen Worten, die Differenz zwischen dem Ruhestrom und dem Selektionsstrom kann insbesondere bei Speichern mit Feldeffekt-Transistoren außerordentliche hohe Werte annehmen.

Die Ursache für diese hohe Differenz ist in erster Linie in den bereits erwähnten großen Adreßleitungska-

J₀ pazitäten zu suchen, die insgesamt bei jedem Selektionsvorgang, d.h. bei jedem Signalwechsel über die zugeordneten Treiber zwangsläufig umgeladen werden -müssen. Durch die Umladung der Adreßleitungskapazitäten und der damit zusammenhängenden Stromunterschiede stellt sich das Problem, daß es schwierig und aufwendig ist, Stromversorgungsgeräte und Verteilungssysteme mit den notwendigen kleinen Toleranzen zu bauen, die diese Stromunterfthiede auffangen können. Die auftretenden Stromsprünge können gedämpfte Schwingungen auslösen, die die spezifizierten Toleranzen überschreiten. Außerdem können Schwingungen auftreten, wenn zufällig die Zykluszeit der gleichzeitig geschalteten Speicheradressen mit der Zeitkonstanten des die Stromversorgungsgeräte und Verteilungssysteme umfassenden Stromversorgungssystems übereinstimmt.

Eine Speicher-Adressierschaltung entsprechend dem Oberbegriff des Anapruchs 1 ist im wesentlichen aus einer Druckschrift der Fa. INTEL »MOS LSI Memory

so 1103«, Oktober 1970, S. 1 bis 19 bekannt. Dabei werden durch die Block-Auswahlsignale die Decoder auf den einzelnen Chips blockweise aktiviert bzw. deaktiviert. Es werden daher sämtliche durch Auffächerung der Adreßleitungen gebildeten, an die Decoder der jeweiligen Blöcke führenden Adreßteilleitungen mit den entsprechenden Adreßsignalen beaufschlagt. Auch bei dieser Speicher-Adressierschaltung stellen die auftretenden Adreßleitungskapazitäten (einschließlich der Adreßteilleitungskapazitäten also) störende kapazitive Lasten für die Adreßsignal-Treiber dar.

Aus der DE-OS 20 01 697 ist eine Speicher-Adressierschaltung bekannt, bei der aus Gründen der Reduzierung des Leistungsbedarfes die Block-Auswahl über von einem Hauptdecoder gesteuerte weitere Decoder erfolgt. Maßnahmen zur Reduzierung der Auswirkungen der Adreßleitungskapazitäten sind auch bei dieser Schaltung nicht getroffen.

Der Erfindung liegt die Aufgabe zugrunde, eine

Speicher-AdressierschalUing anzugeben, bei der ohne Aufwandserhöhung oder zusätzlichen Platzbedarf der durch die Umladung der Adreßteilleitungskapazitäten bedingte Unterschied zwischen dem Ruhestrom und dem Selektionsstrom möglichst klein gehalten wird.

Diese Aufgabe wird dadurch gelöst, daß die Block-Auswahlsignale als Tor-Steuersignale zur Ansteuerung der Adreßteilleitungen des jeweils selektierten Speicher-Blockes dienen.

In vorteilhafter Weise erfolgt die Ansteuerung jeder Adreßteilleitung über einen zugeordneten Treiber, descen Eingang als Und-Tor ausgebildet ist, dem das jeweilige Adreßsignal und das Tor-Steuersignal als Eingangsbedingungen zugeführt werden.

In einem speziellen Ausführungsbeispiel erfolgt die Decodierung der Blockadresse durch eine Und-Verknüpfung von Adreßsignalen aus dem Speicher-Adreß-Register.

Einzelheiten der Erfindung sind in der nachstehenden Beschreibung eines in der Zeichnung dargestellten Ausführungsbeispiels erläutert. Es zeigt

Fig. 1 den schematischen Aufbau eii?;T Speicher-Karte mit elf Speicher-Moduln, deren einzelne Zellen über zwölf Adreßsignale parallel ansteuerbar sind,

Fig.2 den schematischen Aufbau des verwendeten Speicher-Adreß-Registers,

Fig.3 die erfindungsgemäße Block-Einteilung und Block-Auswahl.

Die Erfindung wird anhand eines Speichers beschrieben, dessen Speicherzeilen und Adressen-Decoder mit Feldeffekt-Transistoren aufgebaut und auf monolithischen Chips in integrierter Technik verwirklicht sind.

Der Speicheraufbau sei dergestalt angenommen, daß jeweils eine bestimmte Anzahl von wiederum eine bestimmte Anzahl von monolithisch integrierten Speicherzellen enthaltenden Chips zu einem sogenannten Speicher-Modul vereinigt sind. Eine Anzahl von Speicher-Moduln ist auf einer Speicher-Karte untergebracht Eine Reihe dieser Speicher-Karten bildet mit den erforderlichen Logik- und Steuerschaltungen den Gesamtspeicher.

Im betrachteten Beispiel bilden jeweils a-:ht Chips mit zusammen 2¹² = 4096 Speicherzellen ein Speicher-Modul SPM. Zur Adressierung der Speicherzellen in direktem Zugriff sind Adressen mit zwölf von einem Speicher Adreß-Register SAR geheferien Adreßsignalen SARSX ... SARSM (niedriger Ordnung) und eine von Adressen höherer Ordnung (Adreßsignale SARS13 ... SARS16) abgeleitete Karten-Auswahl vorgesehen. Das Speicher-Modul SPM ist intern als 64-Bit-Matrix mit 64 Worten organisiert, d. h. es enthält 2⁶ = 64 Wort-Decoder und 64 Bii-Decoder. Das Speicher-Modul SPM wird extern als 4096 · 1 verwendet, d. h. die Dateneingabe und die Datenausgabe erfolgt über ein Bit-Leitungspaar. Fig. 1 zeigt eine Speicher-Karte SPK, die beispielsweise aus einer Isolierstoffplatte besteht und auf der elf der genannten Speicher-Moduln SPM angeordnet sind. Diese elf Speicher-Moduln SPM haben zwar eine gemeinsame Adressierung, aber getrennte Dateneingänge und Datenausgänge. Es jq handelt sich also um eine 4 K · 11 Speicher-Karte. Die Ansteuerung erfolgt über für sämtliche Speicher-Moduln SPM gemeinsame, parallelgeschaltete, mit SA- REA i bis SAREA 12 bezeichnete Leitungen, die aus im folgenden erläuterten Gründen Adreßteilleitungelt genannt sind. Jede der zwölf Adreßteilleitungen ist mit einem zugeordneten In ,erface-Treiber ITR verbunden. Die Interface-Treiber befinden sich ebenfalls auf der Speicher-Karte SPK. Sie sind mit bipolaren Transistor ren aufgebaut und in integrierter Technik auf einem Halbleiter-Chip untergebracht Diese Interface-Treiber sind Verstärker mit der Aufgabe, die von den sie ansteuernden, emittergekoppelten Logikschaltungen gelieferten Signalamplituden (etwa 1 Volt) auf die bei Speicherzellen aus Feldeffekt-Transistoren erforderlichen höheren Signalamplituden (etwa 10 Volt) anzuheben. Die bei jedem Signalwechsel von diesen Treibern umzuladenden Kapazitäten Ce der AdreßteUleitungen sind in Fi g. 1 ebenfalls eingezeichnet

Der angenommene Speicher SP weist eine Gesamtkapazität von 2¹⁸ Worten mit jeweils 22 Bits auf insgesamt 128 Speicher-Karten SPK auf, von denen eine in Fig. 1 dargestellt ist Je 32 Speicher-Karten bilden einen Speicher-Block, der durch ein Block-Auswahlsignal adressierbar ist Die AdreEJeitungen sind, vom Speicher-Adreß-Register herkommend, auf die Spei; cher-BIöcke aufgefächert Die sich dabei bildenden Zweigleitungen sollen als »Adreßt/^leitungen« bezeichnet werden.

Fig.2 zeigt das Speicher-Adreß-Register SAR, über das die 2¹⁸ Worte des beschriebenen Speichers in bekannter Weise angesteuert werden. Es sind dementsprechend 18 Adreßsignaleingänge AE vorgesehen, über die jeweils zugeordnete Flip-Flops FF geschaltet werden. Die Eingänge der Flip-Flops sind zusätzlich an eine Taktimpulsquelle T angeschlossen. Über den Flip-Flops FFjeweils nachgeschaltets Leitungs-Treiber LTR stehen an den Ausgängen des Speicher-Adreß-Registers SAR die entsprechenden 18 Adreßsignale SARSi — SARSlS zur Verfugung. Zusätzlich wird in bekannter Weise über einen zusätzlichen Eingang mit einem weiteren Leitungs-Treiber LTR ein Speicher-Auswahlsignal SPA geliefert Dieses Signal zeigt dem Speicher an, daß alle 18 Adreßsignale SARS gültig sind und steuert die Lese- und Schreiboperation, wenn sich beispielsweise die Adressen SARS während raehrerer Zyklen nicht ändern. Der im Zusammenhang mit der Erfindung wesentliche und bekannte Teil der Adressierung der Speicherzellen auf den Speicher-Karten SPK besteht nun darin, daß die vom Speicher-Adreß-Register SAR am Ausgang der Leitungs-Treiber LTR 1 bis LTR 12 gelieferten Adreßsignale SARSX bis SARS12 gleichzeitig allen Speicher-Karten SPK aller Speicher-Blöcke zugeführt werden. Dies geschieht dadurch, daß jeder der die Adreßsignale SARS führenden Ausgänge des Speicher-Adreß-Registers SAR über jeweils zugeordnete Treiber TR (F i g. 3) mit den entsprechenden Interface-Treibern ITR jedes Speicher-Moduls SPM verbunden ist. Es wird also beispielsweise das Adreßsignal SARS1 jeweils über einen Treiber TR X als Adfrßsignal SAREX gleichzeitig den Interface-Treibern /77? 1 aller Speicher-Moduln SPM zugeführt und erscheint am Ausgang der Interface-Treiber als Adreßsignal SAREA 1 auf allen Adreßteilleitungen gleicher Bezeichnung.

Bei jeder Adressierung, d. h. bei jedem Signalwechsel am Ausgang d-r Interface-Treiber ITR auf den Speicher-Moduln müssen die Adreßteilleitungskapazitäten Ct-(FJg. 1) über die Interface-Treiber, also über deren Stromversorgungsquelle, umgeladen werden. Zieht man in Betracht, daß alle Adreßsignale sämtlicher Speicher-Karten SPK gleichzeitig geschaltet werden können, so wird offensichtlich, daß enorme Umladeströme von der Stromversorgungsquelle geliefert werden müssen. Dies sei an einem Zahlenbeispiel erläutert: Bezeichnet man die Zykluszeit des Sneicher-Aiiswahl-

signals SPA mit Tz, so beträgt die Schaltfrequenz der Adreßsignale (2 Tz). Nimmt man einen lineraren Anstieg der das Adreßsignal SAREA kennzeichnenden Spannung V am Ausgang eines einzelnen geschalteten Interface-Treibers ITR an, so muß die Stromversorgungsquelle mit der Spannung V während der Anstiegszeit / einen Selektionsstromimpuls; = Ce ■ V/t liefern. Durch Integration erhält man einen durch das Schalten eines Interface-Treibers bedingten mittleren Selektionsstrom / = C_E ■ V/2T_Z. ,₀

Als Zahlenwerte können angenommen werden: Cf = 400 pF (kapazitive Last an einer Adreßteilleitung einer Speicher-Karte), t - 40 ns, V=IO Volt und Tz = 500 ns. Damit erhält man am Ausgang eines Interface-Treibers einer Speicher-Karte SPK während |₅ eines Schaltvorganges einen Selektionsstromimpuls von /—100mA und dementsprechend einen mittleren Se!ekt!onssirom / - 4 mA. Zu diesen Werten kom.T.cr, noch die über das Speicher-Modul SPM gelieferten Anteile von etwa 10 mA beim Selektionsstromimpuls und etwa 5 mA beim mittleren Selektionsstrom, so daß sich für die Stromversorgungsquelle V ein Selektionsstromimpuls von /= 110 mA und ein mittlerer Selektionsstrom von / - 9 mA pro Karte ergibt. Schalten sämtliche zwölf Adreßsignale SAREA auf allen 128 Speicher-Karten SPK gleichzeitig, so ist beim betrachteten Speicher der Selektionsstromimpuls ; = 168,96 A und der mittlere Selektionsstrom / = 13,824 A.

Bezeichnet man den von der Stromversorgungsquelle im nicht adressierten Zustand des Speichers zu liefernden Strom mit Ruhestrom /*, so kann man zwei Arten von Stromänderungen zwischen dem adressierten und dem nicht adressierten Zustand unterscheiden. Die eine Stromänderung Aiergibt sich aus der Differenz von Selektionsstromimpuls / und Ruhestrom Jr, während sich die andere Stromänderung Al aus der Differenz von mittlerem Selektionsstrom"/und Ruhestrom /«ergibt

Mit dem angegebenen Zahlenbeispiel und der zulässigen Voraussetzung, daß der Ruhestrom Ir = 0 gesetzt werden kann, erhält man als Stromänderung zwischen adressiertem und nicht adressiertem Zustand die Wertet/= 16836 A.und Al = 13,824 A.

Daraus wird ersichtlich, welchen unterschiedlichen Belastungen das die erforderlichen Betriebsströme für die Speicher-Moduln SPM und die Interface-Treiber TTR liefernde Stromversorgungssystem ausgesetzt ist. Diese enormen unterschiedlichen Belastungen haben somit einen erheblichen Einfluß auf die Toleranzen des Stromversorgungsrystems, da der auszuregelnde Bereich sehr groß ist. Außerdem kennen die Stromänderungen Al und Ai Schwingungen im Stromversorgungssystem verursachen, wenn die Zykluszeit mit der Zeitkonstanten des Stromversorgungssystems übereinstimmt Diese gedämpften Schwingungen können die zulässigen Toleranzen weit übersteigen.

Der F i g. 3 ist ein erfindungsgemäßes Ausführungsbeispiel zu entnehmen, das die hohen Stromänderungen und die damit verbundenen Nachteile weitgehend vermeidet Sie zeigt das Speicher-Adreß-Register SAR nach F i g. 2 in einer Abwandlung der Signalausgänge SARS17 und SARS18. Die Adressierung der Speicherzellen auf den Speicher-Moduln SPM bzw. Speicher-Karten SPK erfolgt über die den Adressenleitungen SARS1 bis SARS12 entsprechenden, am Ausgang von Treibern 77? anstehenden Adreßsignalen SARE \ bis SARE12. Die mit ihren Ausgängen nicht besonders gezeigten Adreßsignale SARS 17 und SARSlS dienen der Block-Auswahl. Die Adreßsignale SARS13 bis SARS16 werden, da sie für das erfindungsgemäße Ausführungsbeispiel keine Bedeutung haben, lediglich angedeutet.

Von den bekannten Anordnungen unterscheidet sich das erfindungsgemäße Ausführungsbeispiel gemäß F i g. 3 nun dadurch, daß die Speicher-Blöcke BL durch die Block-Auswahlsignale BLA ausgewählt werden, indem die Adreßsignalzuführung (SARE 1 bis SARE12) nur zu dem auszuwählenden Speicherblock erfolgt. Die erforderlichen Schaltmaßnahmen sind in der F i g. J durch die dick ausgezogenen Zusätze wiedergegeben. Im betrachteten Ausführungsbeispiel erfolgt eine Aufteilung des Speichers in vier Blöcke BL 1 bis BL IV zu je 32 Speicher-Karten SPK. Die Block-Auswahlsignale BLA I bis BLA IV werden durch Decodierung der durch die Adreßsignale SARS17 und SARS18 gebildeten Block-Adressen erzeugt und als Tör-Sicucrsignaie für die Adreßsignale SARSX bis SARS 12 verwendet, die logisch identisch mit den Adreßsignalen SAREi bis SAREH für die Speicher-Moduln sind. Zu diesem Zweck werden die Eingänge der Treiber TR als Und-Tore ausgebildet, über die die Adreßsignale SARS. durch die Block-Auswahlsignale als Tor-Steuersignale gesteuert, den Treibern TR zugeführt werden. Die den Blöcken BL 1 bis BL IV zugeordneten Treiber 77? 1 I- TR 121 ,'Block I) bis TR 1 IV- TR 12 IV (Block IV) liefern dann entsprechend der Block-Auswahl die Adreßsignale SARE lediglich an den ausgewählten Block BL, d. h- es shid nur die Zellen des ausgewählten Blockes ansteuerbar. Mit anderen Worten, nur im selektierten Block können die Treiber die Kapazitäten Ce der Adreßleitungen SARE(F i g. 1), die zwischen den einzelnen Blöcken nicht verbunden sind, umladen. Daraus ist ersichtlich, daß eine Reduzierung des Selektionsstromes erreichbar ist Der Unterschied zwischen dem Selektionsstrom und dem Ruhestrom kann somit vermindert und die nachteiligen Wirkungen eines großen Unterschiedes können weitgehend ausgeschlossen werden.

Unter Zugrundelegung des angegebenen Zahlenbeispiels ergeben sich nachstehende Stromänderungen. Zur grundsätzlichen Vermeidung extrem hoher Selektionsströme bei großen Speichern wird dafür gesorgt, daß die vom System gelieferten Adressen SARS ihren Spannungswert nur einmal in der Zykluszeit Tz ändern. Das bedeutet daß die Zykluszeit der 16 Adressen SARS und der vier Block-Auswahlsignale 2 Tz ist Die Aufteilung auch der Adreßteilleitungen des Speichers in vier Blöcke verhindert somit das Schalten der Adreßsignale SARSm mindestens zwei Blöcken. Unter Voraussetzung der ungünstigsten Bedingungen erhält man somit eine Reduzierung des Selektionsstromimpulses / und des mittleren Selektionsstromes / um den Faktor 2. Der Selektionsstromimpuls / beträgt im betrachteten Beispiel somit höchstens 84,48 A. Die Stromänderung Al wird von 169 A auf 85 A reduziert. Es ist darauf hinzuweisen, daß mit dieser Reduzierung auch der Leistungsverbrauch des Speichers verkleinert wird.

Der Reduktionsfaktor kann ohne weiteres von 2 auf beispielsweise 4 erhöht werden, wenn der Speicher in acht Blöcke mit jeweils 16 Speicher-Karten aufgeteilt wird. Die Decodierung und die Verteilung der Block-Auswahlsignale muß dann entsprechend erweitert -»-erden.

Mit der Verwendung der Block-Auswahlsignale BLA als Tor-Steuersignale ist bei üblicher Gewinnung dieser Signale durch Decodierung geeigneter Adreßsignale

unter Verwendung von Und-Toren eine Erhöhung der Zugriffszeit verbunden. Nach dem Setzen des Speicher-Adreß-Registers SAR liegen die Adreßsignale SARS nach Durchlaufen der Leitungstreiber LTR am Eingang der Treiber TR. Die am Eingang dieser Treiber liegenden Tor-Steuersignale müssen durch eine entsprechend? Zeitfunktion für das Speicher-Adreß-Register SAR zunächst alle Treiber im gesamten Speicher sperren, bis die Block-Auswahl decodiert ist. Dafür muß man zum einen die aus der Bildung der wahren und

invertierten Adreßsignale und Decodierung der Block-Auswahl resultierende Verzögerung in zwei Stufen und zum andern die Verzögerung in einem Und-Tor für die Verknüpfung von Block-Auswahl und Zeitfunktion in Kauf nehmen.

Das Block-Auswahlsignal liegt gleichzeitig mit den Adreßsignalen SARSX bis SARS 12 an den Eingängen der Treiber TR, es kann also direkt als Tor-Steuersignal am Eingang der Treiber verwendet werden (Fig. 3).

Hierzu 3 Blatt Zeichnungen

Claims (3)

Patentansprüche:

1. Speicher-Adressierschaltung für in Speicher-Blöcken gruppierte, für Adressen gleicher Rangordnung über jeweils eine gemeinsame Adreßleitung betriebene Speicher-Chips, bei der aus der Adresse abgeleitete Block-Auswahlsignale die Speicher-Blockauswahl steuern, jede Adreßleitung in eine der Anzahl der Speicher-Blöcke entsprechende Anzahl von Adreßteilleitungen aufgefächert ist, von denen jede einen der Speicher-Blöcke bedient, dadurch gekennzeichnet, daß die Block-Auswahlsignale (BLA I bis BLA IV) als Tor-Steuersignale zur Ansteuerung der Adreßteilleitungen des jeweils selektierten Speicher-Blockes (BL) dienen.

2. Speicher-Adressierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Ansteuerung jeder Adreßteilleii'Mig über einen zugeordneten Treiber CTR) erfolgt dessen Eingang als Und-Tor ausgebildet ist, dem das jeweilige Adreßsignal (SARS 1 bis SARS12) und das Tor-Steuersignal als Eingangsbedingungen zugeführt werden.

3. Speicher-Adressierschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Decodierung der Blockadresse durch eine Und-Verknüpfung von Adreßsignalen aus dem Speicher-Adreß-Register erfolgt.