DE2364785C3 - Integrierter Halbleiterspeicher mit nach guten und defekten Speicherzellen sortierten Speicherzellen - Google Patents

Description

Die Erfindung betrifft einen integrierten Halbleiterspeicher mit Speicherzellen, die während des Herstellungsvorgangs des Speichers vor dem Aufbringen auf Speicherkarten geprüft und sortiert werden, nach dem Oberbegriff des Anspruchs 1.
Bei Matrixspeichern mit Magnetkernen hat man die schadhaften Speicherzellen dadurch zu ersetzen versucht daß von vornherein bei der Herstellung mehrere Leitungen, d. h. Speicherzellen, vorgesehen waren, als eigentlich für die erforderliche Speicherkapazität benötigt wurden. Tritt nun an einer Stelle in einer

ίο Wortleitung oder Bitleitung ein Fehler auf, dann wird

die gesamte Wortleitung oder Bitleitung, in der der

--Fehler auftritt, unwirksam gemacht und durch zwischen den Decodern und der Speichermatrix liegende Schalter eine der redundanten Leitungen an deren Stelle angesteuert Diese Art der Kompensation von schadhaften Speicherzellen hat jedoch den Nachteil, daß ganze Zellengruppen im Speicher redundant sind, die den Preis des Speichers wesentlich erhöhen. Auch hat es sich gezeigt daß eine derartige Kompensation von schad-

haften Speicherstellen bei Halbleiterspeichern nicht eingesetzt werden kann, da bei der Herstellung von Halbleiterspeichern eine wesentlich größere Fehlerrate innerhalb eines Speicherplättchens auftritt als bei Ferritkernspeichern.

So ist ein monolithischer Halbleiterspeicher zur Kompensation von schadhaften Speicherstellen bekannt der dem die Speicherplättchen in willkürliche Quadranten bzw. Sektoren unterteilt sind, die Speicherplättchen so zueinander auf einer Schaltkarte angeord-

JO net» sind, daß alle Schaltkarten in bezug auf die Teile oder Abschnitte identisch sind, die fehlerhafte Speicherzellen enthalten, und daß durch eine Transformationsschaltung die Adressen so transformiert werden, daß die nicht fehlerhaften Speicherzellen logisch in zusammen-

hängenden Adreßstellen angeordnet sind, in denen die fehlerhaften Bitpositionen in höhere Adreßstellen transformiert werden. Aus den teilweise defekten Speicherplättchen werden V«, V₂, V₄ oder V_n teilweise genutzte Speicher mit zugehörigem Adreßpufferspei-

eher aufgebaut deren Speicherzellen-Adressen über den zugehörigen Adreßpufferspeicher so transformiert werden, daß die nicht fehlerhaften Speicherzellen logisch in zusammenhängenden Adreßstellen nach außen wirksam werden (DT-OS 21 44 870).

Diese Schaltungsanordnung hat zwar den Vorteil, daß mit Fehlern behaftete Speicherplättchen verwendet werden können, sie hat jedoch den Nachteil, daß aus den fehlerhaften Speicherplättchen nur ³Λ, V₂ oder V_n geteilte Speicher aufgebaut werden können oder daß

so solche teilweise funktionierenden Speicher dann mit einigem fertigungstechnischen Aufwand zu ganzen Speichern erst zusammengesetzt werden müssen.

Durch die amerikanische Patentschrift 32 22 653 ist eine weitere Schaltungsanordnung zur Kompensation schadhafter Speicherzellen bekanntgeworden, die die durch ein zusätzliches Fehlermarkierungsbit gekennzeichneten Speicherzellen innerhalb eines Speichers über ein Steuernetzwerk automatisch ersetzt. Wird beim Speicheranruf z. B. eine schadhafte Speicherzelle

angesteuert dann wird über eine Vergleichsschaltung bewirkt, daß eine Alternativadresse, die eine freie, nicht schadhafte Speicherzelle bezeichnet automatisch angesteuert wird. Diese Schaltungsanordnung zum automatischen Ersatz einer schadhaften Speicherzelle hat jedoch

b5 den Nachteil, daß ein sehr hoher Aufwand an Schaltmitteln und Zeit benötigt wird, um eine schadhafte Bitstelle zu ersetzen.
Weiterhin ist durch die deutsche Offenlegungsschrift

3 4

19 Ol 806 eine Schaltungsanordnung zur Kompensation IB gezeigten Speichers,

schadhafter Speicherzellen in monolithischen Speichern F i g. 3 das im Ausführungsbeispiel benutzte Adreß-

bekaingeworden, die mit einem dem Hauptspeicher feld,

zugeordneten Fehlerkorrekturspeicher arbeitet und Fig.4 Modulsätze, die Halbleiterplättchen mit

dadurch gekennzeichnet ist, daß der Fehlerkorrektur- 5 Fehlern in eurem bestimmten Oktanten enthalten und

speicher in etwa dasselbe Verhältnis von schadhaften einen Modulsatz mit lauter guten Halbleiterplättchen

Speicherstellen zu nicht schadhaften Speicherstellen auf einer Speicherkarte,

aufweist wie der Hauptspeicher und daß um Fehlerkor- F i g. 5A—5D die in der logischen Schaltung verwen-

rekturspeicher sowohl die schadhafte Speichersteile des deten Grundschaltungen,

Hauptspeichers als auch eine korrigierte Bitinformation io F i g. 6 in einem Blockdiagramm die in F i g. 1 gezeigte

gespeichert sein kann und daß Zugriffsschaltungen Entscheidungsschaltung und die Adreßübersetzungs-

vorhanden sind, die auf den Hauptspeicher und den schaltung,

Fehlerkorrekturspeicher gleichzeitig wirken, so daß die F i g. 7 in einem Blockdiagramm die Spaltenauswahl-

aus dem Hauptspeicher aufgelesenen Informationen in schaltung der F i g. 1,

das nachgeschaltete Register eingetragen werden und 15 Fig.8 eine Speicherkarte mit Modulsätzen aus V₈

daß das aus dem Fehlerkorrekturspeicher ausgelesene guten Halbleiterplättchen und einem Satz aus ganz

Wort auf den Eingang eines nachgeschalteten Assozia- guten Halbleiterplättchen und

tivspeichers gegeben wird, so daß bei Obereinstimmung F i g. 9 eine Speicherkarte mit Moduln aus lauter

der anhegenden Information mit einer im Assoziativ- guten Halbleiterplättchen.

speicher gespeicherten Information über eine ridchge- 20 In den Fig. IA und IB ist schematisch ein

schaltete Steuerschaltung die schadhafte Speicherstelle monolithischer Speicher gezeigt Der Speicher umfaßt

im Hauptspeicher lokalisiert und im Register korrigiert mehrere Speicherkarten 10, die auf einer nicht

wird. Obwohl sich diese Lösung insbesondere für dargestellten Speichertafel befestigt sind. Jede

monolithische Halbleiterspeicher eignet, hat sie jedoch Speicherkarte 10 hat eine Kapazität von 32 768

den großen Nachteil, daß Assoziativspeicher vorhanden 25 Wörtern von je vier Bits. Eine solche Karte ist der

sein müssen und daß außerdem ein zusätzlicher Klarheit halber gezeigt, auf der Tafel sind jedoch

Fehlerkorrekturspeicher erforderlich ist vorzugsweise 18 derartige Karten befestigt und bilden Der Erfindung liegt deshalb die Aufgabe zugrunde, einen Speicher mit 32 K Wörtern von je 72 Bits. Der

einen integrierten Halbleiterspeicher mit fehlerhaften Speicher wird durch eine Adresse adressiert, die im

Speicherstellen so aufzubauen, daß Speicherplättchen 30 Adreßregister 14 gespeichert ist, von wo 15 Adreßlei-

mit fehlerhaften Speicherzellen in verschiedenen tungen mit der Beschriftung B0, Bl,.., B14 ausgehen.

Bereichen oder Sektoren in einem Speicher verwendet Alle Adreßsignale werden gepuffert oder geleitet, um

werden können, ohne daß komplizierte Übersetzungs- alle Speicherkarten 10 zu treiben. Auf jeder Karte 10

schaltungen erforderlich sind und in sich geschlossene sind mehrere Spalten von Moduln 13 befestigt, auf

Speicher mit voller Speicherkapazität, d. h. ohne 35 denen wiederum teilweise defekte Halbleiterplättchen

zusätzliche Korrekturspeicher im Herstellungsprozeß 11 angebracht sind. Die Karten 10 enthalten auch eine

aufgebaut werden können. einzige Spalte mit Moduln 13, auf denen fehlerfreie

Die erfindungsgemäße Lösung der Aufgabe ist im Halbleiterplättchen 12 befestigt sind. In der vorliegenkennzeichnenden Teil des Patentanspruchs 1 angege- den Anordnung enthält jedes Halbleiterplättchen 11 ben. 40 eine Gruppe von 1024 adressierbaren Speicherstellen,

Durch die Aufteilung der Halbleiterplättchen mit die zusammen 4096 Stellen pro Modul 13 ergeben. Es defekten Speicherzellen sowie der Halbleiterplättchen gibt also acht Spalten mal vier Reihen aus Moduln, die je mit keiner defekten Speicherzelle in Oktanten ist es vier teilweise defekte Halbleiterplättchen 11 enthalten, möglich, daß die fehlerhaften Halbleiterplättchen besser Ein Oktant eines jeden teilweise defekten Halbleiterais bisher genutzt werden können. Bei den bisher 45 plättchens 11 enthält nicht arbeitende oder anderweitig bekannten, in Quadranten aufteilbaren Halbleiterplätt- defekte Speicherstellen und ist daher nicht zu brauchen, chen ist beim Auftreten nur eines Bitfehlers innerhalb Sehr wichtig ist der Umstand, daß derselbe Oktant, z. B. eines Quadranten dieser und damit alle Zellen in ihm der siebente Oktant, in jedem Halbleiterplättchen U auf unbrauchbar geworden. Traten nur zwei Bitfehler einer bestimmten Karte 10 der defekte Oktant ist Um innerhalb zweier verschiedener Quadranten auf, dann 50 diese defekten Oktanten zu kompensieren, ist eine war ein halbes Halbleiterplättchen unbrauchbar. Ein weitere Spalte aus Moduln 13 vorgesehen, die weiterer Vorteil der vorliegenden Aufteilung in fehlerfreie Halbleiterplättchen 12 enthält Andere Oktanten besteht darin, daß beim Aufbringen der Speicherkarten 10 können fehlerhafte Halbleiterplätt-Speicherplättchen auf eine Schaltkarte oder Speicher- chen enthalten, die Fehler in einem anderen Oktanten, karte, die Halbleiterplättchen mit fehlerhaften Oktanten 55 z.B. dem zweiten Oktanten, sowie fehlerfreie HaIbso angeordnet werden, daß jede Reihe von Halbleiter- leiterplättchen enthalten. Noch andere Karten 10 plättchen mit fehlerhaften Oktanten durch ein fehler- können nur fehlerfreie Halbleiterplättchen enthalten, freies Halbleiterplättchen in dieser Reihe ersetzt Die Erfindung ist nicht auf Halbleiterplättchen mit werden kann. Eine bessere Ausnutzung der Speicher- defekten Oktanten begrenzt Halbleiterplättchen mit plättchen und eine einfachere Anordnung auf einer ω defekten Vierteln können ζ. Β. ebenfalls benutzt werden, Schalt- bzw. Speicherkarte als bisher ist dadurch dann braucht man jedoch zwei Spalten mit fehlerfreien möglich. Halbleiterplättchen.

Ein Ausführungsbeispiel der Erfindung ist in den Im Ausrührungsbeispiel der Erfindung umfaßt jedes Zeichnungen dargestellt und wird anschließend näher Halbleitei plättchen zwei Speicherelemente, die separat

beschrieben. Es zeigen 65 adressiert werden.

Fig. IA und IB schematisch einen monolithischen So erscheint dem System jedes Halbleiterplättchen 11 Speicher, und 12 tatsächlich als separat adressierte Gruppe, die F i g. 2B ein Halbleiterplättchew des in F i g. 1A und nachfolgend als VrHalbleiterplättchen bezeichnet wird.

Der Klarheit halber ist in den Fig. IA und IB ein solches ¹/₂-Halbleiterplättchen mit den Nr. 11' —11" und 12'—12" für das teilweise defekte bzw. fehlerfreie Halbleiterplättchen bezeichnet.

Die 15 Adreßleitungen vom Register 14 treiben alle Karten 10 folgendermaßen: die Leitungen Bl bis B6 adressieren die in jeder Anordnung im Halbleiterplättchen 11 hergestellten Bitdecodierer und wählen eine von 64 Spalten der Speicherstellen auf jeder '/2-HaIbleiterplättchenanordnung im Halbleiterplättchen 11'. Die Leitungen B 7, B 8 und B 9 adressieren Wortdecodierer zur Wahl einer von acht Reihen der Speicherstellen. Die Adreßleitungen BO, ßlO und fill werden in der V2-Halbleiterplättchen-Auswahlschaltung 26 decodiert zur Wahl eines der acht '^-Halbleiterplättchen 11' auf jedem Modui 13. Die Adreßleitungen B12, S13 und B14 werden am Anfang in der Spaltenauswahlschaltung 20 decodiert zur Wahl einer von acht Spalten der Moduln 13, die die Halbleiterplättchen 11 enthalten. Ein !^-Halbleiterplättchen von 512 Bits auf jedem Modul 13 wird durch eine Kombination einer von zwei CSY-Leitungen mit einer von vier CSX-Leitungen voll gewählt, die von der '^-Halbleiterplättchen-Auswahlschaltung 26 ausgehen. Das Bit δ 10 wählt die CSY-Leitung und die Bits B0 und fill die CSX-Leitung. Wenn die '/2-Halbleiterplättchen-Wahladresse und die Modulspaltenadresse übereinstimmen, wird das an derselben relativen '/^-Halbleiterplättchen-Position befindliche Halbleiterplättchen auf jedem Modul 13 in einer Spalte aus vier Moduln gleichzeitig gewählt und für einen Lese- oder Schreibzyklus von vier Bits gespeist Dieser Vorgang läuft auf allen Speicherkarten 10 ab.

Wie bereits gesagt wurde, wählen die Adreßleitungen BT, S8 und fi9 am Anfang einen bestimmten Reihensektor, der '/2-Halbleiterplättchen-Struktur. Im Ausführungsbeispiel sind die Reihensektoren-Oktanten des Halbleiterplättchens und einer dieser Oktanten ist auf jedem der fehlerhaften '/VHalbleiterplättchen 1Γ und 11" fehlerhaft Die in Fig. 1 gezeigten Oktantenwahl-Adreßleitungen BT, BS und fi9 bilden den Eingang vom Register 14 zum Entscheidungsblock 22. Dieser Block stellt fest, ob der fehlerhafte Oktant auf den Halbleiterplättchen^adressiert wird und erzeugt ein Signal »&< oder »S«, abhängig davon, ob ein fehlerhafter Oktant vom System aufgerufen wird oder nicht

Die gewählte Spalte der vom System aufgerufenen Matrixmoduln wird, wie bereits gesagt, durch Decodierung der Bits fili B13, und B14 bestimmt Wenn jedoch ein fehlerhafter Oktant auf einem Halbleiterplättehen_ll adressiert wird, was durch das Signal S= S7 ■ BS ■ B 9 angezeigt wird, werden die Daten in einem vollständig guten Halbleiterplättchen 12 gespeichert oder von dort abgerufen. Das erfolgt durch die Ausgabe »S« vom Entscheidungsblock 22, die in Verbindung mit den Signalen auf den Spaltenadreßleitungen B12, B13 und B14 in der Spaltenauswahlschaltung 20 decodiert wird zur Adressierung der neunten Spalte aus lauter guten Halbleiterplättchen und nicht der ersten acht Spalten aus teilweise fehlerhaften j Halbleiterplättchen.

Der Adreßübersetzer 24 empfängt Eingänge vom Entscheidungsblock22, die den Zustand der Bits BT, B% und B 9 anzeigen und von Spaltenauswahlschaltung 20, die den Zustand der Bits B12, B13 und B14 anzeigen. Der Adreßübersetzer 24 wählt die Adresse eines Oktanten in einem ganz guten Halbleiterplättchen 12, die der Adresse eines fehlerhaften Oktanten entspricht, der durch das Adreßregister 14 ausgewählt wurde. Auf jeder der sechs Ausgangsleitungen von Adreßübersetzer 24 gibt es zwei mögliche verschiedene Ausgaben. ^r> Wenn ein fehlerhafter Oktant adressiert wird, dann erscheint das 5-Signal und die Spaltenwahlbits B12, B13 und B14 erzeugen Signale auf den Oktantenadreßleitungen BJT, BJS und ß/9 durch die Überbrückungsschaltung 27. Diese Signale adressieren über einen

in Reihendecodierer in einem ganz guten Halbleiterplättchen den Oktanten, der dem fehlerhaften durch das Register 14 aufgerufenen Oktanten entspricht

Wenn einer der sieben fehlerfreien Oktanten in einem teilweise fehlerhaften Halbleiterplättchen 11 adressiert wird, dann erscheint das Signal Sund die Oktantenwahlbits B 7, B S und B 9 erzeugen Signale auf den Leitungen BJT, BJS und BJ9 und wählen den adressierten Oktanten auf normale Weise.

Die Überbrückungsschaltung 27 ist eine program-

mierbare Einrichtung, die einzeln auf jeder Karte verdrahtet ist, um sicherzustellen, daß ein niedriger Signalpegel auf jeder der Adreßleitungen BT, BS und ß9, d. h. logisch B~T ■ 51 · B% immer den fehlerhaften Oktanten von Speicherstellen in jedem Halbleiterplätt chen 11 darstellt. Ungeachtet das tatsächlich im Halbleiterplättchen defekten Oktanten stellt die Adresse BT ■ BS ■ B9 den fehlerhaften Oktanten dar und diese Adresse wird vermieden. Statt dessen werden die Signale zu einem entsprechenden Oktanten auf einem vollständig guten '^-Halbleiterplättchen 12' oder 12" auf der Matrixkarte 10 geleitet

Die vorliegende Erfindung betrachtet auch die Verwendung von vollständig guten Halbleiterplättchen auf einigen Speicherkarten nach der Entscheidung des Konstrukteurs und abhängig vom Produktionsausstoß. Wenn jedes Halbleiterplättchen auf der Karte fehlerfrei ist, werden nur acht Modulspalten im Gegensatz zu den in den Fig.IA und IB gezeigten neun Spalten vorgesehen. In diesem Fall isil die »S«-Ausgabe des Entscheidungsblockes 22 permanent mit einer gestrichelt dargestellten Bindeschaltung 23 verdrahtet und hat den permanenten Wert S Durch diese Vorrichtung wirkt die Spaltenauswahlschaltung 20 als standardmäßiger 3-8-Decodierer und kann niemals die neunte Spalte der Halbleiterplättchen wählen.

Jedes teilweise fehlerhafte Halbleiterplättchen 11 und ein fehlerfreies Halbleiterplättchen 12 sind bekanntlich in zwei 'A-Halbleiterplättchen mit 512 Speicherzellen unterteilt, von denen jede ein Inlormationsbit speichern

so kann. F i g. 2 zeigt ein Halbleiterplättchen schematisch. Der Einfachheit halber ist nur ein teilweise fehlerhaftes Halbleiterplättchen 11 gezeigt: und das fehlerfreie Halbleiterplättchen 12 unterscheidet sich nur dadurch daß einer der Oktanten im Halbleiterplättchen 11 fehlerhaft ist und nicht benutzt wird.

Eine Zelle 33 kann nur wirklich gewählt werden, wem Reihen- und Spaltenadressen nach Bestimmung durcr die '^Halbleiterplättchen-Ausw ahlschaltung 34 zusammenfallen. Wenn dieser Fall am Halbleiterplättchen 11 eintritt, wird es auf volle Speisespannung geschaltet, unc der Oktantdecodierer 30 sowie der Bitdecodierer 31 werden betätigt Wenn das Halbleiterplättchen gewählt wurde, wird die Zelle 33 decodiert durch die Adreßleitung Bl, ß2,..„ J36 und B/7, fi/8 und BJi

es von der Schaltung für die Speisespannung 28 (F i g. IA).

Diese neun Adreßleitungen führen zu allen teilweise

fehlerhaften '^-Halbleiterplättchen 11' und 11" sowie

zu allen fehlerfreien VrHalbleiterplättchen 12* und 12"

auf allen Speicherkarten 10.

Drei der sieben Adreßleitungen laufen zum Wortdecodierer 30 auf dem Halbleiterplättchen. Die drei Adressen werden decodiert und auf volle Spannung gebracht, um eine von acht zur Matrix 32 der Speicherzelle 33 führenden Leitungen 36 zu wählen. Jede Ausgabe vom Wortdecodierer 30 treibt eine Reihe aus 64 Zellen 33.

Sechs der neun AdreQleitungen werden an einen Bitdecodierer 31 auf dem Halbleiterplättchen geführt, um einen von 64 Abfrage-Vorverstärkern auf dem Halbleiterplättchen zu wählen. Der gewählte Abfrage-Vorverstärker wiederum bringt eine der 64 Bitleitungen 37 auf volle Speisespannung. Jede Bitleitung 37 ist an eine Spalte von acht Zellen 33 angeschlossen. Am Schnittpunkt der gewählten Wortleitung 36 mit der gewählten Bitleitung 37 wird eine Zelle 33 auf jedem Modul 13 in einer gewählten Spalte auf jeder Karte 10 ausgewählt Diese vier Bits pro Karte werden im vorliegenden Ausführungsbeispiel parallel adressiert.

In der Speicherzelle 33 werden Daten gespeichert, wenn der Schreibimpuls und das Datensignal in der Lese/Schreibschaltung 35 zusammentreffen. Durch dieses Zusammentreffen wird einer von 64 Abfrage-Vorverstärkern 31 vorbereitet, die durch die sechs Adreßleitungen gewählt wurden, und Daten werden in die decodierte Speicherzelle 33 über die ausgewählte Bitleitung 37 geleitet

Wenn der Leseimpuls an der L/S-Schaltung 35 anliegt, erkennt der Abfrage-Vorverstärker 31 den Zustand der Speicherzelle 33 und leitet das Signal an einen Abfrageverstärker 38 auf dem '/2-Halbleiterplättchen 11'. Der Abfrageverstärker 38 wiederum sendet die Daten an einen letzten Abfrageverstärker 21, der auf der Speicherkarte 10 angebracht ist

Im Ausführungsbeispiel enthält jeder Oktant nur eine Zellenreihe. Bei einer 10 χ 32 Matrix würde jeder Oktant zwei Reihen aus Zellen enthalten und dadurch vier Reihenadreßbits, z.B. B6, BT, BS und B9 erfordern. Trotzdem werden nur drei der vier Adreßbits durch den Entscheidungsblock 22 und Adreßübersetzer 24 gebraucht

Der vorhandene 32K-mal-4-Bit-Speicher aus Halbleiterplättchensätzen mit Fehlern in einem bestimmten Sektor und einem Satz fehlerfreier Speicherhalbleiterplättchen kann ausgetauscht werden gegen einen 32K-mal-4-Bit-Speicher aus fehlerfreien Halbleiterplättchen. Er läßt sich ebenfalls gegen einen Speicher austauschen, der aus Halbleiterplättchensätzen mit Fehlern in einem anderen Sektor und einem Satz fehlerfreier Halbleiterplättchen besteht Die Arbeitsweise des Speichers ist dieselbe. Die einzigen Unterschiede liegen in der Anzahl von Speichermoduln 11, die auf der Speicherkarte 10 erforderlich sind, der Verdrahtung der Oberbrückungsschaltung 27 und der Benutzung der Bindeschaltung 23.

Bei der Herstellung eines monolithischen Speichers besteht der erste Schritt in der Herstellung mehrerer integrierter Schaltungshalbieiterplättchen, auf denen sich jeweils eine Matrix aus 1024 Speicherstellen befindet Die Halbleiterplättchen werden dann geprüft um festzustellen, weiche Zellen in der Matrix fehlerhaft sind. Dann werden die Halbleiterplättchen so sortiert, daß eine erste Sorte einwandfreie Zellen enthält und acht andere Sorten fehlerhafte Zellen nur in einem entsprechenden Oktanten eines jeden VrHalbleiterplättchen. Die Halbleiterplättchen mit Fehlern in mehr als einem Oktanten in jedem '/2-Halbleiterplättchen werden zurückgewisen. Einige dieser zurückgewiesener Halbleiterplättchen können jedoch in einem Speichersystem benutzt werden, das mit ³A-guten Halbleiterplättchen arbeitet. Die Halbleiterplättchen werden dann auf Moduln 13 in bekannter Weise zusammengesetzt Die teilweise fehlerhaften Halbleiterplättchen mil Fehlern in einem bestimmten Oktanten werden aul Moduln zusammengesetzt, die die ersten acht Spalter auf der Karte 10 bilden. Jede Spalte enthält viei

ίο teilweise fehlerhafte Halbleiterplättchen oder achi teilweise fehlerhafte '^-Halbleiterplättchen, wobei die

Fehler in demselben Oktanten eines jeden '/2-HaIb-

leiterplättchens liegen.

Die gewöhnliche Kapazität eines jeden Speichermo-

duls beträgt V₈ der Modulkapazität. Alle Schaltunger einschließlich der fehlerhaften werden jedoch noch mil Strom versorgt und verbrauchen denselben Strom wie die fehlerfreien Moduln. Um dieselbe nutzbare Speicherkapazität pro Karte zu erhalten, sind mehl Moduln erforderlich. Die vorliegende Logik ist also se ausgelegt, daß sie mit einer Kombination vor zweiunddreißig 3584-Bit-Speichermoduln und vier 4096-Bit-Speichermoduln arbeitet und eine Speicherkarte von 131 072 Bits erhält Die zum Treiben dei Speicherkarten 10 verwendete Logik ist auf einei separaten Karte enthalten und treibt alle Speicherkar ten parallel. Daher braucht nur die Arbeitsweise einei Speicherkarte zum Verständnis der Arbeitsweise des ganzen Speichers erklärt zu werden.

Um eine 32-mal-4-Bit-Karte zu adressieren, wie eir 15 Bit großes binäres Adreßfeld benötigt Diese 15 Adressen sind in drei Kategorien unterteilt: dre V2-Halbleiterplättchen-Auswahladressen, drei Spalten-Auswahladressen und neun Zellen-Auswahladressen Nach Darstellung in F i g. 3 sind die drei '^-Halbleiterplättchen Auswahladressen bezeichnet mit BO, B10 unc 511; die drei Spalten-Auswahladressen mit BiZ 513 und B14 und die neun Zellen-Auswahladressen mit B1 52,. ,59.

Die drei '^-Halbleiterplättchen-Auswahladreßbiti BO, BiO und SIl decodieren eines von achi V₂-Halbleiterplättchen auf jedem Modul.

Nach Darstellung in Tabelle I wählt das Bit B10 eine CSY-Leitung in der Wahlschaltung 26 und die Bits ßll und 50 eine CSX-Leitung, um ein entsprechend gelegenes '^-Halbleiterplättchen auf jedem Modul 13 ir allen Spalten einschließlich der Spalte der fehlerfreier Halbleiterplätichen voll zu wählen.

50 Tabelle I	55	51Ö	—	—	Ausgaben
	510	—	-
Entscheidungsblock 22	—	5ΪΪ	5Ö	CSYl
Eingaben	—	511	50	CSYl
50 _	511	50	CSXl
_	511	50	CSXl
			CSX3
			CSX4

Diese funktionieren genauso wie im Falle eine: Speichers aus einwandfreien Speicherplättchen. Es wire

ein Modul 13 erklärt, und die Erklärung gilt für alle

Moduln gleichermaßen. Alle weiteren Erklärunger

werden daher nur für ein einzelnes Modul gegeben unc

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die Adreßbus BO, BIO und ßll werden nicht weiter diskutiert.

Die Auswahladressen für neun Zellen laufen zu allen Halbleiterplättchen aller Moduln auf allen Karten. Diese Adressen wählen eine von 512 Zellen auf einem ■-> '^-Halbleiterplättchen. Sechs der neun Adreßbits laufen zur Speicherkarte, ohne durch die in den F i g. 6 und 7 gezeigten Schaltung beeinflußt zu werden. Gemäß späterer Beschreibung sind für das Ausführungsbeispiel nur die drei Zeller, ,uswahl-Adreßbits B 7, B 8 und B 9 ι ο wichtig. Am Ausgang der Überbrückungsschaltung 27 werden diese Adressen zu BJ 7, BJS und ß/9, die zur Decodierung des adressierten Oktanten auf dem Halbleiterplättchen benutzt werden.

Der verwendete Spezial-Abfrageendverstärker 21 in ι > F i g. 1B wird bestimmt durch den Zustand der Bits ßl2, BT, BS und 59. Jede Modulreihe wird durch einen Satz von zwei Abfrageverstärkern, einen oberen und einen unteren, bedient. Wenn ein fehlerhafter Oktant gewählt wurde und B12 auf seinem echten oder komplementären Signalpegel steht, wird entsprechend der untere oder obere Abfrageverstärker gewählt, der jede Reihe bedient. Wenn andererseits ein fehlerhafter Oktant gewählt wurde, wird der untere Abfrageverstärker ungeachtet des Zustandes von B12 gewählt.

F i g. 4 zeigt die Anlage von Moduln mit Halbleiterplättchen, die fehlerhafte Oktanten haben und mit PG-Moduln bezeichnet sind, und von Moduln, die einwandfrei Halbleiterplättchen enthalten und mit AG-Moduln bezeichnet sind. Jedes PG-Modul enthält acht fehlerhafte Oktanten, einen auf jedem '/2-Halbleiterpiättchen. Diese fehlerhaften Oktanten haben einen entsprechenden fehlerfreien Oktanten in einem V2-Halbleiterplättchen auf einem AG-Modul, d.h., normalerweise im fehlerhaften Oktanten gespeicherte oder von dort abgerufene Information wird statt dessen im entsprechenden fehlerfreien Oktanten behandelt. Im in Fig.4 gezeigten Ausführungsbeispiel wird jede Reihe von acht PG-Moduln durch ein AG-Modul in dieser Reihe bedient. Wegrfn der Art, in der die CSX- und CSY-Leitung die '^-Halbleiterplättchen auf einem Modul einschließlich des AG-Moduls (siehe Tabelle I) wählen, bedient jedes '^-Halbleiterplättchen im AG-Modul ein '/2-Halbleiterplättchen auf jedem Modul in der Reihe an derselben relativen Position.

Die Fig.6 und 7 zeigen die Schaltung zum Umwandeln der hereinkommenden Adresse in der Art, daß ein fehlerfreies Halbleiterplättchen gewählt wird, wenn ein fehlerhafter Oktant adressiert wird. Die Schaltung in diesen Figuren ist in Form einer negativen Logik aufgebaut, was soviel heißen soll, daß eine negative Eingangsspannung für ein Schaltglied das echte Signal und eine positive Eingangsspannung das Komplementärsignal darstellen. Die negative Logik fand weitverbreitete Anwendung in den mit NPN-Transistoren arbeitenden emittergekoppelten logischen Schaltkreisen und ist in Fachkreisen allgemein bekannt

Fig.5A zeigt den zur Bildung der negativen logischen Schaltkreise benutzten logischen Grundblock, das negative UND-Glied. Bei Verwendung eines solchen NAND-Gliedes ergibt ein echtes Signal, d. h. ein negatives Signal auf allen Eingangsleitungen W, X, Y und Z die N AND-Ausgabe auf dem oberen Signalpegel des Schaltgliedes, d. h.

- = W ■ X ■ YZ.

Die übrigen Fig. 5B, 5C und 5D sind aus diesem NAND-Glied gebildete Variationen. Die Fig.5B zeigt ein Schaltglied mit der Bezeichnung AR mit einem Eingang und dem invertierten Ausgang auf dem oberen Signalpegel und dem wahren Eingang auf dem unteren Signalpegel. F i g. 5C ist ein Inverter mit einem Eingang und einem Ausgang.

Fig.5D zeigt eine Kombination von zwei NAND-Gliedern für ODER-Funktionen. Da die Blocks vorzugsweise aus einer emittergekoppelten Logik gebildet werden, bei der extern der Kollektor zur Bildung der UND-Funktion und intern der Emitter zur Bildung der O D ER-Funktion verbunden sein können, wird zur Bezeichnung der ODER-Funktion das Rautenzeichen O verwendet. In F i g. 5D gibt der Anschluß Π an, daß die ODER-Verbindung hinter der Emitterausgabe liegt, wogegen der Anschluß TI angibt, daß die Kollektoren verbunden sind. Die Ausgabe am Anschluß Tl ist also die negativ verbundene UND-Funktion und die Ausgabe am Anschluß Tl die negativ verbundene ODER-Funktion. Die Schaltung in den Fig. 6 und 7 ist aufgebaut unter alleiniger Verwendung der negativen UND-Blocks in den Fig. 5A-5D.

F i g. 6 zeigt die logischen Blocks, die den Entscheidungsblock 22 und den Adreßübersetzer 24 der F i g. 1A bilden. Der Entscheidungsblock 22 erzeugt die S-Ausgabe als Funktion der Adreßbits Bl, B8 und B9. Die Adressierung des Systems ist, wie bereits gesagt, so angeordnet, daß ein Komplementniveau auf jedem dieser Bits, d. h. logisch Bl ■ Bi ■ B9 anzeigt, daß ein fehlerhafter Oktant in den teilweise fehlerhaften Chips gewählt wurde.

Der Entscheidungsblock 22 enthält einen Satz von drei AR-Blocks, deren obere Ausgänge als dreibahnige negative UN D-Verbindung zum Anschluß T3 führen. Eine negative oder echte Ausgabe 5 tritt am Anschluß TZ auf, wenn alle Eingänge positiv sind, d. h. Bl ■ B 8 ■ B 9 und umgekehrt tritt eine Komplementäre Ausgabe S auf, wenn jeder Eingang negativ ist, d. h.

- = W- X ■ Y- Z= W+X+ Y+Z.

Die untere Ausgabe des NAND-Blockes der F i g. 5A ist die Umkehrung der oberen Ausgabe, ■ d. h.

65 Der Adreßübersetzer 24 dient der Übersetzung der Adresse eines fehlerhaften Halbleiterplättchen-Oktanten in eine andere Adresse in einem entsprechenden Oktanten eines einwandfreien Halbleiterplättchens aufgrund des Signals £ mit den Oktantenwahlbits Bl, B 8 und B 9 wählt der Adreßübersetzer 24 einen Oktant auf einem teilweise fehlerhaften Halbleiterplättchen 11, wenn der gewählte Oktant einer der sieben fehlerfreien ist. Wenn andererseits der fehlerhafte Oktant des Halbleiterplättchens gewählt wurde, dann wählen die Eingabebits B12, B13 und B14 zum Adreßübersetzer 24 einen der Oktanten eines einwandfreien Halbleiterplättchens, der dem durch das System adressierten fehlerhaften Oktanten entspricht.

Dieses Ergebnis ist auf den Ausgabeleitungen des Adreßübersetzers 24 durch Darstellung der Entsprechung zwischen den Bits Bl, B 8 und B 9 einerseits und den Bits 512, 513 und J? 14 andererseits wiedergegeben. Wenn das Signal S auftritt und die Wahl eines fehlerfreien Oktanten in einem teilweise fehlerhaften Halbleiterplättchen anzeigt, dann zeigen die Ausgabeleitungen den Zustand der Adreßbits Bl, B8 und B9 an. Wenn jedoch das Signal S vorhanden ist und die Wahl des fehlerhaften Oktanten auf einem teilweise fehlerhaften Halbleiterplättchen anzeigt, dann wird die die Wahl dieses fehlerhaften Oktanten verursachende Adresse in den entsprechenden Oktanten über die Spaltenwahlbits

B12, B 13 und B14 geführt.

Die Übersetzung der Oktanten- und Spaltenwahlbits erfolgt durch sechs Grundschaltblocks, die aus praktischen Erwägungen drei identische Schaltungen sind: AR7I-A32, ARSI-A33 und AR9/-A34, von denen % jede unabhängig auf die Bits B7—B12, BS-B 13 und 59— S14 wirkt. Die Beschreibung eines derartigen Schaltungssatzes genügt also zur Erklärung der Arbeitsweise auch der beiden anderen.

Bei der Schaltungskombination AR TI—A 32 wird die in Eingabe zu AR 7 abgeleitet von der unteren Ausgabe von AR 4 im Entscheidungsblock 22. Gemäß obiger Beschreibung der F i g. 5B ist die untere Ausgabe von AR4 die echte Anzeige des Bit B7, d. h., ein negatives Niveau des Bit 57 am Eingang von AR4 ergibt ein i^ri negatives Spannungsniveau am Ausgang und umgekehrt. Die oberen und unteren Eingänge am Block —A 32 sind Sund B12. Die Ausgaben der Blocks AR 7 und — A 32 sind nach der obigen Darstellung in F i g. 5D in einer ODER-Verbindung zusammengeführt, wodurch der Anschluß TA die negative UN D-Funktion und der Anschluß T5 die negative^ODERJninktion übernehmen und die Ausgabe^ B7+S ■ 512liefern.

Wenn die Signale 57 58 59 vom Adreßregister 14 übertragen werden, dann überträgt, wie bereits gesagt, der Entscheidungsblock 22 das Signal 5 an die Spaltenauswahlschaltung 20. In der Darstellung der F i g. 7 werden das Signal S oder 5 zusammen mit den Spaltenauswahladreßsignalen δ 12, B13 und B14 zum Wählen einer der neun Modulspalten auf der Karte benutzt. Wenn die Karte nur fehlerfreie Halbleiterplättchen in einer achtspaltigen Standardmatrix enthielte, dann wären nur die Bits 512, 513 und B14 für diese Standarddecodierung 3 aus 8 erforderlich. Eine teilweise fehlerhafte Halbleiterplättchen sowie eine Spalte aus einwandfreien Halbleiterplättchen enthaltende Karte benötigt jedoch das S-Bit zur Wahl der fehlerfreien Halbleiterplättchen in der neunten Spalte von Moduln, wenn ein fehlerhafter Oktant in einem der teilweise fehlerhaften Halbleiterplättchen adressiert wird.

Die Spaltenauswahlschaltung 20 hat sechs Ausgänge: L1, L 2, L 3, L 4, L 5 und L 6, die in verbundenen Paaren zum Wählen der richtigen Modulspalten verwendet werden. Nach Darstellung in den Fig. IA und IB übernehmen zwei der sechs Ausgänge eine Spaltenwahl durch die UND-Glieder im Decodierer 25. Tabelle II zeigt die speziellen Verbindungen der Ausgänge L1,... L 6 vom Spaltenwahlblock 22, die eine bestimmte Spalte wählen. Die Spaltenbezeichnung ist mit der in F i g. 4 gegebenen in Übereinstimmung. so

Tabelle II

Gewählte Spalte

Spaltenauswahlausgang

Ausgabefunktion

A	Ll, L4	S- BU ■ B13 BU
B	Ll, LS	S- BU- 513 -514
C	Ll, L6	S- BU- B 13· 514
D	L2, L4	S- 512· 513- 514
E	Ll, LS	S- BU ■ B13 BU
F	L2,L6	S 512-513-514
G	L3,L4	S- 512· 513 -514
H	/3, LS	S-512-513-514
AG	L3,L6	S S

eindeutige Kombination der Spaltenwahlbits B12, B13 und B14 gewählt. Durch das Erscheinen des Signals S wird nur die neunte Spalte einwandfreier Halbleiterplättchen durch die Signale L 3 · L 6 gewählt.

Die für die Spaltenwahlfunktion notwendige Grundschaltungen wurden im Zusammenhang mit den Fig. 5A—5D beschrieben. Die Ausgaben Ll, L 2 und L 3 sind das Ergebnis einer negativen ODER-Funktion der unteren Ausgänge der Schaltungen —A 24/—A 25/ -Λ26 bei Γ6, -A 271-A 2Sl-A 29 bei T7 und ARi/-A30/-A3i bei TS. Wegen der Ähnlichkeit dieser Schaltungen genügt die Beschreibung der Erzeugung einer Ausgabe auf einer Leitung, z. B. der Ausgabe auf der Leitung L 1 für die Beschreibung der Ausgaben auf den Leitungen L 2 und L 3.

Die Eingaben zur Schaltung A 24 sind der Reihe nach: 5+512, S, S+ B13, S+514. Die Eingaben zur Schaltung A 25 sind S+ B12, S+ B13 und S- B14. Die Eingaben zum Block Λ 26 sind S+512, S · Ö13 und S- 514. Die negative ODER-Funktion erzeugt eine Ausgabe am Anschluß 7" 6 folgendermaßen:

Ll = [(S + BIl)(S)(S + WU)(S + BU)I

+ [(S + 5l2)(S · SlT)(S 514)] (1)

+ [(S + 5l2)(S ■ B 13)(S · 514)]

Eine direkte logische Manipulation dieser Gleichung ergibt die Ausgabefunktion für L 1 nach Darstellung in Fig.7.

Die Ausgaben L 4, L 5 und L 6 sind das Ergebnis einer negativen UND-Funktion der oberen Ausgaben der Schaltungen -A24/-A27/-A30 bei Γ9, -A25/-A28/-A31bei TtOimaAR 1/-A26/-A29bei Γ11. Die Ausgaben von den Anschlüssen Γ9, Γ10 und 711 werden durch die Inverter N 3 bzw. Λ/2 und Nl invertiert und ergeben die Ausgaben L 4, L 5 und L 6.

Zur Erzeugung der Ausgabe L 4 sind die Eingaben zur Schaltung A 27 S+512, 5- S13_ und S^ 514. Die Eingaben zur Schaltung A 30 sind 5 · 512,5 ■ 513 und S+ B14. Die Angaben zur Schaltung A 24 wurden bereits beschrieben. Am Anschluß Γ9, wo die negative UND-Funktion ausgeführt wird, ist die Ausgabe:

[(S + 51I)(S)(S + Bl3)(S + S14)
+ (S + BU)(S B13)(S-B14)
+ (S · 512)(S · B13)(S + ΒΪ4)]

durch logische Manipulation reduziert zu:

S(IlI · 513 ■ ΙΪ4) + S ■ 5Ϊ2 · 513 ■ 514)
+ S(512-S13Sl4).

Jede der ersten acht Spalten eines teilweise fehlerhaften Halbleiterplättchens wird durch eine Die Umkehrung dieser Funktion durch den Inverter N 3 resultiert in der Ausgabefunktion L 4 in F i g. 7. Die Ausgaben L 5 und L 6 werden ähnlich erzeugt und daher nicht näher beschrieben.

Die sechs Ausgabeleitungen vom Adreßübersetzer 24

sind mit den Eingängen der Überbrückungsschaltung 27 verbunden. Die sechs Eingänge XX, X2, Yl, YZ₁ ZX und 2Γ2 der Überbrückungsschaltung sind mit den Ausgängen 5/7, 5/8 und 5/9 abhängig davon verbunden, welcher der jeweils numerierten Oktanten in einem Halbleiterplättchen fehlerhaft ist Ein bestimmter Oktant, z. B. der zweite Oktant, ist in jedem der teilweise fehlerhaften Halbleiterplättchen auf einer bestimmten Karte 10 des Speichers fehlerhaft Im

allgemeinen sollen jedoch auf einer anderen Karte Halbleiterplättchen montiert werden, die Fehler in einem anderen Oktanten, z. B. dem vierten Oktanten haben. Bei der Produktion der Halbleiterplättchen ist die Lage von Fehlern in den Halbleiterplättchen mehr oder wenig willkürlich, obwohl bestimmte Sektoren der Halbleiterplättchen mehr Fehler aufweisen können als andere, z. B. aufgrund eines Maskenfehlers. Hier werden berücksichtigt entweder eine völlig willkürliche Verteilung von Fehlern in einer Halbleiterplättchenmenge oder eine nicht willkürliche Verteilung dadurch, daß die Überbrückungsschaltung 27 vorgesehen ist

Die Tabelle III führt die Verbindung innerhalb der Überbrückungsschaltung abhängig vom fehlerhaften Oktanten auf.

Tabelle III

übertragenen Signale BT, BB und B9 aufgrund eines Kommandos von der Zentraleinheit versuchen werden, den fehlerhaften zweiten Oktanten auf einem bestimmten '/2-Halbleiterplättchen auf jedem Modul 13 auf der Karte auszuwählen, um vier Datenbits abzurufen oder zu speichern.
Das Signal

Bl- FS ■ B~9 ■ BIO ■ BU ■ BÖ- B~\2 ΒΪ3 ?

15

Defekter
Oktant

Verbindungen im Überbrückungsblock

0
1
2
3
4
5
6
7
keiner

Xl, Yl, Zl ΑΊ, Yl, Zl Xl, Yl, Zl Xl, Yl, Zl Xl, Yl, Zl Xl, Yl, Zl Xl, Yl, Zl Xl, Yl, Zl Xl, Yl, Zl

in Karten ohne

positiven Niveau hält, d. h. auf
fehlerhafte Halbleiterplättchen.

Arbeitsweise

Zur Illustration sei angenommen, daß der zweite Oktant in jedem '/2-Halbleiterplättchen 11' und 11" bei den PG-Modiiln auf einer gegebenen Karte fehlerhaft

20

JC

Diese_ Vejtondungen stellen sicher, daß das Signal

B7 · BS -59 den fehlerhaften Oktanten auswählt. Anders ausgedrückt, stellt die Überbrückungsschaltung sicher, daß keine andere Kombination der Signale B 7, y, BS und B 9 die Auswahl eines fehlerhaften Oktanten veranlaßt. Wenn z. B. der vierte Oktant fehlerhaft ist und die Verbindung in der Überbrückungsschaltung 27 X 2, Yl, Zi sind, dann_erzeugt das echte Ausgangssignal auf der Leitung Bl des Adreßübersetzers 24 ein komplementäres Signalniveau auf der Leitung BJ 7 von der Überbrückungsschaltung 27. Ähnlich_erzeugen die echten Ausgangssignale auf der Leitung B~S und 59am Übersetzer 24 ein echtes Signal auf den Leitungen BJS und B/9 von der Überbrückungsschaltung. Somit ist die Funktion auf den Oktantenadreßleitungen: B/7 · BJS ■ BJ9. Das entspricht den Adreßsignalen für den vierten Oktanten in der Verdrahtung zwischen dem Oktant-Decodierer 30 und dem Halbleiterplättchen 32 (F i g. 2). Dieser Oktant wird jedoch nicht gewählt, weil der Adreßübersetzer eirjen entsprechenden Oktanten in den einwandfreien Halbleiterplättchen wählen läßt, weil das Signal 5 und nicht das Signal S auf den Ausgabeleitungen des Adreßübersetzers 24 erscheint.

Die Verbindungen in der Überbrückungsschaltung 27 für Karten ohne fehlerhafte Halbleiterpiättchen sind genau dieselben wie für Karten mit Halbleiterplättchen, die einen fehlerhaften Oktanten 0 haben. Diese Anordnung arbeitet, weil die Bindeschaltung 23 gemäß obiger Erklärung das Signal auf der 5-Leitung auf einem «) ii i 5

zeigt die versuchte Wahl des zweiten Oktanten des ¹ /2-Halbleiterplättchen 11" in der oberen rechten Ecke eines jeden Moduls in der ersten Spalte (A) auf der Karte 10 an. Die Bits Al bis B6 können in diesem Beispiel ignoriert werden. Die Signaleingabe zum Entscheidungsblock 22, Wf, B~S und B"9 veranlaßt die Erzeugung der Ausgabe S, die an die Eingänge des Spaltenwahlblockes 20 und des Adreßübersetzers 24 übertragen wird. Die Signaleingabe zum Adreßflbersetzer 24 ist also S, BT, ES, B 9, B12, B13, B 14jjind die Signaleingabe zum Spalten wahlblock 20 ist S, B12, STS, B14. Diese Eingaben zur Spaltenauswahlschaltung 20 erzeugen Ausgaben nur auf den Leitungen L 3 und L 6 gemäß obiger Besehteibung der Fig.7. Die Ausgaben auf den Leitungen L 3 und L 6 wählen dann die neunte Spalte in der Matrix, d. h. die Spalte mit den fehlerfreien Halbleiterplättchen.

Die Eingaben zum Adreßübersetzer 24 erzeugen die Ausgaben 5 · B12, S ■ B13 und S B14. Wegen der Verbindungen der Überbrückungsschaltung 27 befindet sich die Leitung BJ 7 auf ihrem echten Niveau, die Leitung BJ S auf dem Komplementniveau und die Leitung BJ 9 wieder auf dem echten Niveau, in logischer Darstellung also: BJ 7 · BJS ■ BJ9. Diese Signale werden an den Oktandecodierer und den Treiber der fehlerfreien V₂-Halbleiterplättchen 12" in der oberen rechten Ecke des ersten Moduls in der neunten Spalte übertragen. Wie aus F i g. 2 zu ersehen ist, wird mit dem Signal BJ7 ■ BJS ■ BJ9 der zweite Oktant im einwandfreien Halbleiterplättchen gewählt, der dem zweiten Oktanten des teilweise fehlerhaften '/2-Halbleiterplättchen in der ersten Spalte teilweiser fehlerhafter Moduln entspricht

Bei demselben Beispiel zeigt das Signal

B7 - BS · B9 ■ BIO- BU BO BYl .813· 514 die versuchte Wahl des zweiten Oktanten des '/2-Halbleiterplättchens ti" in der oberen rechten Ecke eines jeden Moduls in der zweiten Spalte (B) auf der Karte 10 an. Wie im vorigen Fall werden jedoch die .Leitungen L 3 und L 6 von der Spaltenauswahlschaltung 20 erregt zur Wahl der neunten Spalte in der Matrix.

Die Eingaben zum Adreßübersetzer 24 erzeuger Ausgaben S- B\2, S- 513 und S ■ B14. Durch die Verbindungen der Überbrückungsschaltung 27 befindei sich die Leitung B/7 auf ihrem echten Spannungsniveau und die Leitungen Ö/8 und BJ9 auf dem Komplement niveau, in logischer Darstellung also: BJ 7 ■ BjS ■ BJ? Diese Signale werden an den Oktantdecodierer dei einwandfreien V₂-Halbleiterplättchen 12" in der oberer rechten Ecke des ersten Moduls in der neunten Spalte übertragen. Das Signal BJ7 ■ BJS ■ Bj9 wählt der dritten Oktanten im einwandfreien Halbleiterplättchen Die Operation gilt für alle ähnlich gelagerten Halbleiter plättchen und die achten Spalten teilweise fehlerhafte! Halbleiterplättchen. Somit wählt der Adreßübersetzei mit den Spaltenwahlbits 512, S13 und 514 der Oktanten in den fehlerfreien Halbleiterplättchen unc stellt damit sicher, daß die fehlerhaften Oktanten in der teilweise fehlerhaften Halbleiterplättchen einen und nui

ist Während der Zusammensetzung der Speicherkarte wird die Überbrückungsschaltung gemäß Tabelle Hi verbunden mit Xl, YI und ZX. Durch diese Verbindung ist gesichert, daß die vom Adreßregister 14 einen entsprechenden fehlerfreien Oktanten in den guten Halbleiterplättchen haben.

Die Fig.8 und 9 zeigen Matrixkarten mit entsprechend montierten PG-Moduln und AG-Moduln. Dieselbe Grundkarte kann entweder mit PG-Moduln oder AG-Moduln bestückt werden. Wird sie mit PG-Moduln

bestückt, enthält die Karte zweiunddreißig ⁷/₈-gute Moduln und vier AG-Moduln gemäß F i g. 8. Die Karte enthält auch fünf Schnittstellentreibermoduln für die Abfrageverstärker-Bittreibermoduln, ein Verriegelungsmodul, zwei logische Moduln und 16 Kondensatorschaltungen C Die Anordnung einer AG-Modulkarte unterscheidet sich nur dadurch, daß nur 32 AG-Moduln zwei 4096 Bits enthaltend erforderlich sind und die Bindeschaltung 23 benötigt wird. Die übrige Schaltung ist identisch.

Hierzu 7 Blatt Zeichnungen

Claims (3)

Patentansprüche:

1. Integrierter Halbleiterspeicher mit Speicherzellen, die während des Herstellungsvorgangs des Speichers vor dem Aufbringen auf Speicherkarten geprüft und sortiert werden, so daß einmal fehlerfreie Halbleiterplättchen und zum anderen Halbleiterplättchen mit defekten Speicherzellen selektiert werden, wobei die letzteren noch in so viel Gruppen sortiert werden, wie vorher festgelegte Bereiche oder Sektoren auf einem Halbleiterplättchen vorhanden sind, und wodurch die Bereiche oder Sektoren ermittelt werden, in denen defekte Speicherzellen auftreten, dadurch gekennzeichnet, daß Halbleiterplättchen mit defekten Speicherzellen und Halbleiterplättchen mit keiner defekten Speicherzelle insbesondere in Oktanten aufgeteilt sind und in einem Verhältnis auf einer Speicherkarte angeordnet werden, so daß jede Reihe von Halbleiterplättchen mit fehlerhaften Oktanten durch ein fehlerfreies Halbleiterplättchen in dieser Reihe ersetzt wird, daß bestimmte Bits (B 7—B 9) aus einem an sich bekannten Adreßregister (14) einer Entscheidungsschaltung (22) zugeleitet werden, die feststellt, ob der fehlerhafte Oktant auf dem Halbleiterplättchen adressiert wird und ein Signal (5 oder 5) erzeugt, und zwar abhängig davon, ob ein fehlerhafter Oktant aufgerufen wird oder nicht, daß Ausgangssignale der Entscheidungsschaltung (22) auf einen Adreßübersetzer (24) geführt sind, der außerdem an seinen Eingängen mit Bits (B i2—£14) des Adreßregisters (14) verbunden ist und die Adresse eines Oktanten in einem fehlerfreien Halbleiterplättchen wählt, die der Adresse eines fehlerhaften Oktanten entspricht, der durch die im Adreßregister (14) stehende Adresse ausgewählt wurde und der seine Ausgangssignale auf eine Überbrückungsschaltung (27) abgibt, um sicherzustellen, daß ein niedriger Signalpegel auf jeder der Adreßleitungen (BT-59) immer den fehlerhaften Oktanten auf den Halbleiterplättchen darstellt

2. Integrierter Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß das Signal (S) am Ausgang der Entscheidungsschaltung (22) entsteht, wenn einer der sieben fehlerfreien Oktanten in einem fehlerhaften Halbleiterplättchen (11) adressiert wird, und daß das invertierte Signal am Ausgang der Entscheidungsschaltung (22) erscheint, wenn der fehlerhafte Oktant adressiert wird.

3. Integrierter Halbleiterspeicher nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Halbleiterplättchen/ die fehlerhafte Oktanten aufweisen, zu ersten Moduln (PG) zusammengesetzt sind und fehlerfreie Halbleiterplättchen zu zweiten Moduln (AG) zusammengesetzt sind, wobei Moduln (PG) der erstgenannten Art beim Aufbringen auf Speicherkarten durch Moduln (AG) der zweitgenannten Art dadurch ersetzt sind, daß jede Reihe von Moduln (PG) der erstgenannten Art mit fehlerhaften Oktanten auf den Halbleiterplättchen durch ein fehlerfreies Modul in dieser Reihe ersetzt ist