DE2648225A1 - Datenspeicherwerk mit mehreren speichermodulen - Google Patents
Datenspeicherwerk mit mehreren speichermodulenInfo
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Description
RCA 70,352 3 4. Oktober 1976
USSN 688,576 264827 5 7991-76 Dr.v.B/S
Piled: May 21, 1976 * ~
RCA Corporation, New Yo^ N.Y., Y.St.A.
Datenspeicherwerk mit mehreren Speichermodulen
Die vorliegende Erfindung betrifft ein Datenspeicherwerk gemäß dem Oberbegriffs des Patentanspruchs 1.
Bei Mikroprozessoren, die in einer bestimmten Einrichtung verwendet werden, ist das steuernde Programm gewöhnlich in Festwertspeichern
(ROM-Speichern) gespeichert. Eür die Speicherung des feststehenden Programms und der für das Programm benötigten
Konstantenwerte ist gewöhnlich mehr als nur ein einziges solches
Speichermodul erforderlich. Zur Speicherung der in der Einrichtung benötigten veränderlichen Daten reicht im allgemeinen ein
einziges Speichermodul mit freiem Zugriff aus. Durch die Verwendung mehrerer Module, die jeweils einen Datenblock speichern,
wird für jedes Modul eine Blockdecodierung erforderlich. Das Erfordernis einer Blockdecodierung erhöht aber die Anzahl der
logikschaltwerke, die für die Realisierung einer vorgegebenen Einrichtung notwendig werden. Ein fester Decodierer, der vom
Speichermodul getrennt ist, hat zur Polge, daß das zugehörige
Speichermodul in der Einrichtung eine bestimmte räumliche Lage hat, nämlich dort, wo das Decodiererausgangssignal zur Verfügung
steht.
Wenn man nicht bestimmte Kombinationen von Blockgrößen verwendet, treten Unstetigkeiten in der Struktur der gültigen
Adressen auf, d.h. daß innerhalb des Bereiches der zulässigen
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Adressen auch, ungültige Adressen vorkommen können. Dies wird
weiter unten noch genauer erläutert.
Durch die vorliegende Erfindung soll ein Speicherwerk bzw.
eine Speicherorganisation angegeben werden, die eine geringere Anzahl an Schaltungseinheiten benötigt und eine gewisse Freizügigkeit
hinsichtlich der räumlichen Lage des Festwertspeichers zuläßt. Ferner sollen Unstetigkeiten oder Unterbrechungen in der
Adressenstruktur vermieden werden.
Diese Aufgaben werden gemäß der Erfindung durch ein Speicher werk mit den kennzeichnenden Merkmalen des Patentanspruchs 1
gelöst.
Die Unteransprüche betreffen Weiterbildungen und vorteilhafte Ausgestaltungen eines solchen Speicherwerks.
Bei dem Speicherwerk gemäß der Erfindung enthält, kurz gesagt, ein Speichermodul, das auf eine Wortadresse, die ein
herauszulesendes Wort bezeichnet, anspricht, einen Adressenblockdecodierer, der beim Ansprechen auf eine Blockadresse Ausgangstorschaltungen
des Speichermoduls freigibt und ein Freigabesignal außerhalb des Speichermoduls erzeugt. Ein Speicherwerk, das
mehrere Speichermodule mit jeweils einem Wortadressendecodierer enthält, enthält außerdem, mit der Ausnahme für eines der
Speichermodule, einen Blockadressendecodierer. Wenn keines der einen Blockdecodierer enthaltenden Speichermodule adressiert
wird, gibt ein Verknüpfungsglied, das auf die Ausgangssignale von den Blockdecodierern anspricht, das Speichermodul frei, das
keinen Blockdecodierer hat.
Im folgenden werden Ausführungsbeispiele der Erfindung unter Bezugnahme auf die Zeichnung näher erläutert; es zeigen:
Fig. 1 ein Blockschaltbild eines bekannten Speicherwerkes;
Fig. 2 ein Blockschaltbild eines Festwert- oder ROM-Speichermoduls
gemäß der Erfindung;
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Fig. 3 ein Schaltungssymbol für einen programmierbaren Inverter
oder Negierer;
F^g. 4 ein Blockschaltbild eines Speicherwerkes gemäß einem
Ausführungsbeispiel der Erfindung; und
Fig. 5 ein Blockschaltbild eines Speicherwerkes gemäß einer anderen Ausführungsform der Erfindung.
Fig. 1 zeigt die Organisation eines typischen bekannten Speicherwerkes für einen Mikroprozessor. Es enthält zwei Festwertspeicher
10 und 11, die zur Speicherung eines feststehenden Programms und der Werte von Konstanten dienen können. Zur Speicherung
gelegentlicher Programme und veränderlicher Daten oder als Puffer zwischen Eingangs- und Ausgangs-Einrichtungen kann ein beliebig
zugreifbarer Speicher 12 (RAM-Speicher) vorgesehen sein.
Bei dem dargestellten Speicherwerk seien m Adressenleitungen vorhanden, so daß 2m Wörter adressierbar sind. (Unter einem Wort
sollen die Bits verstanden werden, die an einer Adresse gespeichert sind.)
Bei dem dargestellten Speicherwerk haben die Speichermodule alle unterschiedliche Kapazitäten. Der Festwertspeicher 10 vermag
2 Wörter zu speichern. Die Adressenleitungen der k niedrigsten Stellen sind also mit dem internen Wortadressendecodierer 14 des
Moduls oder Festwertspeichers 10 gekoppelt. Beim Festwertspeicher 11 müssen die j Adressenleitungen der niedrigsten Stellen mit
seinem V/ortadressendecodierer gekoppelt sein. Die Signale auf den Adressenleitungen der höchsten Stellen müssen zur Unterscheidung
eines im Festwertspeicher 10 adressierten Wortes von einem im Festwertspeicher 11 adressierten Wort decodiert werden, da die
j Adressenleitungen eine Teilmenge der k Adressenleitungen sind oder umgekehrt. In den Festwertspeichern 10 und 11 wird also jeweils
ein Wort adressiert und die Blockadressenbits geben an, welches der adressierten Wörter gebraucht wird.
Für den Festwertspeicher 10 erzeugt ein Blockadressendecodierer 15 ein Ausgangssignal, wenn auf den (m-k) Block-
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-j^ ζ* ?βΛ8?25
adressenleitungen an seinen Eingangsklemmen der richtige Wert
auftritt. Das Ausgangesignal vom Blockadressendecodierer 15
gibt den Festwertspeicher 10 über eine OE-Klemme (Chip-Freigabe-Klemme)
frei. Wenn die Signale auf den höherstelligen Adressenleitungen anzeigen, daß sich das adressierte Wort im Festwertspeicher
11 befindet, spricht ein Blockadressendecodierer 16 an und gibt den Festwertspeicher 11 frei.
In entsprechender Weise wird der beliebig zugreifbare Speicher 12 über i Wortadressenleitungen und (m-i) Blockadressenleitungen
adressiert.
Im allgemeinen werden die ROM- und RAM-Speicher jeweils als "Modul" bezeichnet. Manche Module können mehrere integrierte
Speicherschaltungen enthalten, je nachdem, wie groß das
Speicherwort des Systems ist, d.h. je nachdem, wieviele Bits ein Wort hat und wie groß die Wortlänge in jeder integrierten
Schaltung ist. Im Handel ist z.B. unter der Bezeichnung RAM Typ 2102 (Intel Corporation) eine integrierte 1024 x 1-Speicherschaltung
erhältlich, die 1024 Wörter, die jeweils ein Bit lang sind, zu speichern vermag. Wenn das Speichersystem
mit einer V/ortlänge von 8 Bit arbeitet, also einer Byte, werden 8 integrierte Schaltung dieses Typs, mit Ausnahme der Datenklemmen,
parallelgeschaltet. Da das Modul 1024 Wörter enthält, müssen mit dem internen Wortadressendecodierer 10 Adressenleitungen
(2 = 1024) gekoppelt werden; bei der beispielsweise erwähnten integrierten Schaltung des Typs 2102 ist der Wortadressendecodierer
über die Stifte 1-2, 4-8 und 14-16 zugänglich. Für die vorliegende Erfindung wird ein Modul als integrierte
Schaltung angesehen. Nimmt man an, daß die Einrichtung mit 16 Adressenleitungen (m = 16) arbeitet, dann werden die
6 Adressenleitungen der höchsten Stellen mit den Eingangsklemmen eines Decodierers gekoppelt, der bei diesem Beispiel
ein NAND-Glied mit sechs Eingängen sein kann. Das Ausgangssignal des NAND-Gliedes oder Decodierers wird dann auf den Stift
der integrierten Schaltung 2102 gekoppelt. Das CE-Signal für die integrierte Schaltung 2102 muß einen niedrigen Wert haben,
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um den Speicher freizugeben. Einige der sechs Adressenleitungen der höchsten Stellen können u.U. Inverter erfordern, was von
den Blockadressen abhängt.
Die Blöcke, d.h. die Anzahl der Wörter in einem Modul, sind nicht immer für alle Module gleich. Manche Adressen können
daher im Speicherwerk nicht verwendet werden. Nimmt man beispielsweise an, daß m = 16, 3=9 und k = 10 sind, so würde der
Festwertspeicher 10 in Pig. 1 ein Fassungsvermögen von 1024 Wörtern haben. Es sei angenommen, daß dies die ersten 1024
Wörter sind, die im Speicherwerk adressierbar sind. Der Blockdecodierer
15 würde dann auf lauter Logikwerte Null oder logische Nullen ansprechen, d.h. der Logikwert Null auf allen
Adressenleitungen 2 bis 2 wird unter diesen Umsiänden den Festwertspeidier für Binäradressen OOOOOOXXXXXXXXXX zum Ansprechen
bringen, wobei die Symbole "X" unbeachtliche Werte bedeuten, da sie durch den Wortadressendecodierer 14 im Festwertspeicher
10 decodiert werden.
Da 3 = 9 ist, hat der Festwertspeicher 11 ein Fassungs-
vermögen von 2 oder 512 Wörtern. Der Blockdecodierer 16 muß
auf die Signale auf den sieben höchststelligen Adressenleitungen ansprechen, die nicht alle gleich Null sein können,
da dies in einer gültigen Adresse für den Festwertspeicher enthalten wäre. Die Blockadresse für den Festwertspeicher 11
kann auch nicht 0000001 sein, da dieser Wert ebenfalls im gültigen Adressenbereich für den Festwertspeicher 10 liegt,
wenn die höchste Stelle (Adressenleitung 29) eine logische 1 ist. Die Blockadresse für den Festwertspeicher 11 muß daher
0000010 oder 0000011 sein, sie kann jedoch nicht beide Werte haben. Wenn der Wert von i nicht ebenfalls 9 ist, dann
schließen Blöcke, die durch 0000010 im Festwertspeicher 11 adressiert werden, Wörter mit den Adressen 0000011XXXXXXXXX aus.
In entsprechender Weise können Wörter mit den Adressen 0000010 XXXXXXXXX nicht verwendet werden, wenn der Festwertspeicher
die Blockadresse 0000011 hat.
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Bei dem in Pig. 1 dargestellten bekannten Speienerwerk
benötigt der frei zugreifbare (EAM-)Speicher 12 ebenfalls einen
Blockdecodierer 17. Bei einem solchen Speicherwerk ist es erforderlich,
daß die Module bestimmte räumliche Lagen auf einer gedruckten Schaltungsplatte oder anderen Verbindungsanordnung,
die bei der Konstruktion verwendet ist, einnehmen.
Pig. 2 zeigt ein Blockschaltbild einer Ausführungsform
eines Moduls gemäß der Erfindung. Das Modul gemäß Pig. 2 ist ein Pestwertspeicher oder ROM mit der Wortlänge 8 und einem
Speichervermögen von 2 Wörtern.
Die η niedrigststelligen (Wort^Adressenleitungen sind mit
einem Wortadressendecodierer oder Wortwähler 21 gekoppelt. Die Konstruktion solcher Wähler ist bekannt. Die Ausgangssignale
vom Wortwähler 21 wählen eines der 2n 8steiligen Bytes in einer
Speicherzelle 22, deren Konstruktion ebenfalls bekannt ist. Jedes der 8 Bits wird durch ein eigenes UND-Glied 23 einer
Gruppe von UND-Gliedern freigegeben oder gesperrt.
Die (m-n) Adressenbits der höchsten Stellen (Blockadressenbits)
werden über (m-n) programmierbare Inverter 25 einem UND-Glied 24 zugeführt.
Das Adjektiv "programmierbar" soll hier bedeuten, daß ein bestimmter Wert während der Konstruktion mechanisch oder anderweitig
eingestellt oder geändert werden kann. Pig. 3 zeigt einen solchen programmierbaren Inverter. Er enthält ein EXCLUSIV-ODER-Glied
31, das so konstruiert ist, daß einem seiner Eingänge dauernd der Logikwert 1 (+V) oder 0 (-V, Bezugsspannung, Masse
usw.) zugeführt werden kann. Wenn der Eingangsleitung 32 ein Signal des Wertes 0 zugeführt wird, hat das Ausgangssignal des
EXCLUSIV-ODER-Gliedes 31 den selben Wert wie das Eingangssignal
auf der Leitung 33. Wenn der Eingangsleitung 32 ein Signal des Wertes 1 zugeführt ist, ist das Ausgangssignal das
Komplement (oder Inverse) des Eingangssignals.
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_ ^. 3 ?648?2S
Die programmierbaren Inverter 25 in Fig. 1 können für die
Decodierung jeder beliebigen Kombination der (m-n) Adressenbits der höheren Stellen ausgebildet werden. Bei der Konstruktion
von Festwertspeichern kann die Programmierung des Decodierers, d.h. der programmierbaren Inverter 25, die mit dem UND-Glied
24 gekoppelt sind, bei der Fertigung des Festwertspeichers erfolgen. Die Inhalte eines Festwertspeichers liegen fest und
sind auf einen speziellen Speicherplatz bezogen. Die Konstruktion eines Festwertspeichers entsprechend Fig. 2 ist also
möglich und kostengünstig.
Fig. 4- zeigt ein Beispiel eines Speicherwerks gemäß der
Erfindung, das zwei ROM- oder Festwertspeicher 40 und 41 sowie
einen RAM-Speicher 42, dessen Speicherplätze beliebig zugreifbar und beschickbar sind, enthält. Den beiden Festwertspeichern
40 und 41 sind unabhängig von ihrer jeweiligen Kapazität alle Adressenleitungen zugeführt. Es sei angenommen, daß die Festwertspeicher
40 und 41 gemäß Fig. 2 aufgebaut sind, die Work- und Block-Teile der Adressen sind intern entsprechend der
Kapazität und den Adressenplätzen jedes Festwertspeichers aufgeteilt.
Der beliebig zugreifbare und beschickbare Speicher 42 hat
eine Kapazität von 21 Speicherwörtern. Mit dem Speicher 42 sind
nur die Adressenleitungen der i niedrigsten Stellen gekoppelt. (Die Daten- und Steuerleitungen sind nicht dargestellt, da sie
für das Verständnis der Erfindung nicht erforderlich sind.) Anstelle eines Decodierers, der auf die Signale von den Adressenleitungen
der (m-i) höchsten Stellen anspricht, d.h. die Blockadresse, liefert das Freigabesignal ein ODER-Glied 43.
Es wird dabei angenommen, daß das Freigabesignal GE eine logische Null ist, wie bei dem oben erwähnten Beispiel einer
beliebig zugreifbaren integrierten Speicherschaltung des Typs 2102.
Die Eingangssignale des ODER-Gliedes 43 sind die Freigabe-Ausgangssignale
der Festwertspeicher 40 und 41. Wenn einer
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der Festwertspeicher 40 oder 41 adressiert wird, ist sein Freigabe-Ausgangssignal gleich 1 und das Ausgangssignal des
ODER-Gliedes 43 ist dann ebenfalls eine 1. Die resultierende 1
vom ODER-Glied 43 sperrt dann den beliebig zugreifbaren Speicher 42, der für die Freigabe ein Signal des Wertes O benötigt. Der
nicht adressierte Festwertspeicher ist inaktiv, da sein interner Blockadressendecodierer gesperrt ist.
Wenn keiner der Festwertspeicher 40 oder 41 adressiert ist, haben die beiden Freigabe-Ausgangssignale den Wert 0, so daß
das ODER-Glied 43 ein Ausgangssignal des Wertes 0 liefert, das eine Freigabe des Speichers 42 bewirkt.
Die Schaltung gemäß Fig. 4 soll lediglich das Prinzip der Erfindung erläutern. Das ODER-Glied 43 kann funktionsmäßig vorhanden
sein, ohne daß es als eigenes Verknüpfungsglied in Erscheinung tritt. Z.B. wenn die Freigabeausgangssignale von den
Festwertspeichern intern mittels einer Emitterfolgerschaltung mit der Ausgangsklemme des Moduls gekoppelt sind, können diese
Ausgangsklemmen der Festwertspeicher direkt miteinander und der Freigabeklemme des beliebig zugreifbaren und beschickbaren
Speichers verbunden werden, was gelegentlich als Phantom-ODER-Schaltung bezeichnet wird. In entsprechender Weise kann der
Speicher 42 aus einer Schaltung des Typs 2111 (Intel Corporation) bestehen, die mit zwei CE-Freigabe-Eingangssignalen arbeitet,
die beide gleichzeitig den Logikwert 0 haben müssen, um das Modul zu aktivieren. Bei einem beliebig zugreifbaren Speicher
des Typs 2111 kann daher eine ordnungsgemäße Freigabe dadurch
erreicht werden, daß man die Freigabeausgangssignale von den Festwertspeichern jeweils einer der Freigabeeingangsklemmen des
beliebig zugreifbaren und beschickbaren Speichers zuführt. Das ODER-Glied 43 kann also ohne eine diskrete reale Schaltungsanordnung
realisiert werden, so daß das Speicherwerk selbst nur aus den Speichermodulen besteht.
Ein Vorteil der erfindungsgemäßen Konstruktion besteht darin, daß jedes im beliebig zugreifbaren Speicher gespeicherte
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Wort durch mehr als eine Adresse adressiert werden kann. Solange nämlich die Blockadresse nicht einen der Festwertspeicher freigibt,
wird die Wortadresse den Ort des adressierten Wortes im frei zugreifbaren Speicher unabhängig von der Blockadresse angeben.
Dies gestattet dem Benutzer eine größere Freizügigkeit hinsichtlich der Programmadressen und erlaubt die Benutzung von
Adressenplätzen im Programm für die Konstantenspeicherung, so daß für ein spezielles Programm weniger Speicher benötigt wird.
Ferner werden dadurch unabhängig von den Kapazitäten der einzelnen Festwertspeicher oder des frei zugreifbaren Speichers
Diskontinuitäten in den zulässigen Adressen vermieden. Die örtliche Lage der Festwertspeicher läßt sich, wenn diese hinsichtlich
ihrer Sockelstifte kompatibel sind, vertauschen, ohne daß dadurch das Speicherwerk beeinträchtigt wird.
Die Erfindung ist nicht auf Speicherwerke mit Festwertspeichern
beschränkt. Einige in einem Speicherwerk verwendete beliebig zugreifbare Speicher (RAM) können mit internen Decodierern
versehen sein, genauso wie es oben für die Festwertspeicher beschrieben wurde. Diese beliebig zugreifbaren Speicher
sind dann jedoch auf die in ihnen programmierten Blockadressen beschränkt.
Die Anzahl der Festwertspeicher in einem System der in Fig. 4 dargestellten Art kann durch Erhöhung der Anzahl der
Eingangsklemmen des ODER-Glieds 43 erhöht werden. Jeder Festwertspeicher des Systems muß selbstverständlich für eine andere
Blockadresse programmiert sein.
In Speicherwerken, die mit mehr als einem frei zugreifbaren Speicher (RAM) oder einem Speichermodul ohne Blockadressendecodierer
arbeiten, können einige der Speicheradressenleitungen zur Wahl des gewünschten frei zugreifbaren Speichers
verwendet werden. Jede der so verwendeten Speicheradressenleitungen verringert jedoch die Gesamtzahl der Speicheradressen,
die adressiert werden kann, auf die Hälfte. Dies ist gewöhnlich ohne Bedeutung, wenn es jedoch von Bedeutung ist, können
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spezielle Steuersignale an die Stelle der betreffenden Adressenleitung
treten. Eine spezielle Steuerung kann dadurch, verwirklicht werden, daß man ein i/O-Kommando dazu verwendet, den
frei zugreifbaren Speicher zu wählen, der durch den Befehl, der auf das spezielle i/O-Kommandosignal folgt, gebraucht wird.
Bei dem Speicherwerk gemäß Fig. 5 wird die Adressenleitung
der höchsten Stelle als Wahlsteuerleitung verwendet. Die (m-1) Adressenleitungen der niedrigeren Stellen führen die Adresse
des zu adressierenden Wortes und sind mit den Festwertspeichern 50 und 51 gekoppelt. Die i Adressenleitungen der niedrigsten
Stellen sind mit frei zugreifbaren und beschickbaren Speichern (EAM) 52 und 53 gekoppelt. (Die Speicher 52 und 53 können unterschiedliche
Kapazitäten haben, in diesem Falle wird die entsprechende Anzahl von nxedrigstelligen Adressenleitungen mit
dem jeweiligen Speicher 52 oder 53 gekoppelt.)
Die m-te Adressenleitung ist mit einem Inverter 56 und
einem NAND-Glied 57 gekoppelt. Das Ausgangssignal des Inverters 56 wird einem NAND-Glied 58 zugeführt. Den NAND-Gliedern 57 und
58 wird als zweites Eingangssignal das Ausgangssignal von einem
NOR-Glied 59 zugeführt. Wenn keiner der beiden Festwertspeicher 50 oder 51 adressiert wird, haben beide Eingangssignale des
NOR-Gliedes 59 den Wert 0, so daß dieses das Ausgangssignal 1 liefert. Das Ausgangssignal des Wertes 1 vom NOR-Glied 59 macht
die beiden NAND-Glieder 57 und 58 ansprechbereit. Wenn das Signal auf der m-ten Adressenleitung den Iiogikwert 0 hat, wird
das NAND-Glied 58 über den Inverter 56 aufgetastet, wodurch
der Speicher 52 freigegeben wird. Hat dagegen das Signal auf der m-ten Adressenleitung den Logikwert 1, spricht das NAND-Glied
57 an und es wird dann der Speicher 53 freigegeben.
Wenn einer der Festwertspeicher 50 oder 51 freigegeben wird, bewirkt das entsprechende Signal des Logikwerts 1, das
dem NOR-Glied 59 zugeführt wird, daß letzteres ein Ausgangssignal des Logikwerts 0 erzeugt, welches wiederum die NAND-Glieder 57
und 58 sperrt, so daß weder der Speicher 52 noch der Speicher 53 freigegeben werden.
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-yr-
Das an Hand des in 3?ig. 5 dargestellten Speicherwerks erläuterte Prinzip kann auf mehr als zwei frei zugreifbare
Speicher erweitert werden. Beispielsweise können die Adressenleitungen der beiden höchsten Stellen m und (m-1) dazu verwendet
werden, mit Hilfe geeigneter, bekannter Decodierungsanordnungen einen von vier frei zugreifbaren Speichern auszuwählen,
wenn kein Festwertspeicher des Speicherwerks adressiert ist.
Bei einem solchen Speicherwerk sind die gültigen Speicherplätze u.U. nicht durchgehend adressierbar. Naiidem ein solches
Speicherwerk jedoch einmal konstruiert ist, sind die verwendbaren Adressen bekannt und können entsprechend verwendet werden.
Die oben beschriebenen Ausführungsformen und Schaltungen
lassen sich selbstverständlich in der verschiedensten Weise abwandeln und auch in anderer Weise kombinieren.
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Claims (3)
- Patentansprüche_.' Datenspeicherwerk mit mehreren, zum Speichern von Datenblöcken dienenden Speichermodulanordnungen, welche jeweils eine Wortadressendecodierungsanordnung zum Wählen eines in der Speichermodulanordnung gespeicherten Wortes und eine Freigabeanordnung zum Herauslesen des durch die Wortadressendecodierungsanordnung adressierten Wortes enthalten, d a d u r ch gekennzeichnet , daß alle Speichermodulanordnungen (40, 41»42) bis auf eine (z.B. 42) eine eigene Blockadressendecodieranordnung (24, 25) zum Erzeugen eines Freigabe-Ausgangs signals für die Freigabeanordnung der zugehörigen Speichermodulanordnung und zum Erzeugen eines Wahlsignals (OE) im Falle, daß keine der Speichermodulanordnungen, ausgenommen der einen, freigegeben werden, enthält und daß das Wahlsignal (CB) einer Freigäbeanordnung für die eine Speichermodulanordnung (42) zugeführt ist.
- 2. Datenspeicherwerk mit m Adressenleitungsanordnungen und einer ersten Gruppe von Speichermodulanordnungen, die jeweils eine Blockadressendecodieranordnung, die im Falle der Adressierung freigegeben - Ausgangssignale erzeugt, gekennzeichnet durch eine zweite Gruppe von Speichermodulanordnungen (52, 53), die jeweils eine Freigabeeingangsanordnung (GE) enthalten; eine Aktivierungsanordnung (56, 57, 58, 59), die durch eine ganzzahlige Anzahl k (1) von Adressleitungen und die freigegeben - Ausgangssignale steuerbar ist und ein Freigabesignal für eine der Speichermodulanordnungen der zweiten Gruppe liefert, wenn keine der Speichermodulanordnungen (50, 51) der ersten Gruppe adressiert ist 5).
- 3. Datenspeicherwerk nach Anspruch 2, dadurch gekennzeichnet, daß die Aktivierungsanordnung eine Decodiereranordnung (56), die durch k Adressenleitungen (k = 1) steuerbar ist und ein Freigabesignal auf einer von709847/0621ORIGINAL INSPECTED2 Ausgangsleitungen liefert, ein erstes Schaltwerk (59), das auf die freigegeben-Ausgangssignale von den Speichermodulanordnungen (50, 51) der ersten Gruppe anspricht und ein Signal liefert, wenn keine der Speichermodulanordnungen der ersten Gruppe adressiert ist, und ein zweites Schaltwerk (57, 58), das durch entsprechende der 2 Ausgangsleitungen und das Ausgangssignal vom ersten Schaltwerk (59) steuerbar ist und ein Freigabesignal für die Freigabe einganganordnung (CE) einer entsprechenden Speichermodulanordnung der zweiten Gruppe (52, 53) liefert, enthält.709847/0621
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